CN109831192B - 用于传送器、接收器的物理层电路及其方法、及通讯系统 - Google Patents

Abstract

本发明公开用于传送器的物理层电路及其方法、用于接收器的物理层电路及其方法，以及基于一多导线通讯连线的通讯系统，用于高速序列数据通讯系统，如MIPI C‑PHY中的物理层的编码与解码架构。本发明的实施例包含分别适用于传送器与接收器的物理层电路中的编码链与解码链。其中，传送器的物理层电路包含：一编码链与一并列至序列转换器。该编码链具有复数个串接的编码单元，并且用于接收复数个第一符元，以及将每一个第一符元转换为一个对应的导线状态，从而产生复数个导线状态。该并列至序列转换器耦接于该编码链，用于接收该复数个导线状态，并且序列化该复数个导线状态，以提供一导线状态序列。

Description

用于传送器、接收器的物理层电路及其方法、及通讯系统

技术领域

本发明涉及高速数据通讯，尤其涉及高速序列数据通讯系统的编码和解码架构及其相关方法、物理层电路、传送器与接收器及通讯系统。

背景技术

如智能手机之类的行动装置，内部包含各种不同用途的元件，例如应用处理器(application processor)、显示器、CMOS图像传感器等。这些元件需要通过实体界面进行互连，例如，应用处理器可以通过一个界面，向显示器提供帧数据，以呈现视觉内容。或者，CMOS图像传感器可以通过一个界面，向应用处理器提供感测到的图像数据，以输出照片或视频。

由行动产业处理器界面(Mobile Industry Processor Interface,MIPI)联盟所制定的MIPI规范被广泛应用在上述的行动装置的元件间的信号通讯和数据传输。MIPI C-PHY是MIPI规范之一，它是全新开发与定义来满足高速传输的需求，为特定类型的数据，如图帧数据或图像数据，提供高吞吐量。MIPI C-PHY采用3相符元(3-phase symbol)编码，并在3线通道(3-wire lane)或三重线(trio)上传输数据符元。其中，每个三重线都包含了一个嵌入的时钟信号。这些信号有三个电压准位，且不使用标准NRZ(non-return-to-zeroline code)格式的信号传输方式，以及为单端传输。因此，在任何给定的时间点，没有信号处于相同的电压水平。MIPI C-PHY能有效地实现高速信号通讯，并且可以基于至少2.5Gbps的位率提供高吞吐量。

若要满足如此高的数据速率，硬件元件的延迟必需非常短，以避免时序冲突(timing violation)。而另一方面来说，通常为了优化能耗表现，行动装置的供应电压会尽可能地低。如此一来，硬件元件中的低供应电压与其内部巨大的逻辑闸数量(gate count)，将使得复杂的串列通信系统(如，MIPI C-PHY通讯系统)中的硬件元件(如，组合逻辑电路)的延迟(如，逻辑闸延迟)难以被缩短。因此，如果硬件元件的整体逻辑闸延迟不能跟上传输的单位间隔(unit interval)的时序要求，则可能会发生时序冲突。

发明内容

鉴于上述问题，本发明目的之一在于提供一种编/解码架构，以避免高速序列数据通讯系统(例如，MIPI C-PHY)中可能发生的时序冲突。在本发明的编/解码架构之中，编码电路与解码电路是分别以多个串接的编码单元与解码单元来实现。再者，在本发明中，编码电路与序列转换器(serializer)的先后顺序与现有编码架构中的顺序相反，而解码电路与解序列转换器(deserializer)的先后顺序亦与现有解码架构中的顺序相反。

本发明的一实施例提供一种用于一传送器中的一物理层电路。该物理层电路包含：一编码链以及一并列至序列转换器。该编码链包含复数个串接的编码单元，用以接收复数个第一符元，且将每一个第一符元对应的符元值转换成一个对应的导线状态，从而产生复数个导线状态。该并列至序列转换器耦接于该编码链，用以接收该复数个导线状态，并序列化该复数个导线状态，以提供一导线状态序列。

本发明的一实施例提供一种用于一传送器中的一物理层电路的方法。该方法包含：接收复数个第一符元并且将该复数个第一符元中每一者的符元值转换成一个对应的导线状态，从而产生复数个导线状态；并且接收该复数个导线状态以及序列化该复数个导线状态，以提供一导线状态序列。

本发明的一实施例提供一种用于一接收器中的一物理层电路，该物理层电路包含：一序列至并列转换器以及一解码链。该序列至并列转换器耦接于一多导线通讯连线，用于接收通过该多导线通讯连线所传送的一导线状态序列。该序列至并列转换器用于解序列化该导线状态序列，以提供复数个导线状态。该解码链具有复数个串接的解码单元，用以接收该复数个导线状态，并将该复数个导线状态中的每一者转换成一个对应的符元值，从而产生复数个第一符元。

本发明的一实施例提供用于一接收器中的一物理层电路中的一种方法。该方法包含：接收一导线状态序列，并解序列化该导线状态序列，从而提供复数个导线状态；以及接收该复数个导线状态，并将该复数个导线状态中的每一者转换成一个符元对应的一符元值，从而产生复数个第一符元。

本发明的一实施例提供一种基于一多导线通讯连线的通讯系统。该通讯系统包含：一传送器与一接收器。该传送器包含：一第一控制器、一第一物理层电路与一第一界面电路。该第一控制器用于提供一字组数据。该第一物理层电路耦接于该第一控制器，用于根据该字组数据产生一导线状态序列。该第一物理层电路包含一编码链，该编码链用于将复数个符元转换为复数个导线状态，其中该复数个符元并非为序列。该第一界面电路耦接于该第一物理层电路与该多导线通讯连线，用于根据由该第一物理层电路所产生的一导线状态序列，控制该多导线通讯连线的复数条导线上的信号准位。该接收器包含：一第二界面电路、一第二物理层电路与一第二控制器。该第二界面电路耦接于该多导线通讯连线，用于从该多导线通讯连线的该复数条导线上，撷取该导线状态序列。该第二物理层电路耦接于该第二界面电路，用以根据该导线状态序列，还原该字组数据。该第二物理层电路包含一解码链，该解码链用于将复数个导线状态转换为复数个符元，其中该复数个导线状态是由该导线状态序列解序列化而来。该第二控制器耦接于该第二物理层电路，用于接收与处理该字组数据。

附图说明

图1绘示本发明实施例的一通讯系统的概观。

图2绘示在MIPI C-PHY界面中关于导线状态与其中的可能转态的状态图。

图3a～图3d绘示本发明实施例的编码架构的运作原理。

图4a～图4d绘示本发明实施例的解码架构的运作原理。

附图标记说明：

10 通讯系统

20 多导线通讯连线

30 传送器

40 接收器

300、300’、400、400’ 物理层电路

301、401 控制器

303 映射器

304_1～304_N、304_1～304_L 编码单元

304、304’ 编码链

305、305’ 并列至序列转换器

306、406 界面电路

308、308’ 时钟产生器

309、409 缓冲器

403 解映射器

404、404’ 解码链

404_1～404_N、404_1～404_L 解码单元

405、405’ 序列至并列转换器

408、408’ 时钟恢复装置

410、410’ 时钟恢复电路

412、412’ 除频器

具体实施方式

在以下内文中，描述了许多具体细节以提供阅读者对本发明实施例的透彻理解。然而，本领域的技术人士将能理解，如何在缺少一个或多个具体细节的情况下，或者利用其他方法或元件或材料等来实现本发明。在其他情况下，众所皆知的结构、材料或操作不会被示出或详细描述，从而避免模糊本发明的核心概念。

说明书中提到的「一实施例」意味着该实施例所描述的特定特征、结构或特性可能被包含于本发明的至少一个实施例中。因此，本说明书中各处出现的「在一实施例中」不一定意味着同一个实施例。此外，前述的特定特征、结构或特性可以以任何合适的形式在一个或多个实施例中结合。

图1绘示本发明实施例的通讯系统的概观。通讯系统10包含传送器30与接收器40，其中传送器30通过一多导线通讯连线(multi-wire communication link)20，与接收器40进行通讯。多导线通讯连线20可能包含三条导线A、B与C，这三条导线形成传送器30与接收器40之间的一个通道。本发明的通讯系统10可适用于于MIPI C-PHY规范。在MIPI C-PHY的组态中，导线A、B与C上的信号传输包含六种导线状态(wire state)，分别称为：+x、-x、+y、-y、+z与–z。

图2绘示一状态图，该图示出六种导线状态：+x、-x、+y、-y、+z与–z，以及从当前导线状态到次一导线状态之间五种可能的转态。通过多导线通讯连线200传送的符元的符元值，相应地由单位间隔内的导线状态的改变所对应定义。一般来说，在MIPI C-PHY组态中，连续的七个符元被用来传送16位的信息。

图3a示出了根据本发明实施例的编码架构所实现的一传送器。传送器30包含控制器301与物理层电路300。控制器301可以由以下方式实现，或者是包含在一硬件中：通用处理器(general purpose processor)，数字信号处理器(digital signal processor)，专用集成电路(application specific integrated circuit)，现场可编程门阵列(fieldprogrammable gate array)或其他可编程逻辑装置或其任何组合。并且，控制器301可被编程来执行或者实现本文中所提到的功能。控制器301可操作于提供字组数据。在一较佳实施例中，控制器301能提供M位的字组数据。

物理层电路300包含一M位至L符元映射器303、一L符元编码链304、一Lx3并列至序列(P2S)转换器305以及一界面电路306。M位至L符元映射器303可操作于从控制器301接收M位字组数据，并且将M位字组数据映射为L个符元，其中“M”可能为整数，并为16的倍数，而“L”亦可为整数，并为7的倍数。举例来说，映射器303可操作于接收16位的字组，并根据MIPIC-PHY规范定义的映射函数，将16位的字组映射成7个符元。又或者是，M位至L符元映射器303可能将32位的字组映射为14个符元、将48位的字组映射为21个符元、将64位的字组映射为28个符元等，以此类推。

此外，在一个较佳实施例中，每个符元包含3位符元值。每个符元包含一翻转(flip)位、一旋转(rotate)位以及一极性(polarity)位，其中，每一个符元值Si可表示为[Flip[i],Rotation[i],Polarity[i]]。

L符元编码链304可操作于将M位至L符元映射器303所输出的L个符元进行编码，其将每一个符元值Si转换成一种导线状态Wi(例如：+x、-x、+y、-y、+z以及–z等，MIPI C-PHY规范中所定义的状态)。导线状态Wi亦包含3位的信息[AB,BC,CA]，以分别指明导线A、B与C上所对应的信号状态。L符元编码链304根据图3b所示的编码架构(即，MIPI C-PHY规范定义的编码原则)对符元进行编码。

图3c绘示本发明实施例的L符元编码链304的详细实施方式。如图所示，L符元编码链304包含复数个编码单元304_1～304_L。基于图3b所示的编码架构，每一个编码单元304_1～304_L可操作于根据一符元的符元值Si以及由编码单元304_1～304_L中前一者所输出的一先前导线状态W(i-1)，对该符元值Si进行编码，从而得到一当前导线状态W(i)。

例如，编码单元304_2可操作于根据M位至L符元映射器所输出的符元中的第二个符元的符元值S1以及前一个编码单元304_1所产生的先前导线状态W0进行编码，从而得到当前导线状态W1、编码单元304_3可操作于根据M位至L符元映射器所输出的符元中的第三个符元的符元值S2以及前一个编码单元304_2所产生的先前导线状态W1进行编码，从而得到当前导线状态W2。请注意，对第一编码单元304_1来说，其根据M位至L符元映射器303所输出的符元中的第一个符元的符元值S0以及一导线状态先前pW(L-1)进行编码，从而得到当前导线状态W0。其中，导线状态pW(L-1)是由最后一个编码单元304_L，在针对控制器301先前提供的一字组数据进行编码时，所输出的导线状态。再者，分别由编码单元304_1-304_L所产生的导线状态W0～W(L-1)，会被进一步输出给Lx3P2S转换器305。

在一个较佳实施例中，M位至L符元映射器303与L符元编码链304之间可能存在一个正反器(未示出)，以及L符元编码链304与P2S转换器305之间可能存在另一个正反器(未示出)，这些正反器可根据对应于字组数据的传输期间的一个字组时钟信号wordclk，进行时序对齐。在一个较佳实施例中，字组时钟信号wordclk可能为MIPI C-PHY规范中定义的高速传输字组时钟(High-Speed Transmit Word Clock,TxWordClkHS)，其目的在于在高速传输时钟域(high-speed transmit clock domain)中，同步物理层协议界面(PHY-ProtocolInterface,PPI)信号。然而，此非本发明的限制。

此外，物理层电路300的实际电路可能分为至少两个部分，一个为物理编码子层(physical coding sublayer,PCS)部分以及另一个为物理媒体附加(physical mediumattachment,PMA)部分。在本实施例中，编码链可能设置于PCS部分中，而P2S转换器则可能设置于PMA部分中。

Lx3P2S转换器305可操作于将L符元编码链304所产生的L个导线状态W0～W(L-1)进行序列化，从而根据字组时钟信号wordclk，输出一个3位的导线状态序列WS。界面电路306可用于根据3位的导线状态序列，以及对应于一个符元的传输期间的一符元时钟信号symclk，驱动/控制导线A、B与C上的信号准位。在一个较佳的实施例中，符元时钟信号symclk可能为MIPI C-PHY规范中定义的通道高速传输符元时钟(Lane High-SpeedTransmit Symbol Clock“TxSymbolClkHS”)，其主要提供时序，而此时序可用于通道间的高速符元数据传输。

物理层电路300还包含一时钟产生器308(其可采用锁相回路来实现)。时钟产生器308可操作于产生字组时钟信号wordclk以及符元时钟信号symclk。这两个时钟信号分别对应于一个字组与一个符元的传输期间。在“M”为16而“L”为7的情形中，字组时钟信号wordclk的频率为符元时钟信号symclk的频率的1/7，因为此时1个字组被映射为7个符元。在“M”为32而“L”为14的情形中，字组时钟信号wordclk的频率为符元时钟信号symclk的频率的1/14，因为此时1个字组被映射为14个符元。

由于并列至序列转换操作的缘故，在物理层电路300中的元件之间，具备不同宽度的数据总线被用于进行数据传输。在控制器301与M位至L符元映射器303之间，数据总线的宽度为M位宽。在M位至L符元映射器303与L符元编码链304之间，数据总线的宽度为Lx3位宽，在L符元编码链304与Lx3P2S转换器305之间，数据总线的宽度Lx3位宽，而在Lx3P2S转换器305与界面电路306之间，数据总线的宽度为3位宽。

在本发明的不同实施例中，一个N符元编码链可能被对用于M位至L符元映射器303输出的符元进行编码。而在一个编码操作的周期中，N符元编码链所编码的符元数目，可能少于或多于M位至L符元映射器303输出的L个符元。在这个实施例中，物理层电路300必须做出某些修改，请参考图3d来了解更进一步的细节。

如图3d所示，物理层电路300’包含M位至L符元映射器303，先进先出(first-infirst-out,FIFO)缓冲器309、N符元编码链304’、Nx3P2S转换器305’与界面电路306。如前所述，M位至L符元映射器303可操作于从控制器301处接收M位字组数据，并且将M位字组数据映射为L个符元。由于在一个编码操作周期中，N符元编码链304’所编码的符元数目，可能少于或多于M位至L符元映射器303输出的L个符元，所以需要缓冲器来解决两者之间的异步操作。因此，FIFO缓冲器309用以根据字组时钟信号wordclk，储存M位至L符元映射器303输出的每L个符元。在每一个解码操作周期中，N符元编码链304’根据一除频时钟信号Fclk，自FIFO缓冲器309中撷取N个符元，其中除频时钟信号Fclk的频率为符元时钟信号symclk的频率的1/N。

N符元编码链304’的操作与原理相似于L符元编码链304，两者均可操作于对M位至L符元映射器303所输出的符元进行解码，以及根据MIPI C-PHY所定义，将每一个符元值Si转换成导线状态Wi。N符元编码链304’与L符元编码链304之间的差异在于其中包含的编码单元数量。如图3c所示，L符元编码链304利用L个编码单元304_1～304_L，循序地将L个符元编码成L个导线状态。相较之下，N符元编码链304’利用N个编码单元304_1～304_N，循序地将N个符元编码成N个导线状态。相似地，在FIFO缓冲器309与N符元编码链304’之间，可能存在一个正反器；而在N符元编码链304’与Nx3P2S转换器305’之间，可能存在另一个正反器。这两个正反器可用于根据除频时钟信号Fclk，进行信号的时序对齐。然而，这并非本发明的限制。

Nx3P2S转换器305’可操作于序列化由N符元编码链304’产生的N个导线状态W0～W(N-1)，以输出一个3位的导线状态序列WS，其中Nx3P2S转换器305’依据除频时钟信号Fclk，将N个导线状态W0～W(N-1)序列化。界面电路306用于依据导线状态序列WS以及对应于一个符元的传输期间的符元时钟信号symclk，驱动/控制导线A、B与C上的信号准位。

物理层电路300’更包含一时钟产生器308’。时钟产生器308’可操作于产生对应于一个字组的传输期间的字组时钟信号wordclk，以及对应于一个符元的传输期间的符元时钟信号symclk。另外时钟产生器308’也用来产生除频时钟信号Fclk。在一实施例中，时钟产生器308’可以使用锁相回路来实现。除频时钟信号Fclk的频率为符元时钟信号symclk的频率的1/N，而字组时钟信号wordclk的频率则与“M”以及“L”的具体数值有关。在“M”为16而“L”为7的情形中，字组时钟信号wordclk的频率为符元时钟信号symclk的频率的1/7。在“M”为32而“L”为14的情形中，字组时钟信号wordclk的频率为符元时钟信号symclk的频率的1/14。

由于并列至序列转换以及异步操作的缘故，在物理层电路300’的元件之间，具备不同宽度的数据总线被用于进行数据传输。在控制器301与M位至L符元映射器303之间，数据总线的宽度为M位宽。在M位至L符元映射器303与缓冲器309之间，数据总线的宽度为Lx3位宽。在缓冲器309与N符元编码链304’之间，数据总线的宽度为Nx3位宽。在N符元编码链304’与Nx3P2S转换器305’之间，数据总线的宽度为Nx3位宽。在Nx3P2S转换器305’与界面电路306之间，数据总线的宽度为3位宽。

再者，物理层电路300与300’的操作可以归纳为以下步骤：

接收复数个第一符元，并将复数个第一符元中每一者的符元值转换为对应的一个导线状态，从而产生复数个导线状态；以及

接收该复数个导线状态，并序列化该复数个导线状态以提供一导线状态序列。

请注意，上述的接收复数个第一符元以及将每一个符元的符元值转换为对应的导线状态的步骤可能需要通过由复数个编码单元所组成的编码链，如编码链304或304’来实现。另外，为了叙述的简洁，基于物理层电路300与300’的操作的细节与子步骤在此省略。

图4a示出了根据本发明实施例的解码结构实现的一接收器。该实施例中的接收器40可以用于与上述实施例的传送器30通讯。接收器40包含控制器401与物理层电路400。物理层电路400可操作于接收导线A、B、C上的信号，其对应于控制器301所提供的一字组数据。基于物理层电路400内部元件所运行的一连串操作，该字组数据的重现版本将被提供控制器401。控制器401可操作于处理字组数据。控制器401可能由以下方式实现，或者是包含在一硬件中：通用处理器，数字信号处理器，专用集成电路，现场可编程门阵列或其他可编程逻辑装置或其任何组合。

物理层电路400包含界面电路406、Lx3序列至并列(S2P)转换器405、L符元解码链404以及L符元至M位解映射器403。根据对应于一个符元的传输期间的一符元时钟信号symclk，界面电路406可从导线A、B与C上撷取出一个3位的导线状态序列WS。在一个较佳实施例中，物理层电路400中的符元时钟信号symclk可能为高速接收符元时钟(High-SpeedReceive symbol Clock“RxSymbolClkHS”)。然而，此非本发明的限制。

Lx3S2P转换器405可操作于解序列化3位的导线状态序列WS，以根据符元时钟信号symclk，输出L个导线状态W0～W(L-1)。L符元解码链404可操作于解码L个导线状态W0～W(L-1)，其可将每一个导线状态Wi转换为一个符元值Si。如上所述，导线状态Wi可能为MIPIC-PHY规范所定义的六种导线状态：+x、-x、+y、-y、+z与–z中之一，并由3位信息[AB,BC,CA]所表示。每一个符元包含翻转(flip)、旋转(rotate)以及极性(polarity)位，每一个符元值Si可由[Flip[i],Rotation[i],Polarity[i]]来表示。L符元解码链404依据如图4b所示的解码架构(此为MIPI C-PHY规范所定义的解码原则)，解码导线状态。

图4c绘示本发明的一实施例的L符元解码链404的详细实施架构。如图所示，L符元解码链404包含L个编码单元404_1～404_L。根据如图4b所示的解码原则，每一个解码单元404_1～404_L可操作于根据间隔N(interval N)内所接收到的当前导线状态Wi以及间隔(N-1)(interval(N-1))内所接收到的先前导线状态W(i-1)，解码导线状态Wi，以得到符元值Si。举例来说，解码单元404_2可操作于根据Lx3S2P转换器405所输出的导线状态中的一当前导线状态W1(亦即，间隔N所接收到的导线状态)以及一先前导线状态W0(亦即，间隔(N-1)所接收到的导线状态)，进行解码；解码单元404_3可操作于根据Lx3S2P转换器405所输出的导线状态中的一当前导线状态W2(亦即，间隔(N+1)所接收到的导线状态)以及一先前导线状态W1(亦即，间隔N所接收到的导线状态)，进行解码。请注意，对第一解码单元404_1来说，其是根据Lx3S2P转换器405所输出的导线状态中的当前导线状态W0以及先前导线状态pW(L-1)。其中，导线状态pW(L-1)为物理层电路400针对先前所接收的一字组数据进行解码操作的期间，所接收到的导线状态。再者，由解码单元404_1-404_L所分别产生的符元值S0～S(L-1)，将被输出至L符元至M位解映射器403。

在一个较佳实施例中，一个正反器(未示出)可能耦接于Lx3S2P转换器405与L符元解码链404之间，以及另一个正反器(未示出)可能耦接于L符元解码链404与L符元至M位解映射器403之间，用以根据对应于一个字组的传输期间的一字组时钟信号wordclk，进行信号的时序对齐。在一个较佳实施例中，物理层电路400中的字组时钟信号wordclk可能为一高速接收字组时钟(High-Speed Receive Word Clock“RxWordClkHS”)。然而，这并非本发明的限制。

L符元至M位解映射器403可操作于从L符元解码链404接收L个符元的符元值S0～S(L-1)，并且将L个符元的符元值S0～S(L-1)解映射，得到一个M位的字组数据。举例来说，L符元至M位解映射器403可操作于，从L符元解码链404接收7个符元的符元值S0～S6，并且解映射接收到的7个符元的符元值S0～S6，以根据MIPI C-PHY定义的解映射函数，得到一个16位的字组。或者是，L符元至M位解映射器403可能将14个符元解映射为一个32位字组、将21个符元解映射为一个48位字组、将28个符元解映射为一个64位字组等。在解映射之后，由L符元至M位解映射器403所输出的字组数据，将被传送至控制器401。

物理层电路400另包含一时钟还原(clock recovery)装置408。时钟还原装置408可操作于产生，产生对应于一个字组的传输期间的字组时钟信号wordclk以及产生对应于一个符元的传输期间的符元时钟信号symclk。在一实施例中，时钟还原装置408包含时钟还原电路410以及除频器412。时钟还原电路410用于基于时钟还技巧，还原嵌入在导线A、B与C上的信号中的符元时钟信号symclk。除频器412接收符元时钟信号symclk以及对符元时钟信号symclk进行除频，产生字符时钟信号wordclk。字组时钟信号wordclk的频率取决于“M”与“L”的具体数值。在“M”为16而“L”为7的情形中，由于每7个符元被解映射为一个字符，所以字组时钟信号wordclk的频率为符元时钟信号symclk的频率的1/7。在“M”为32而“L”为14的情形中，由于每14个符元被解映射为一个字符，所以字组时钟信号wordclk的频率为符元时钟信号symclk的频率的1/14。

由于序列至并列转换操作的缘故，在物理层电路400中的元件之间，具备不同宽度的数据总线被用于进行数据传输。在界面电路406与Lx3S2P转换器405之间，数据总线为3位宽。在Lx3S2P转换器405与L符元解码链404之间，数据总线为Lx3位宽。在L符元解码链404与L符元至M位解映射器403之间，数据总线为Lx3位宽。在L符元至M位解映射器403与控制器401之间，数据总线为M位宽。

在本发明的不同实施例中，一个N符元解码链可能被对用于L符元至M位解映射器403输出的符元进行编码。而在一个解码操作的周期中，N符元解码链所解码的符元数目，可能少于或多于L符元至M位解映射器403输出的M个位。在这个实施例中，物理层电路400必须做出某些修改，请参考图4d来了解更进一步的细节。

如图4d所示，物理层电路400’包含界面电路406、Nx3 S2P转换器405’、N符元解码链404’、FIFO缓冲器409以及L符元至M位解映射器403。根据符元时钟信号symclk，界面电路406用以从导线A、B与C上，撷取3位的导线状态序列WS。Nx3 S2P转换器405可操作于解序列化3位的导线状态序列WS，以在一个解码周期内，输出N个导线状态W0～W(N-1)给N符元解码链404’。并且，Nx3 S2P转换器405’根据符元时钟信号symclk，解序列化3位的导线状态序列WS。

N符元解码链404’的操作与原理相似于L符元解码链404，两者皆可操作于对S2P转换器所405输出的导线状态进行解码，并如MIPI C-PHY规范所定义的原则，将每一个导线状态Wi转换成至一符元值Si。N符元解码链404’与L符元解码链404之间的差异为其中所包含的解码单元的数量。如图4c所示，L符元解码链404利用L个解码单元404_1～404_L以循序地将L个导线状态解码为L个符元。相较之下，N符元解码链404’则利用N个解码单元404_1～404_N以循序地将N个导线状态解码为N个符元。

相似地，一个正反器可能耦接于FIFO缓冲器409与N符元解码链404’之间，以及另一个正反器可能耦接于N符元解码链404’and the Nx3 S2P转换器405’之间，用以根据一除频时钟信号Fclk进行信号间的时序对齐，其中，除频时钟信号Fclk的频率为符元时钟信号symclk的频率的1/N。然而，这并非本发明的限制。

由于在一个解映射操作周期内，N符元解码链404’可输出的符元数量，相较于L符元至M位解映射器403所需的L个符元可能更多或更少。因此，需要一个缓冲器来解决两者之间的异步操作。因此，在一个解码操作周期中，FIFO缓冲器409根据除频时钟信号Fclk，缓存由N符元解码链404’所输出的每N个符元。在一个解映射周期中，L符元至M位解映射器403根据字组时钟信号wordclk，从FIFO缓冲器409中撷取L个符元。

物理层电路400’还包含一时钟还原装置408’。时钟还原装置408’可操作于产生对应于一个字组的传输期间的字组时钟信号wordclk，以及产生对应于一个符元的传输期间的符元时钟信号symclk。再者，时钟还原装置408’亦可产生除频时钟信号Fclk。在一实施例中，时钟还原装置408’包含时钟还原电路410’与除频器412’。时钟还原电路410’基于时钟还原技巧，从导线A、B与C上的信号中，还原出符元时钟信号symclk。除频器412’接收符元时钟信号symclk，并且对符元时钟信号symclk进行除频，以产生字组时钟信号wordclk以及除频时钟信号Fclk。除频信号Fclk的频率为符元时钟信号symclk的频率的1/N，而字组时钟信号wordclk的频率则与取决于“M”以及“L”的具体数值。在“M”为16而“L”为7的情形中，字组时钟信号wordclk的频率为符元时钟信号symclk的频率的1/7。在“M”为32而“L”为14的情形中，字组时钟信号wordclk的频率为符元时钟信号symclk的频率的1/14。

由于序列至并列转换以及异步操作的缘故，在物理层电路400’中的元件之间，具备不同宽度的数据总线被用于进行数据传输。在界面电路406与Nx3 S2P转换器405’之间，数据总线为3位宽。在Nx3 S2P转换器405’与N符元解码链404’之间，数据总线为Nx3位宽。在N符元解码链404’与缓冲器409之间，数据总线为Nx3位宽。在缓冲器409与L符元至M位解映射器403之间，数据总线为Lx3位宽。在L符元至M位解映射器403与控制器401之间，数据总线为M位宽。

此外，物理层电路400与400’的操作可以扼要地归纳为以下步骤：

接收一导线状态序列，并且解序列化该导线状态序列以提供复数个导线状态；以及

接收该复数个导线状态，并且将该复数个导线状态中每一者转换成一个对应符元的符元值，从而产生复数个第一符元。

请注意，上述的接收复数个导线状态与将每一个导线状态转换为对应的符元值的步骤可能需要通过由复数个解码单元所组成的解码链，如解码链404或404’来实现。另外，为了叙述的简洁，基于物理层电路400and400’的操作的细节与子步骤在此省略。

本发明编码架构与现有编码架构的差异在于，并列至序列转换器与编码电路的顺序。在现有编码架构中，并列至序列转换器的顺序在编码电路之前，而在本发明编码架构中，编码电路(亦即，编码链304或304’)的顺序在并列至序列转换器之前。而两者的另一个差异在于，本发明的编码电路(亦即，编码链是由复数个串接的编码单元所构成。由于这些差异，本发明的编码电路得以在一个字组区间(也就是多个连续符元的传输期间)内完成多个连续符元的编码操作，相较之下，现有的编码电路则需要在一个符元区间(也就是一个符元的传输期间)内对一个符元完成编码操作。相较于现有架构来说，本发明提高了更多的宽容边际以避免时序冲突。换言之，假设一个通讯系统的位率为2.5Gbps，则符元时钟必须达到400ps±50％占空比，这意味着在最糟的情况下，现有的编码操作必须在200ps内完成，也就是，现有编码电路中的逻辑闸延迟不得超过200ps。相较之下，就本发明来说，由于前一个时钟与后一个时钟的偏移之间有互补关系，这使得N个连续符元的编码操作只需要在((N-1)*400+200)ps内完成即可。换句话说，单一编码单元仅需要在((N-1)*400+200)/N ps内完成编码操作，而这个时间长度要求远宽松于200ps。因此，本发明的架构减轻了对于编码单元的逻辑闸延迟的要求。请注意，上述的说明虽然是针对编码架构，但也同样适用于解码架构。总结来说，本发明提供的编/解码架构减轻了对于硬件元件的延迟的要求，从而避免在高速序列传输系统中可能发生的时序冲突。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (9)

1.一种用于传送器中的物理层电路，其特征在于，包含：

编码链，具有复数个串接的编码单元，用于接收复数个第一符元，并将该复数个第一符元中每一者的符元值转换为对应的导线状态，从而产生复数个导线状态，其中该复数个串接的编码单元中的至少一者，用于根据复数个符元值中的一个符元值以及由串接的编码单元中的前一者所产生的先前导线状态，转换该符元值，从而得到当前导线状态；以及

并列至序列转换器，耦接于该编码链，用于接收该复数个导线状态，并序列化该复数个导线状态，以提供导线状态序列。

2.根据权利要求1所述的物理层电路，其特征在于，另包含：

映射器，耦接于该编码链，用于在操作周期中，接收字组数据并映射该字组数据，以产生至少该复数个第一符元；以及

缓冲器，耦接于该映射器，用于至少缓存由该映射器所产生该复数个第一符元。

3.根据权利要求2所述的物理层电路，其特征在于，其中该映射器用于在操作周期中，映射该字组数据以产生复数个第二符元，其中该复数个第二符元包含该复数个第一符元，或者该复数个第一符元包含该复数个第二符元。

4.一种用于传送器中的物理层电路的方法，其特征在于，包含：

利用一个编码链来接收复数个第一符元以及将该复数个第一符元中的每一者的符元值转换为对应的导线状态，从而产生复数个导线状态，其中该编码链具有复数个串接的编码单元，且该复数个串接的编码单元中的至少一者，用于根据复数个符元值中的一个符元值以及由串接的编码单元中的前一者所产生的先前导线状态，转换该符元值，从而得到当前导线状态；以及

接收该复数个导线状态以及序列化该复数个导线状态，以产生导线状态序列。

5.一种用于接收器中的物理层电路，其特征在于，包含：

序列至并列转换器，用于接收导线状态序列，并且解序列化该导线状态序列以提供复数个导线状态；以及

解码链，具有复数个串接的解码单元，用于接收该复数个导线状态，并将该复数个导线状态中的每一者，转换为符元的对应符元值，从而产生复数个第一符元，其中该复数个串接的解码单元中的至少一者，用于根据于间隔N所接收的该复数个导线状态中的一个导线状态以及于间隔N-1所接收的该复数个导线状态中的一个先前导线状态，转换该导线状态。

6.根据权利要求5所述的物理层电路，其特征在于，更包含：

解映射器，耦接于该解码链，用于接收该复数个第一符元，并在操作周期中解映射至少该复数个第一符元，以产生字组数据；以及

缓冲器，耦接于该解码链，用以缓存由该解码链产生的该复数个第一符元。

7.根据权利要求6所述的物理层电路，其特征在于，其中该解映射器用于通过在操作周期中解映射复数个第二符元而产生该字组数据，其中该复数个第二符元包含该复数个第一符元，或者该复数个第一符元包含该复数个第二符元。

8.一种用于接收器中的物理层电路的方法，其特征在于，包含：

接收导线状态序列以及解序列化该导线状态序列来提供复数个导线状态；以及

利用一解码链来接收该复数个导线状态以及将该复数个导线状态中每一者转换为符元的对应符元值，从而产生复数个第一符元，其中该解码链的复数个串接的解码单元中的至少一者，用于根据于间隔N所接收的该复数个导线状态中的一个导线状态以及于间隔N-1所接收的该复数个导线状态中的一个先前导线状态，转换该导线状态。

9.一种基于多导线通讯连线的通讯系统，其特征在于，包含：传送器和接收器，其中：

该传送器，包含：第一控制器、第一物理层电路和第一界面电路，其中：

该第一控制器，用于提供字组数据；

该第一物理层电路，耦接于该第一控制器，用于根据该字组数据产生导线状态序列，包含：

编码链，用于将复数个符元中每一者的符元值转换为对应的导线状态，从而产生为复数个导线状态，其中该复数个符元并非为序列，其中该编码链包含的复数个串接的编码单元中的至少一者，用于根据复数个符元值中的一个符元值以及由串接的编码单元中的前一者所产生的先前导线状态，转换该符元值，从而得到当前导线状态；

该第一界面电路，耦接于该第一物理层电路与该多导线通讯连线，用于根据由该第一物理层电路所产生的导线状态序列，控制该多导线通讯连线的复数条导线上的信号准位；

该接收器，包含：第二界面电路、第二物理层电路和第二控制器，其中：

该第二界面电路，耦接于该多导线通讯连线，用于从该多导线通讯连线的该复数条导线上，撷取该导线状态序列；

该第二物理层电路，耦接于该第二界面电路，用以根据该导线状态序列，还原该字组数据，包含：

解码链，用于将复数个导线状态转换为复数个符元，其中该复数个导线状态是由该导线状态序列解序列化而来，其中该解码链包含的复数个串接的解码单元中的至少一者，用于根据于间隔N所接收的该复数个导线状态中的一个导线状态以及于间隔N-1所接收的该复数个导线状态中的一个先前导线状态，转换该导线状态；

该第二控制器，耦接于该第二物理层电路，用于接收与处理该字组数据。