CN114691558B - 低延迟重定时器及延迟控制方法 - Google Patents

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Abstract

本申请提供一种低延迟重定时器及低延迟控制方法，所述重定时器相对的两侧上分别设有一物理层模块；每个物理层模块均包括至少一组信号接收单元和信号发送单元；所述信号接收单元用于对接收到的高速串行信号进行串并转换生成并行信号，并将并行信号发送至同组的信号发送单元；所述信号发送单元用于对接收到的并行信号进行并串转换，将所述并行信号转换为高速串行信号，并将转换的高速串行信号输出。本申请中重定时器的数据通路为回环结构，信号发送单元和信号接收单元在物理上紧邻在一起，在重定时器的低延迟模式下可以解决信号长距离传输延迟的问题，也避免了远距离传递高速信号导致的功耗增加。

Description

低延迟重定时器及延迟控制方法
技术领域
本申请涉及信号处理技术领域，特别是高速串行信号调理技术领域，具体为一种低延迟重定时器及低延迟控制方法。
背景技术
重定时器(retimer)用于将接收到的高速串行信号进行时钟恢复并转换为并行逻辑信号，经内部处理后，再利用本地时钟将其重新转换为高速串行信号发出。通过重定时器进行中继发送，可以使原本传输距离有限的高速串行信号的传输距离得以倍增。同时，通过重定时器对不同通道的信号进行延迟补偿(de-skew)，也降低了对电路板长距离走线的长度匹配要求。
如图1所示，重定时器主要由两侧的物理层(PHY)模块、两侧物理层之间的数据通路和控制逻辑构成。一侧物理层模块中的信号接收单元将接收到的高速串行信号转换为较低速的并行信号，经由数据通路逻辑处理后传递到另一侧，最后经另一侧物理层模块中的信号发送单元转换回高速串行信号并进行发送。由于数据通路逻辑使用较低速时钟(通常小于或等于1GHz)处理和传递并行信号，因此每经过一级寄存器都会产生较大的信号延迟。同时，由于需要支持分叉(bifurcation)功能，即，将一条多通道的链路拆分为多条较窄的独立子链路，重定时器需要实现多套控制逻辑以支持在不同分叉配置下各独立子链路的分别控制。此外，时钟补偿(clock compensation)和延迟补偿(de-skew)所需的寄存器阵列，以及用于协调两侧链路均衡(lane equalization)的控制逻辑，使得重定时器中数字逻辑占用面积较大，从而使得两侧物理层模块之间的距离相隔较远，这又进一步导致信号在两侧间传递需要更长的延迟。
为了降低重定时器的信号延迟，在完成两侧链路均衡(lane equalization)协商后，重定时器可将数据通路由正常通路切换至为低延迟专门优化的直通通路，从而减少时钟补偿、编解码和加减扰动带来的延迟，但无法减少串并转换延迟和两侧物理层模块相隔较远导致的信号传输延迟。
发明内容
鉴于以上所述现有技术的缺点，本申请的目的在于提供一种低延迟重定时器及低延迟控制方法，用于解决现有技术中无法有效降低重定时器信号延迟的技术问题。
为实现上述目的及其他相关目的，本申请提供一种低延迟重定时器，所述重定时器相对的两侧上分别设有一物理层模块；每个所述物理层模块均包括至少一组信号接收单元和信号发送单元；所述信号接收单元用于对接收到的高速串行信号进行串并转换生成并行信号，并将所述并行信号发送至同组的信号发送单元；所述信号发送单元用于对接收到的所述并行信号进行并串转换，将所述并行信号转换为高速串行信号，并将转换的高速串行信号输出。
于本申请的一实施例中，每组所述信号接收单元和信号发送单元均对应一数据选通器及一数据通路逻辑处理单元；所述信号接收单元的输出端分别连接所述数据选通器的第一输入端和所述数据通路逻辑处理单元的输入端；所述数据通路逻辑处理单元的输出端连接所述数据选通器的第二输入端；所述数据选通器的输出端连接所述信号发送单元的输入端；其中，在低延迟模式下，所述数据选通器的第一输入端被选通，所述信号接收单元生成的并行信号通过所述数据选通器发送至所述信号发送单元；在正常模式下，所述数据选通器的第二输入端被选通，所述信号接收单元生成的并行信号经所述数据通路逻辑处理单元处理之后，通过所述数据选通器发送至所述信号发送单元。
于本申请的一实施例中，每组所述信号接收单元和信号发送单元均对应一数据选通器及一数据通路逻辑处理单元；所述信号发送单元包括第二前级转换单元与第二后级转换单元；所述信号接收单元的第一输出端连接所述数据选通器的第一输入端；所述信号接收单元的第二输出端连接所述数据通路逻辑处理单元的输入端；所述数据通路逻辑处理单元的输出端连接所述第二前级转换单元的输入端；所述第二前级转换单元的输出端连接所述数据选通器的第二输入端；所述数据选通器的输出端连接所述第二后级转换单元的输入端；其中，在低延迟模式下，所述数据选通器的第一输入端被选通，所述信号接收单元进行串并转换生成的第一并行信号通过所述数据选通器发送至所述第二后级转换单元进行并串转换；在正常模式下，所述数据选通器的第二输入端被选通，所述信号接收单元对所述第一并行信号进行位宽转换后生成的第二并行信号，经所述数据通路逻辑处理单元处理之后，发送至所述第二前级转换单元进行位宽转换，并将位宽转换后的第二并行信号通过所述数据选通器发送至所述第二后级转换单元，以进行并串转换；所述第一并行信号的位宽小于所述第二并行信号的位宽。
于本申请的一实施例中，所述数据通路逻辑处理单元包括与所述信号接收单元对应的第一数据通路逻辑处理单元和与所述信号发送单元对应的第二数据通路逻辑处理单元；所述第一数据通路逻辑处理单元的输入端作为所述数据通路逻辑处理单元的输入端，所述第一数据通路逻辑处理单元的输出端连接所述第二数据通路逻辑处理单元的输入端，所述第二数据通路逻辑处理单元的输出端作为所述数据通路逻辑处理单元的输出端。
于本申请的一实施例中，所述信号接收单元与所述数据选通器的第一输入端之间连接有相位对准器，用于使输入所述数据选通器的第一输入端的并行信号的相位与所述信号发送单元的时钟相位对齐。
于本申请的一实施例中，所述信号接收单元包括第一前级转换单元和第一后级转换单元；所述第一前级转换单元的输出端作为所述信号接收单元的第一输出端分别连接所述数据选通器的第一输入端及第一后级转换单元的输入端，所述第一后级转换单元的输出端作为所述信号接收单元的第二输出端连接所述数据通路逻辑处理单元的输入端；所述第一前级转换单元用于对接收到的高速串行信号进行串并转换生成第一并行信号；所述第一后级转换单元用于对来自所述第一前级转换单元的第一并行信号进行位宽转换，生成第二并行信号。
于本申请的一实施例中，所述重定时器还包括位宽转换单元；所述位宽转换单元连接在所述信号接收单元的第一输出端与所述数据选通器的第一输入端之间，用于对所述第一并行信号的位宽进行转换，以与所述第二后级转换单元的输入位宽匹配。
于本申请的一实施例中，同一组的所述信号接收单元的信号管脚与所述信号发送单元的信号管脚中的一个连接位于同侧的芯片封装上对应的管脚，另一个连接位于对侧的芯片封装上对应的管脚。
为实现上述目的及其他相关目的，本申请还提供一种低延迟控制方法，应用于重定时器，所述重定时器相对的两侧上分别设有一物理层模块；每个所述物理层模块均包括至少一组信号接收单元和信号发送单元；所述低延迟控制方法包括以下步骤：所述信号接收单元在接收到高速串行信号时，对所述高速串行信号进行串并转换处理，生成并行信号，并将所述并行信号发送至同组的信号发送单元；所述信号发送单元对接收到的并行信号进行并串转换处理，将所述并行信号转换为高速串行信号，并将转换的高速串行信号输出。
于本申请的一实施例中，所述将所述并行信号发送至同组的信号发送单元包括：在低延迟模式下，将生成的所述并行信号发送至所述信号发送单元；在正常模式下，将生成的所述并行信号发送至对应的数据通路逻辑处理单元处理，并将处理后的所述并行信号发送至所述信号发送单元。
于本申请的一实施例中，所述将所述并行信号发送至同组的信号发送单元包括：在低延迟模式下，将所述信号接收单元进行串并转换处理后生成的第一并行信号发送至所述信号发送单元；在正常模式下，将所述信号接收单元对所述第一并行信号进行位宽转换后生成的第二并行信号发送至对应的数据通路逻辑处理单元处理，并将处理后的所述第二并行信号发送至所述信号发送单元；其中，所述第一并行信号的位宽小于所述第二并行信号的位宽。
于本申请的一实施例中，将所述信号接收单元进行串并转换处理后生成的第一并行信号发送至所述信号发送单元，包括：对所述第一并行信号的位宽进行转换，以与所述信号发送单元的输入位宽匹配，并将位宽转换后的第一并行信号发送至所述信号发送单元。
如上所述，本申请的一种低延迟重定时器及低延迟控制方法，具有以下有益效果：
本申请通过使用同一物理层模块的一组信号发送单元和信号接收单元实现数据通路，将重定时器的数据通路由线状结构转换为回环结构，在芯片封装时再将发送端或接收端的串行信号引回至对侧，保持在管脚上与传统方案相兼容。由于本申请的技术方案中重定时器的数据通路为回环结构，信号发送单元和信号接收单元在物理上紧邻在一起，因而在重定时器的低延迟模式下可以以极短的走线距离将接收端环回至发送端，解决了传统方案中难以克服的信号长距离传输延迟的技术问题，而且也避免了长距离传递高速信号导致的功耗增加。
附图说明
图1显示为现有技术中重定时器的数据通路示意图；
图2显示为根据本申请一实施例的低延迟重定时器的示意图；
图3显示为现有技术中重定时器的芯片封装示意图；
图4显示为根据本申请一实施例的一种低延迟重定时器的芯片封装示意图；
图5显示为根据本申请一实施例的另一种低延迟重定时器的芯片封装示意图；
图6显示为根据本申请一实施例的低延迟重定时器的一侧物理层模块中一组信号接收单元和信号发送单元的数据通路示意图；
图7显示为根据本申请另一实施例的低延迟重定时器的一侧物理层模块中一组信号接收单元和信号发送单元的数据通路示意图；
图8显示为根据本申请一实施例的低延迟重定时器中的一侧物理层模块中一组信号接收单元和信号发送单元的数据通路示意图。
元件标号说明
100 重定时器
10、20 物理层模块
110 信号接收单元
111 第一前级转换单元
112 第一后级转换单元
113 位宽转换单元
120 信号发送单元
121 第二前级转换单元
122 第二后级转换单元
130 数据选通器
140 数据通路逻辑处理单元
具体实施方式
以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点与功效。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本申请的基本构想，故图式中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
重定时器中信号接收单元对应的数据通路逻辑处理单元负责解码、解扰、延迟矫正(de-skew)等功能，信号发送单元对应的数据通路逻辑处理单元负责修改数据、计算校验位、加扰、编码等功能。现有的重定时器采用线状结构的数据通路(如图1所示)将一侧物理层模块的接收数据通路逻辑处理后的数据，经由对侧物理层模块的发送数据通路逻辑继续处理，最后由对侧物理层模块的信号发送单元发送。而本申请的实施例提供一种低延迟重定时器，其采用回环结构的数据通路，将一侧接收数字逻辑处理后的数据，交由同侧发送数字逻辑继续处理，最后由同侧物理层中的信号发送单元发送。
具体而言，本实施例通过使用重定时器中同一侧物理层模块的一组信号发送单元和信号接收单元实现一条数据通路，将现有重定时器上的数据通路由线状结构改变为回环结构，在芯片封装时再将发送端或接收端的串行信号引回至对侧，保持在管脚上与传统方案相兼容。由于本实施例的重定时器的数据通路为回环结构，信号发送单元和信号接收单元在物理上紧邻在一起，因而重定时器在低延迟模式下可以以极短的走线距离将接收端环回至发送端，解决了传统方案中难以克服的信号长距离传输延迟的技术问题，且避免了远距离传递高速信号导致的功耗增加。
以下将详细阐述本申请的低延迟重定时器及其对应的低延迟控制方法。
本实施例提供一种低延迟重定时器，所述重定时器相对的两侧上分别设有一物理层模块，每个所述物理层模块均包括至少一组信号接收单元和信号发送单元；所述信号接收单元用于对接收到的高速串行信号进行串并转换生成并行信号，并将所述并行信号发送至同组的信号发送单元；所述信号发送单元用于对接收到的所述并行信号进行并串转换，将所述并行信号转换为高速串行信号，并将转换的高速串行信号输出。
图2显示为本申请一实施例的低延迟重定时器的示意图。如图2所示，本实施例的低延迟重定时器100包括分别位于重定时器100相对两侧的物理层模块10和物理层模块20，所述物理层模块10和20各具有至少一组信号接收单元110和信号发送单元120。对于每一组的信号接收单元110和信号发送单元120，所述信号接收单元110和所述信号发送单元120彼此相邻且一一对应，并且之间形成数据通路。所述信号接收单元110用于对接收到的高速串行信号进行串并转换处理生成并行信号，并将所述并行信号发送至对应的信号发送单元120。所述信号发送单元120用于对接收到的并行信号进行并串转换处理，将所述并行信号转换为高速串行信号，并将转换的高速串行信号进行输出。可以看出，本申请的实施例中同一组的所述信号接收单元110和所述信号发送单元120在同一侧的物理层模块中。
具体地，重定时器100一侧物理层模块(例如，物理模块10)中一信号接收单元110在接收到高速串行信号时，对所述高速串行信号进行串并转换处理，生成并行信号，并将所述并行信号发送至位于同一侧物理层模块中对应的信号发送单元120，所述信号发送单元120对接收到的并行信号进行并串转换处理，将所述并行信号转换为高速串行信号，并将转换的高速串行信号进行输出。
本实施例中，同一组信号接收单元110与信号发送单元120之间存在两条数据通路，分别是正常模式下的正常模式数据路径和低延迟模式下的超低延迟旁路路径。如图2所示，经一信号接收单元110转换得到的并行信号可通过每组信号接收单元110和信号发送单元120之间的正常模式数据路径(图2中带箭头的细虚线B所指的数据链路)或超低延迟旁路路径(图2中带箭头的粗线A所指的数据链路)发送至对应的信号发送单元120。
所述一组信号接收单元110和信号发送单元120之间连接有数据选通器(图2中未示出)和数据通路逻辑(也称为数据通路逻辑处理单元)，在所述正常模式下，经信号接收单元110串并转换处理的并行信号通过数据通路逻辑单元进行数据处理后传输至对应的信号发送单元120。在所述低延迟模式下，经信号接收单元110串并转换处理的并行信号经由数据选通器传输至信号发送单元120。
在芯片封装时使用金属线将晶圆(Die)上的信号管脚引至芯片封装(Package)上的管脚，以与外部相连。由于封装没有逻辑功能，仅实现信号的连接，所以本实施例的重定时器100在封装时利用金属线连接，将同一侧物理层模块中同一组的信号接收单元110、信号发送单元120的信号管脚，分别连接至芯片封装两侧对应的管脚，从而在引脚上能与传统方案相兼容。
以下通过将现有重定时器的芯片封装与本实施例中重定时器100的芯片封装进行对比，对本实施例中的重定时器100的芯片封装进行说明。
图3显示为现有技术中重定时器100的芯片封装示意图，如图3所示，现有重定时器封装中，图3中所示的A_RX0、B_RX0、A_RX1、B_RX1为重定时器100的芯片封装的接收管脚，A_TX0、B_TX0、B_TX1、A_TX1为重定时器100的芯片封装的发送管脚，RA0、RB0、RA1、RB1为晶圆上的接收管脚，TA0、TB0、TA1、TB1为晶圆上的发送管脚。现有重定时器100封装形成的是线状数据通路，例如芯片封装的接收管脚A_RX0与同侧的晶圆上的接收管脚RA0相连，对侧的芯片封装的发送管脚A_TX0与晶圆上的发送管脚TA0相连，形成线状数据通路。
在一些实施例中，对于任意一侧物理层模块中的任意一组信号接收单元110与信号发送单元120而言，若信号接收单元110的接收管脚连接至位于同侧的芯片封装的接收管脚，则信号发送单元120的发送管脚通过引线连接至位于对侧的芯片封装的对应的发送管脚。
图4显示为根据本申请一实施例的重定时器100的芯片封装示意图。图4中所示的A_RX0、B_RX0、A_RX1、B_RX1为重定时器100的芯片封装的接收管脚，A_TX0、B_TX0、B_TX1、A_TX1为重定时器100的芯片封装的发送管脚，RA0、RB0、RA1、RB1为晶圆上的接收管脚，TA0、TB0、TA1、TB1为晶圆上的发送管脚。
如图4所示，晶圆上的接收管脚RA0与同侧的芯片封装的接收管脚A_RX0相连，而其对应的发送管脚TB0通过从晶圆外部引线连接至位于对侧的芯片封装的发送管脚A_TX0，形成回环结构的数据通路。
同理，在一些实施例中，对于任意一侧物理层模块中的任意一组信号接收单元110与信号发送单元120而言，若信号接收单元110的接收管脚通过引线连接至位于对侧的芯片封装的接收管脚，则信号发送单元120的发送管脚连接至位于同侧的芯片封装的对应的发送管脚。
图5显示为根据本申请一实施例的重定时器100的另一种芯片封装示意图。图5中所示的A_RX0、B_RX0、A_RX1、B_RX1为重定时器100的芯片封装的接收管脚，A_TX0、B_TX0、B_TX1、A_TX1为重定时器100的芯片封装的发送管脚，RA0、RB0、RA1、RB1为晶圆上的接收管脚，TA0、TB0、TA1、TB1为晶圆上的发送管脚。如图5所示，芯片封装的接收管脚A_RX0经过晶圆外部引线与对侧的晶圆上的接收管脚RB0相连，与接收管脚RB0对应的发送管脚TA0连接至同侧的芯片封装的发送管脚A_TX0，形成回环结构的数据通路。
于本实施例中同一组的所述信号接收单元110的信号管脚与所述信号发送单元120的信号管脚中的一个连接位于同侧的芯片封装上对应的管脚，另一个连接位于对侧的芯片封装上对应的管脚。所以本实施例利用芯片封装走线将一侧物理层模块中同一组信号接收单元110或信号发送单元120形成的数据通路对应的串行信号引至对侧，保持芯片封装管脚与传统方案相兼容，同时使重定时器100的数据通路从线状结构转变成回环结构。本实施例，数据通路对应的信号发送单元120和信号接收单元110紧邻在一起，因此在重定时器100的低延迟模式下可以以极短的走线距离传递直通信号，大大降低了重定时器100的信号延迟。
在同一组信号接收单元110与信号发送单元120之间形成数据通路的方式有多种，以下将对其中的三种方式进行说明。
图6显示为根据本申请一实施例的重定时器100的一侧物理层模块中一组接收单元110和发送单元120的数据通路示意图。
如图6所示，于本实施例中，每组信号接收单元110与信号发送单元120之间连接有数据选通器130及数据通路逻辑处理单元140；信号接收单元110的输出端分别连接至数据选通器130的第一输入端和数据通路逻辑处理单元140的输入端，数据通路逻辑处理单元140的输出端连接至数据选通器130的第二输入端，数据选通器130的输出端连接至信号发送单元120的输入端。
具体而言，在低延迟模式下，数据选通器130第一输入端被选通，经信号接收单元110串并转换处理后生成的并行信号通过数据选通器130直接发送至信号发送单元120，从而形成不经由数据通路逻辑处理单元的直通通路，即，超低延迟旁路路径，此外，在一些实施例中，所述直通通路还可以跳过一些串并转换逻辑，如图7、8所示的方案；在正常模式下，数据选通器130第二输入端被选通，经信号接收单元110串并转换后生成的并行信号，经数据通路逻辑处理单元140处理后，再通过数据选通器130发送至信号发送单元120，从而形成经由数据通路逻辑处理单元140的正常模式数据通路。在低延迟模式下，由于同侧物理层模块的信号发送单元120紧邻信号接收单元110，直通通路由于不经由数据通路逻辑处理单元以及跳过了大部分串并转换逻辑，使得其线延迟和数据缓冲器延迟均较低，因此可以实现低延迟的直通通路。
在一些实施例中，所述数据通路逻辑处理单元140包括与所述信号接收单元110对应的第一数据通路逻辑处理单元和与所述信号发送单元120对应的第二数据通路逻辑处理单元。其中，第一数据通路逻辑处理单元的输入端作为数据通路逻辑处理单元140的输入端，第一数据通路逻辑处理单元的输出端连接第二数据通路逻辑处理单元的输入端，第二数据通路逻辑处理单元的输出端作为数据通路逻辑处理单元140的输出端。所述信号接收单元110输出的并行信号经由第一数据通路逻辑处理单元和第二数据通路逻辑处理单元处理后输出。
在一些实施例中，所述信号接收单元110还包括信号均衡过滤单元，用于对信号接收单元110接收到的高速串行信号进行信号均衡过滤处理；所述信号发送单元120还包括信号均衡过滤单元，用于对经信号发送单元120并串转换后的串行信号进行均衡过滤处理。
图7显示为根据本申请另一实施例的重定时器100的一侧物理层模块中一组接收单元110和发送单元120的数据通路示意图。在一实施例中，如图7所示，所述信号接收单元110和所述信号发送单元120之间连接有数据选通器130和数据通路处理逻辑单元140。所述信号接收单元110可包括第一前级转换单元111和第一后级转换单元112。所述第一前级转换单元111的输出端作为信号接收单元110的第一输出端分别连接数据选通器130的第一输入端及第一后级转换单元112的输入端，所述第一前级转换单元111用于对接收到的高速串行信号进行串并转换处理，生成第一并行信号，例如，信号的位宽由1bit转换至X bit。第一后级转换单元112用于对来自所述第一前级转换单元111的第一并行信号进行位宽转换，生成第二并行信号，例如，信号的位宽由X bit转换为N bit，1<X<N，所述第一并行信号的位宽小于所述第二并行信号的位宽。
在一实施例中，信号发送单元120可包括第二前级转换单元121和第二后级转换单元122。所述第一后级转换单元112的输出端作为信号接收单元110的第二输出端经由数据通路逻辑处理单元140连接至所述第二前级转换单元121的输入端，所述数据通路逻辑处理单元140用于对所述第二并行信号进行逻辑处理。所述第二前级转换单元121用于对经由数据通路逻辑处理单元140处理的第二并行信号进行位宽转换；第二后级转换单元122用于对来自所述第一前级转换单元的第一并行信号或第二前级转换单元的第二并行信号进行并串转换。
在图7中，数据选通器130被置于信号发送单元120中，但是本申请不限于此，诸如所述选通器130也可设置于信号接收单元110和信号发送单元120外部，设置于信号接收单元110和信号发送单元120之间，或者设置在信号接收单元110中。
具体而言，在低延迟模式下，数据选通器130的第一输入端被选通，经第一前级转换单元111串并转换处理后生成X bit位宽的第一并行信号，所述第一并行信号被输入至数据选通器130的第一输入端并通过数据选通器130发送至信号发送单元120的第二后级转换单元122进行并串转换，生成串行高速信号；在正常模式下，数据选通器130的第二输入端被选通，经第一前级转换单元111串并转换处理后生成的X bit位宽的第一并行信号被输入至第一后级转换单元112进行位宽转换，生成N bit位宽的第二并行信号，所述第二并行信号通过数据通路逻辑处理单元140进行逻辑处理后被发送至第二前级转换单元121进行位宽转换，生成X bit位宽的并行信号被输入至数据选通器130的第二输入端并通过数据选通器130发送至第二后级转换单元122进行并串转换，生成高速串行信号。
在一些实施例中，所述数据通路逻辑处理单元140包括与所述信号接收单元110对应的第一数据通路逻辑处理单元和与所述信号发送单元120对应的第二数据通路逻辑处理单元。所述信号接收单元110经由第一数据通路逻辑处理单元和第二数据通路逻辑处理单元连接至所述信号发送单元120。
在图7中，所述第一前级转换单元111的输出位宽与所述第二后级转换单元122的输入位宽相匹配，所述第一前级转换单元111将串行信号转换成X bit位宽的信号，相应地，所述第二后级转换单元122将X bit位宽的信号转换成串行信号；所述第一后级转换单元112的输出位宽与所述第二前级转换单元121的输入位宽相匹配，所述第一后级转换单元112将X bit位宽的信号转换成N bit位宽的信号，相应地，所述第二前级转换单元121将位宽为N bit的信号转换成位宽为X bit的信号。
然而，在一些实施例中，所述第一前级转换单元111的输出位宽可以与所述第二后级转换单元122的输入位宽不匹配，以及所述第一后级转换单元112的输出位宽也可与所述第二前级转换单元的输入位宽不匹配。
例如，图8示出了所述第一前级转换单元111的输出位宽与所述第二后级转换单元122的输入位宽不匹配的情况，其中第一前级转换单元111将串行信号转换成位宽为X bit的信号，而第二后级转换单元122是用于将位宽为Y bit的信号转换成串行信号。
鉴于此，图8中，所述重定时器100还包括位宽转换单元113，所述位宽转换单元113连接在所述信号接收单元110的第一输出端与所述数据选通器130的第一输入端之间，用于对所述第一并行信号的位宽进行转换，以与所述第二后级转换单元122的输入位宽匹配。在一些实施例中，所述数据选通器130的第一输入端和所述信号接收单元110之间可连接有一相位对准器(phase aligner)，用于使输入至数据选通器130的并行信号的相位与信号发送单元120的时钟相位对齐。
图7、图8示意的数据通路结构，利用物理层模块内部的高速逻辑电路实现了低延迟模式的直通通路，跳过了大部分串-并、并-串转换逻辑，进一步减少了信号延迟。
本实施例提供了一种低延迟控制方法，应用于重定时器100。重定时器100相对的两侧上分别设有一物理层模块，每个物理层模块均包括至少一组信号接收单元110和信号发送单元(参见图2中的信号接收单元110及信号发送单元120)。所述低延迟控制方法包括以下步骤：
步骤一：信号接收单元110在接收到高速串行信号时，对所述高速串行信号进行串并转换处理，生成并行信号，并将所述并行信号发送至同组的信号发送单元120。
步骤二：信号发送单元120对接收到的并行信号进行并串转换处理，将所述并行信号转换为所述高速串行信号，并将转换的高速串行信号进行输出。
在一实施例中，步骤一包括：在低延迟模式下，将生成的所述并行信号发送至所述信号发送单元；在正常模式下，将生成的所述并行信号发送至对应的数据通路逻辑处理单元处理，并将处理后的所述并行信号发送至所述信号发送单元。
如图6所示，在低延迟模式下，所述数据选通器的第一输入端被选通，所述信号接收单元生成的并行信号通过所述数据选通器发送至信号发送单元；在正常模式下，所述数据选通器的第二输入端被选通，所述信号接收单元生成的并行信号经对应的数据通路逻辑处理单元处理之后，通过所述数据选通器发送至信号发送单元。
在另一实施例中，步骤一包括：在低延迟模式下，将所述信号接收单元进行串并转换处理后生成的第一并行信号发送至所述信号发送单元；在正常模式下，将所述信号接收单元对所述第一并行信号进行位宽转换后生成的第二并行信号发送至对应的数据通路逻辑处理单元处理，并将处理后的所述第二并行信号发送至所述信号发送单元；其中，所述第一并行信号的位宽小于所述第二并行信号的位宽。
如图7所示，在低延迟模式下，数据选通器130的第一输入端被选通，所述信号接收单元110的第一前级转换单元111对接收到的高速串行信号进行串并转换，生成第一并行信号，并将第一并行信号通过数据选通器130发送至信号发送单元120的第二后级转换单元122；在正常模式下，所述信号接收单元110的第一后级转换单元112对经第一前级转换单元111串并转换处理后生成的第一并行信号进行位宽转换，生成第二并行信号，第二并行信号经数据通路逻辑处理单元140处理后，被发送至信号发送单元120的第二前级转换单元121进行位宽转换，位宽转换后的第二并行信号通过数据选通器130发送至第二后级转换单元122。
在图7中，所述第一前级转换单元111的输出位宽与所述第二后级转换单元122的输入位宽相匹配，所述第一前级转换单元111将串行信号转换成X bit位宽的信号，相应地，所述第二后级转换单元122将X bit位宽的信号转换成串行信号；所述第一后级转换单元112的输出位宽与所述第二前级转换单元121的输入位宽相匹配，所述第一后级转换单元112将X bit位宽的信号转换成N bit位宽的信号，相应地，所述第二前级转换单元121将位宽为N bit的信号转换成位宽为X bit的信号。
然而，在一些实施例中，所述第一前级转换单元111的输出位宽可以与所述第二后级转换单元122的输入位宽不匹配，以及所述第一后级转换单元112的输出位宽也可与所述第二前级转换单元的输入位宽不匹配。
例如，图8示出了所述第一前级转换单元111的输出位宽与所述第二后级转换单元122的输入位宽不匹配的情况，其中第一前级转换单元111将串行信号转换成位宽为X bit的信号，而第二后级转换单元122是用于将位宽为Y bit的信号转换成串行信号。
鉴于此，在将所述信号接收单元进行串并转换处理后生成的第一并行信号发送至所述信号发送单元的步骤包括：对所述第一并行信号的位宽进行转换，以与所述信号发送单元的输入位宽匹配，并将位宽转换后的第一并行信号发送至所述信号发送单元。
如图8所示，在第一前级转换单元111与数据选通器130之间设置一位宽转换单元113，用于对第一前级转换单元111生成的第一并行信号进行位宽转换，以与第二后级转换单元122的输入位宽相匹配。
综上所述，本申请通过使用同一物理层模块的一组信号发送单元和信号接收单元实现数据通路，将重定时器上的数据通路由线状结构转换为回环结构，在芯片封装时再将发送端或接收端的串行信号引回至对侧，保持在管脚上与传统方案相兼容。由于本申请中重定时器的数据通路为回环结构，信号发送单元和信号接收单元在物理上紧邻在一起，因而在重定时器的低延迟模式下可以以极短的走线距离将接收端环回至发送端，解决了传统方案中信号接收单元与对应的信号发送单元之间相隔较远导致的信号传输延迟问题，而且也避免了远距离传递高速信号导致的功耗增加。所以，本申请有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本申请的原理及其功效，而非用于限制本申请。任何熟悉此技术的人士皆可在不违背本申请的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本申请所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本申请的权利要求所涵盖。

Claims (12)

1.一种低延迟重定时器，其特征在于，所述重定时器相对的两侧上分别设有一物理层模块；每个所述物理层模块均包括至少一组信号接收单元和信号发送单元；
所述信号接收单元用于对接收到的高速串行信号进行串并转换生成并行信号，并将所述并行信号发送至同组的信号发送单元；
所述信号发送单元用于对接收到的所述并行信号进行并串转换，将所述并行信号转换为高速串行信号，并将转换的高速串行信号输出。
2.根据权利要求1所述的低延迟重定时器，其特征在于，每组所述信号接收单元和信号发送单元均对应一数据选通器及一数据通路逻辑处理单元；
所述信号接收单元的输出端分别连接所述数据选通器的第一输入端和所述数据通路逻辑处理单元的输入端；所述数据通路逻辑处理单元的输出端连接所述数据选通器的第二输入端；所述数据选通器的输出端连接所述信号发送单元的输入端；
其中，在低延迟模式下，所述数据选通器的第一输入端被选通，所述信号接收单元生成的并行信号通过所述数据选通器发送至所述信号发送单元；
在正常模式下，所述数据选通器的第二输入端被选通，所述信号接收单元生成的并行信号经所述数据通路逻辑处理单元处理之后，通过所述数据选通器发送至所述信号发送单元。
3.根据权利要求1所述的低延迟重定时器，其特征在于，每组所述信号接收单元和信号发送单元均对应一数据选通器及一数据通路逻辑处理单元；
所述信号发送单元包括第二前级转换单元与第二后级转换单元；所述信号接收单元的第一输出端连接所述数据选通器的第一输入端；所述信号接收单元的第二输出端连接所述数据通路逻辑处理单元的输入端；所述数据通路逻辑处理单元的输出端连接所述第二前级转换单元的输入端；所述第二前级转换单元的输出端连接所述数据选通器的第二输入端；所述数据选通器的输出端连接所述第二后级转换单元的输入端；
其中，在低延迟模式下，所述数据选通器的第一输入端被选通，所述信号接收单元进行串并转换生成的第一并行信号通过所述数据选通器发送至所述第二后级转换单元进行并串转换；
在正常模式下，所述数据选通器的第二输入端被选通，所述信号接收单元对所述第一并行信号进行位宽转换后生成的第二并行信号，经所述数据通路逻辑处理单元处理之后，发送至所述第二前级转换单元进行位宽转换，并将位宽转换后的第二并行信号通过所述数据选通器发送至所述第二后级转换单元，以进行并串转换；
所述第一并行信号的位宽小于所述第二并行信号的位宽。
4.根据权利要求2或3所述的低延迟重定时器，其特征在于，所述数据通路逻辑处理单元包括与所述信号接收单元对应的第一数据通路逻辑处理单元和与所述信号发送单元对应的第二数据通路逻辑处理单元；
所述第一数据通路逻辑处理单元的输入端作为所述数据通路逻辑处理单元的输入端，所述第一数据通路逻辑处理单元的输出端连接所述第二数据通路逻辑处理单元的输入端，所述第二数据通路逻辑处理单元的输出端作为所述数据通路逻辑处理单元的输出端。
5.根据权利要求2或3所述的低延迟重定时器，其特征在于，所述信号接收单元与所述数据选通器的第一输入端之间连接有相位对准器，用于使输入所述数据选通器的第一输入端的并行信号的相位与所述信号发送单元的时钟相位对齐。
6.根据权利要求3所述的低延迟重定时器，其特征在于，所述信号接收单元包括第一前级转换单元和第一后级转换单元；所述第一前级转换单元的输出端作为所述信号接收单元的第一输出端分别连接所述数据选通器的第一输入端及第一后级转换单元的输入端，所述第一后级转换单元的输出端作为所述信号接收单元的第二输出端连接所述数据通路逻辑处理单元的输入端；
所述第一前级转换单元用于对接收到的高速串行信号进行串并转换生成第一并行信号；所述第一后级转换单元用于对来自所述第一前级转换单元的第一并行信号进行位宽转换，生成第二并行信号。
7.根据权利要求3所述的低延迟重定时器，其特征在于，所述重定时器还包括位宽转换单元；
所述位宽转换单元连接在所述信号接收单元的第一输出端与所述数据选通器的第一输入端之间，用于对所述第一并行信号的位宽进行转换，以与所述第二后级转换单元的输入位宽匹配。
8.根据权利要求1所述的低延迟重定时器，其特征在于，同一组的所述信号接收单元的信号管脚与所述信号发送单元的信号管脚中的一个连接位于同侧的芯片封装上对应的管脚，另一个连接位于对侧的芯片封装上对应的管脚。
9.一种低延迟控制方法，其特征在于，应用于重定时器，所述重定时器相对的两侧上分别设有一物理层模块；每个所述物理层模块均包括至少一组信号接收单元和信号发送单元；所述低延迟控制方法包括以下步骤：
所述信号接收单元在接收到高速串行信号时，对所述高速串行信号进行串并转换处理，生成并行信号，并将所述并行信号发送至同组的信号发送单元；
所述信号发送单元对接收到的并行信号进行并串转换处理，将所述并行信号转换为高速串行信号，并将转换的高速串行信号输出。
10.根据权利要求9所述的低延迟控制方法，其特征在于，所述将所述并行信号发送至同组的信号发送单元包括：
在低延迟模式下，将生成的所述并行信号发送至所述信号发送单元；
在正常模式下，将生成的所述并行信号发送至对应的数据通路逻辑处理单元处理，并将处理后的所述并行信号发送至所述信号发送单元。
11.根据权利要求9所述的低延迟控制方法，其特征在于，所述将所述并行信号发送至同组的信号发送单元包括：
在低延迟模式下，将所述信号接收单元进行串并转换处理后生成的第一并行信号发送至所述信号发送单元；
在正常模式下，将所述信号接收单元对所述第一并行信号进行位宽转换后生成的第二并行信号发送至对应的数据通路逻辑处理单元处理，并将处理后的所述第二并行信号发送至所述信号发送单元；
其中，所述第一并行信号的位宽小于所述第二并行信号的位宽。
12.根据权利要求11所述的低延迟控制方法，其特征在于，将所述信号接收单元进行串并转换处理后生成的第一并行信号发送至所述信号发送单元，包括：
对所述第一并行信号的位宽进行转换，以与所述信号发送单元的输入位宽匹配，并将位宽转换后的第一并行信号发送至所述信号发送单元。
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