JP2005520458A - 低い電力を消費するパラレルデータ通信 - Google Patents

Abstract

第1のモジュールから第2のモジュールへの高速パラレルデータ通信に関する1つの実施例において、終端回路が前記第2のモジュールにおける電力消費を低減するように適応される。終端回路は、データバスを形成する複数のパラレルデータ伝送線路にそれぞれ結合される抵抗回路を含む。抵抗回路の他端は、パラレルデータ通信線上のデータを用いて基準電圧を供給するように相互接続される。本発明の1つの実施例によれば、通信方法は、各データセットが同数の1及び0を含むように符合化されるデータセットを用いる。これにより、基準電圧は常に中心点にあり、常にデータ伝送線路に終端を提供するのに有用である。

Description

本発明は、一般にデータ通信に関する。より詳しくは、本発明は、パラレルデータ通信回路の終端部で消費される電力を低減させるための方法及び装置に関する。

電子産業は、ハイパワー、高機能の回路を得ようと努力し続けている。この点に関して、小さい面積のシリコンウェーハ上での超大規模集積回路の製作を通じて、大きな業績が達成されている。これらの複雑な回路は、多くの場合、データの組に作用して、当該データを他の処理のために転送する、機能定義モジュールとして、設計される。このような機能定義モジュールからのこの通信は、個々のディスクリート回路間で、同一チップ内の集積回路間で、及び、システム若しくはサブシステムの種々の部分に結合された遠隔に位置した回路間又は前記種々の部分内部の遠隔に位置した回路間で、小さいデータ量又は大きいデータ量で実行されることができる。構成に関係なく、上記の通信は、一般的に、精密に制御されたインタフェースを必要とし、これは、データの完全性が維持され、且つ、回路設計が実装のスペース及び利用可能な動作電力に関する実際的な制限に影響されることを保証する。

ハイパワー、高機能の半導体デバイスへの需要は、回路ブロック間でデータが転送される速度を向上することへの要求を絶えず増大させてきた。これらの高速通信アプリケーションの多くは、複数のデータビットがパラレル通信経路上で同時に送信されるパラレルデータ送信を用いて実現可能である。このような「パラレルバス」は、高いデータ速度でデータ転送を達成するための、よく認められたアプローチである。所与のデータ伝送速度(データに加えて転送されるクロックによって設定されることもある)において、ビット/秒によって評価されるバンド幅は、データ伝送速度とパラレルデータ相互接続を有するデータ信号の数との積に等しい。

典型的なシステムは、例えば、ケーブル、バックプレーン回路、チップ内部のバス構造、他の相互接続、又はこのような通信メディアのあらゆる組み合わせの形のパラレルデータ通信線路(データチャネルと呼ばれることもある)とインターフェースすると共にこの通信線路上で通信する、多くのモジュールを含んでよい。送信モジュールは、データをバス上で該送信モジュールのクロックと同期して送信する。このように、パラレル信号線路上の転送は、送信モジュールを互いに及び／又は該送信モジュール上のクロックと同期関係に保持する。パラレルデータ相互接続の他端で、データはクロック信号とともに受信される。受信クロックは、一般的に、送信モジュールのクロックから導出されるか又はこれと同期する。データがパラレル信号線路を通じて転送される速度は、(パラレル)「バス速度」と呼ばれることもある。

このようなシステムでは、適当なデータ復旧を提供するために、受信信号が(該当する場合には受信クロックも)、送信クロックと特定の位相関係を有することを保証することは有益である。多くの場合、送信されるデータ信号間に、また、データ信号と受信先における受信クロックとの間に、予期される量の時間「スキュー」がある。スキューには多くの原因があり、例えば、パラレル相互接続の信号線路の容量性及び誘導性のローディングにより生じる伝送遅延、I/O(入出力)ドライバソースの変化、符号間干渉並びに伝送線路のインピーダンス及び長さの変化が含まれる。多くのアプリケーションについて適切なデータ復旧を伴う通信を達成するには、どの現象がスキューを生じるかによらずこの問題は考慮されるべきである。

より高速のアプリケーションにおいて用いられるパラレル相互接続において、この問題と関連して、スキューは「パターン依存性」であり、この問題の重大性は緩和することができ、多くの場合に、大部分克服可能であると分かっている。上述の特許文書"Parallel
Communication Based On Balanced Data-Bit Encoding" (VLSI.295PA)にて説明されたように、このパターン依存性は、パラレルバス中のデータビット間で共有される不完全な電流源により生じる。共有される電流源はドライバにおいてスキューを誘発し、これは受信器においてマージンを直接低下させ、このことは、データ伝送エラーを生じさせ得る。

これらの高速パラレル通信アプリケーションの多数は、受信端において電圧バイアス終端を必要とする。電圧バイアス終端は、ほとんどの高周波シグナリングの実施例において起こり得る通信-媒体接続部における不連続性を最小化し、更に、パラレル通信バスがアイドルのときに適切な信号レベルを提供する。これらの目標は、通信プロセス全体において信号の完全性を保存することに向けられるので、多くの産業の推薦は、終端部の種類及び位置についての具体的な要件を含む。

これらのバス終端は、一般的に、電力を引き出すために実現される。例えば、EIA/JEDEC Standard STUB Series Terminated Logic For 2.5 Volts (SSTL_2)、EIA/JESD8-9で説明されるSST_2シグナリングは、各バスラインについて典型的にはレジスタを用いて実現されるバイアス終端を提案しており、このレジスタは、その一端がバスラインに接続されており他端が電圧基準ノードに接続されている。残念なことに、バスラインをバイアスするのに電圧基準ノードを用いると、電力を常に消費し、多数のバスラインを伴うパラレルデータバスのアプリケーションにおいては、消費される電力の大きさはこれに従って増加する。

この消費電力についての問題は、バスがアイドル状態のときに終端電力をスイッチオフすることにより、ある程度は緩和することができる。しかし、この方法は、スループットに不都合に影響してバスパフォーマンスを低下させる可能性がある。加えて、このような態様で終端電力をスイッチオフするには、スイッチング制御回路が必要であり、これもまた電力を消費する。

高速データ伝送アプリケーションには、他の種々の欠点がある。例えば、多くのインタフェースは、このような高速データ信号をパラレルバス上で転送するのに必要な多くの電力ノード及び導体において、スペース及び材料について充分考慮することなくデザインされている。このような高速アプリケーションにおける消費電力を低下させることによって、電源ノード及び導体ピンの数は、低下させられることができ、パワークリティカルなアプリケーションにおいては、このような低下は、大幅なものになり得る。更に、高速パラレルデータ通信アプリケーションの電流の流れを低下させることは、電磁干渉(「EMI」)を大いに低下させることができ、これは、受信モジュールにおける信号復旧の問題の可能性を低減させることができ、これにより、高価で多くの場合厄介なEMIシールディングの必要性を低減させることができる。

従って、パラレルバス上のデータ通信を改良することは、より実際的でより高速のパラレルバスアプリケーションを可能にし、これは、データの完全性を保存すると共に実装スペース及び電力消費を低減させる必要性に影響される、よりハイパワー、高機能の回路を直接もたらす。

本発明の種々の側面は、上述の問題に対処しこれを克服する態様の、パラレル通信線回路上のデータ転送に関し、上述の特許文書に開示された実施例と組み合わせて用いられることができる。パラレルデータ回路上の高速データ転送を伴う1つのアプリケーションにおいて、本発明の1つの実施例は、パラレルデータ送信について消費される電力を大幅に低下させると共にデータの完全性を維持する。特定の実施例においては、本発明は受信モジュールにおける消費電力を低減させ、これにより、EMIを低減させて、パラレルデータ通信に必要な電力ピン(又は、より一般的には電力ノード)の数を低減させる。更に、必ず要求されているわけではないが、電力終端スイッチング回路の必要性が回避され、本発明の特定の実施例は、通信の効率及び完全性を向上させる。

本発明の1つの実施例は、デジタルデータがパラレルに第1のモジュールから第2のモジュールへ複数のパラレルデータ伝送線路を含む通信チャネル上で転送される、パラレルデータ通信装置に関する。終端回路は第2のモジュールに位置しており、第2のモジュールにおけるパラレルデータ伝送線路の終端は、各パラレルデータ伝送線路への抵抗結合によって提供され、該抵抗結合は、パラレルデータ伝送線路上のデータを用いて基準電圧を提供する。1つのアプリケーションにおいて、ほぼ同数の論理1及び論理0を含むように符合化されたデータがパラレルデータ伝送線路を通じて送信され、これにより、基準電圧は、パラレルのデータ伝送線路上のデータによって、安定な電圧レベルで大幅にバイアスされる。

より詳細な実施例において、各パラレルデータ伝送線路は、第2のモジュールにおける差動レシーバの2つの入力のうちの1つに接続される。差動レシーバの他方の入力は、論理1及び論理0を規定しているそれぞれの電圧レベルの中間にセットされる基準電圧で維持される。また、本発明によれば、基準電圧を定めるのにパラレルデータ伝送線路を用いて、論理1及び論理0の数が常に同一になることを保証することによって、この基準電圧は非常に正確な安定レベルに定めることが可能である。

更に他の特定の実施例は、デジタルデータが、パラレルバスのデータ線路の各端に終端を有する受信モジュールに通信チャネルを通じてパラレルで転送される、パラレルデータ通信装置に関する。終端回路は、選択されたパラレルデータ伝送線路にそれぞれ結合される抵抗回路を用いることにより、受信モジュールにおける消費電力を低減させる。抵抗回路の他端は、パラレルデータ伝送線路上のデータを用いて基準電圧を供給するように相互接続されている。

本発明のもう1つの特定の実施例によると、通信のアプローチは、各データセットが同数の1及び0を含むように符号化されたデータセットを用いる。これにより、基準電圧は常に中心点にあり、電力終端回路を必要とすることなくデータ伝送線路に定義を与えるのに役に立つ。

本発明の他の実施例は、それぞれ、このようなインタフェースの符号化、復号化及びシステムプロセシングの側面に関連する。

本発明の上記のまとめは、本発明の全ての実施態様のそれぞれの示される実施例を説明することが意図されているわけではない。以下の図及び詳細な説明が、これらの実施例をより詳細に説明する。

本発明は、以下の本発明の種々の実施例の詳細な説明を添付の図面と共に考慮してより完全に理解されることができる。

本発明は、種々の変形例及び代替形式に従うが、その細部は例示により図面中に示されており詳細に説明される。しかし、本発明を説明された特定の実施例に制限する意図はないということが理解されるべきである。それどころか、添付の請求項に規定される本発明の精神及び範囲内に入る全ての変形物、均等物及び代替物をカバーすることが意図される。

本発明は、パラレルデータ通信経路によって相互結合された2つのモジュール(機能ブロック)間でデータを転送するための方法及び装置に全般的に適用可能であると考えられる。本発明は、特に、回路実装のスペース及び消費電力の低減を必要とする又はこれらにより利される、高速データ転送アプリケーションにおいて有利であると分かっている。このようなアプリケーションの例は、SSTL(スタブシリーズトランシーバ/ターミネイテッドロジック)、RSL(ランバスシグナリングロジック)インターフェース、例えばパラレルデータ通信経路がシングルチップ上で2つのモジュールを結合する密接に関係するアプリケーション、同一のプリント回路基板(例えば1998年12月18日出願の米国特許出願第09/215,942号(現米国特許第6,347,395号)に開示された種類の参照チップ開発プラットフォーム)上で典型的には互いに直接隣接して配置されたチップ間のオフボード高速通信を含む。本発明は必ずしもこのようなアプリケーションに限られているわけではないが、本発明の種々の側面の理解は、このような状況の例の議論を通じて最もよく得られる。

本発明の1つの実施例によれば、パラレルデータ通信装置は、回路モジュールの対の間のパラレルデータバス上でデジタルデータを転送する。データは、送信される各データセットにおける1の数と0の数とが少なくともほぼ(即ちほとんど又は厳密に)同一になるように符号化される。受信モジュールに配置された終端回路は、バスのデータラインの各々を共通ノードに抵抗的に結合するのに用いられる。送信される各データセットの1の数と0の数とがほぼ同じであるので、抵抗的に結合されたデータラインを用いて共通ノードを基準電圧に維持することができる。次にこの基準電圧は、バスがアクティブでないときでさえバイアスをバスラインに提供するのに用いられることができる。

上記の実施例の1つの特定のアプリケーションにおいて、符号化は、送信された各データセットの1の数と0の数とが、パラレルバスを通じて送信される全てのデータについて正確に同一になるように実行される。このような均衡符号化(balanced coding)の例は、上述した特許文献"Parallel Communication Based On Balanced Data-Bit Encoding" (VLSI.295PA)に与えられている。この方法は、共通ノードで規定される基準電圧が変動しないことを保証する。この安定電圧は、パラレルデータ伝送線路を用いて基準電圧を規定して論理1の数と論理0の数とが常に同一になることを保証することにより、達成される。例えば、共通ノードは、各パラレルデータ伝送線路に抵抗的に結合されることができる。本発明によれば、このアプローチは、パラレルデータ伝送線路を介して受信されるデータの論理符号が、論理1と論理0とを規定するそれぞれの電圧レベルの中間にセットされた基準電圧に他方の入力が維持される差動レシーバを用いて検出されるアプリケーションにおいて、非常に有利である。

他の特定のアプリケーションにおいて、符号化は、送信された各データセットの1の数と0の数とがパラレルバス上で送信された全データについて少なくともほぼ同じになるように、実現される。このような符号化の例は、均衡符号化アプローチを変化させて、0と1との比をわずかに不均衡にする追加の又は代替のコードを含ませることによって容易に得られる。このアプローチは、例えば、より多くのコードが必要である又はデータラインの数が奇数であるときに有用である。1:1の比率に近似する際には、特許文献"Parallel
Communication Based On Balanced Data-Bit Encoding" (VLSI.295PA)において議論されているスキューの問題を考慮する他に、近似は、共通ノードで抵抗的に結合されたデータラインによって規定される基準電圧が信号線が適切に終了したと考えられることがない程度にまでは変動しないことを、保証するべきである。

図1は、データが送信モジュール110と受信モジュール112との間で同期して転送される速度を規定するのにクロックが用いられる本発明の他の実施例を示す。図1のパラレルデータ通信装置は、データが一方向にのみ転送されているのを示すが、当業者は、モジュール110及び112の各々が送信及び受信モジュールの相互セットを含むそれぞれの通信ノードの一部であるため、相互方向の通信も提供可能であることを理解するであろう。全てのクロックされたアプリケーションについて必要であるわけではないが、図1に示された実施例は、差動クロックであり、2つのライン116及び118を用いて、パラレルバスの関連するデータ伝送ビットライン(120,121,122等)上で転送されるデータの同期通信のための差動クロック信号を転送する。この状況において、送信モジュール110と受信モジュール112との間の通信チャネルは、合計N本のラインを含み、ここで、Nは、関連したデータ通信ビット線の数よりも2大きい数に等しい。

2つの差動クロックライン116及び118とライン120で開始する関連するデータ転送ビットラインとを含むバスラインの各々について、R_Tと示された終端抵抗がある。チップ-チップモジュール通信アプリケーションについて、各R_Tはボードインピーダンスと等しくなるべきである。例えばNAPA推薦を使用すると、R_Tは、50オーム、精度1%と選択されるべきである。同一チップ上に実現されるモジュール通信アプリケーションについて、R_Tの抵抗値は、計算されたラインインピーダンスと等しくなるようにセットされる。各抵抗R_Tについて、抵抗のバスラインと反対の側は、図1においてV_Tと示された共通ノードである。

図1のキャパシタ140、142及び144は、このような終端装置において従来どおりのものである。16個のデータライン及び2個の差動クロックラインというNAPA推薦を用いると、キャパシタ140及び142は、共通ノードを共有している18個のバスラインについて共通ノードとグラウンドとの間で用いられ、キャパシタ144は、(ノード148の)生成された基準電圧とグラウンドとの間で用いられ、各キャパシタは0.1μFに等しい。

チップ-チップモジュール通信アプリケーションのより具体的な実現例(例えばSSTL-2
I/O(EIA/JESD8-9)仕様で用いられるもの)において、各終端抵抗は、受信パッケージ上のボールの前0.5インチ以内、接続データラインから0.5インチ以内に位置している。代替的には、各終端抵抗は、受信パッケージ上のボールの後0.5インチ以内、接続データラインから0.5インチ以内に位置しており、共通ノードが各データラインの終端を事実上規定する。

図1に示される装置への種々のアプローチは、電力節約という点で有利である。第2のモジュールにおける上述の差動レシーバの使用と関連して、共通ノードにおける基準電圧が常に中間点レベルにセットされているので、データ通信バスラインのいずれも終端電源を必要としない。このような中心点レベルはデータ通信バスライン上のデータの集積電圧レベルによって自己調整されることが理解されるであろう。

独立して又は上述の方法と組み合わせて用いられることのできる他の電力節減方法もある。他のアプリケーションにおいて、バスが不活動の(即ち「アイドル」)条件で有用なのは、全てのデータ通信バスラインを論理0電圧レベルに駆動して、これにより不正なコードを除外して全てのライン終端をゼロボルトにセットすることにより、電力節減が実現されることである。他の方法では、不均衡コード(例えば一方のラインがハイで他方がロー)を用いて、共通ノードにおける基準電圧を他の如何なる電圧レベルよりも多くの符号化データ値に対応するような電圧レベルにする。

図2は、本発明の他の実施例によるパラレルデータ通信線路装置210を示す。前の実施例に関連して、装置210は、データ値が回路211により符号化され、送信モジュール212から受信モジュール214へ、パラレルデータライン216及び218をクロックライン222と共に用いて転送される、データ値符号化アプローチを用いる。クロックライン222は、送信及び受信モジュール212及び214間のデータ通信速度及び同期を提供する。受信モジュール214で、プロセッサ又は他のデコード回路230は、逆数アルゴリズム、参照表又は等価回路を用いて、データ値を、その6ビットデータ値へ復号する。

装置210は、6ビットコード(「6b」)群、8ビットコード(「8b」)群及び1ビットデータクロック(12b DC)群を伴うアプリケーションのためのものである。12b DC群は、12個の信号のデータ又はコマンドの通信を効率的に符合化する。場合によっては、より小さい群を用いる方が有利である可能性もある。12b DC群は、差動クロック対及び2つの6b8bエンコーダを含み、送信モジュール212と受信モジュール214との間に全部で18個のピンがある。12b DC群の半分は、1つの6b8bエンコーダ及び差動クロック対を含み、合計10個のピンがある。符合化されていない差動対は、更に、信号を伝送するのに用いられることができる。これらの差動対は、12b DC群の半分が用いるクロック信号を共有することができ、又は、差動対は、自身のクロック対を有することができる。

多くの異なった6b8b符号化方法が用いられることができ、この例は、上述の平行して出願された特許文書(VLSI.295PA)に与えられている。本発明では、各バスラインは、図1に示されるように終端される。

これに従って、種々の実施例が本発明の実現例として説明され、これらの実施例は、以下の利点の1つ以上を含む。即ち、共通ノードの電圧V_Tが電源を必要としないことと、共通ノードの電圧V_Tが、送信モジュールのハイ及びローの電圧出力間で自然に中心合わせされることと、出力が切断又は停止しているときに消費電力が最小化されることと、全ての出力がゼロに駆動されると非常に低い電力アイドル状態が提供されることとである。

本発明は、上記した特定の例に限って考えられるべきでない。種々の変形例、等価なプロセス、更に、本発明が適用可能な多くの構造は、本発明の範囲に入り、例えば、チップセット装置間の通信のための、同様に構成された一方向又は二方向インターフェースを用いて実現可能なマルチチップ又はシングルチップ装置がある。更に、終端の精度は異なることができ、特定の設計に依存する。例えば、8b-10b符合化バスアプリケーション(8b-10bは、シリアルEthernet装置において共通である)で、一部のコードは、均衡していない。このような変形例は、添付の請求項に公平に記載したとおり、請求された発明の一部として考えることができる。

本発明による、デジタルデータがパラレルに第1のモジュールから第2のモジュールまで、前記第2のモジュールで終端する複数のパラレルデータ通信ラインを含む通信チャネル上で転送されるパラレルデータ通信装置の図である。 図1の装置を組み込むことができる、本発明の1つの実現例による他のパラレルデータ通信線路装置の図である。

Claims (20)

1. デジタルデータがパラレルに第1のモジュールから第2のモジュールへ複数のパラレルデータ伝送線路を含む通信チャネル上で転送されるパラレルデータ通信装置において用いられる、前記第2のモジュールに配置された終端回路であって、
   当該終端回路は、前記複数のパラレルデータ伝送線路の異なったものにそれぞれ結合された複数の抵抗回路を有し、前記複数の抵抗回路は、前記パラレルデータ伝送線路上の前記データを用いて基準電圧を供給するように適応された、
   終端回路。
2. デジタルデータがパラレルに第1のモジュールから第2のモジュールへ転送されるパラレルデータ通信装置において、当該装置は、
   複数のパラレルデータ伝送線路を含むと共に前記第1の及び第2のモジュール間で前記デジタルデータを転送するように適応された通信チャネルと、
   前記第2のモジュールに配置された、前記複数のパラレルデータ伝送線路の異なったものにそれぞれ結合された複数の抵抗回路を含む終端回路であって、前記複数の抵抗回路は、前記パラレルデータ伝送線路上の前記データを用いて基準電圧を供給するように適応された、終端回路と、
   を有する装置。
3. 請求項2に記載のパラレルデータ通信装置において、前記基準電圧は、前記複数のパラレルデータ伝送線路の前記異なったもののそれぞれにバイアス電圧を供給する、装置。
4. 請求項3に記載のパラレルデータ通信装置において、前記バイアス電圧は、前記データを前記データ伝送線路上の符号化されたデータとして表すのに用いられるコードシステムによって規定される、装置。
5. 請求項4に記載のパラレルデータ通信装置において、更に、前記第1のモジュールに符号化回路を含み、前記符号化回路は、データ値を前記符号化されたデータに変換するように適応された、装置。
6. 請求項5に記載のパラレルデータ通信装置において、前記第1のモジュールの前記符号化回路は、論理1及び論理0のそれぞれの量に少なくともおおよその均衡を保証するようにデータ値を符号化するように適応された、装置。
7. 請求項6に記載のパラレルデータ通信装置において、前記符合化されたデータは、論理1及び論理0の前記それぞれの量の厳密な均衡を含む、装置。
8. 請求項2に記載のパラレルデータ通信装置において、更に、前記第1のモジュールに符号化回路を含み、前記第2のモジュールに復号回路を含む、装置。
9. 請求項8に記載のパラレルデータ通信装置において、前記第1のモジュールの前記符号化回路は、データ値を対応する符合化されたデータに符合化するように適応され、前記符合化されたデータは論理1及び論理0のそれぞれの量のおおよその均衡を含み、前記第2のモジュールの前記復号回路は、前記符合化されたデータを前記対応するデータ値に復号するように適応された、装置。
10. パラレルデータ通信装置であって、
    データ値を対応する符合化されたデータに符合化するように適応された符号化回路とデータドライバの組とを含む第1のモジュールと、
    データレシーバの組と、前記符合化されたデータを前記対応するデータ値に復号するように適応された復号回路と、終端回路とを含む第2のモジュールと、
    複数のパラレルデータ伝送線路を含むと共に前記第1のモジュールの前記データドライバの組から前記第2のモジュールの前記データレシーバの組へ前記符合化されたデータを転送するように適応された通信チャネルと、
    前記第2のモジュールに配置された、前記複数のパラレルデータ伝送線路の異なったものにそれぞれ結合された複数の抵抗回路を含む終端回路であって、前記複数の抵抗回路は、前記パラレルデータ伝送線路上の前記データを用いてバイアス基準電圧を供給するように適応された、終端回路と、
    を有する装置。
11. 請求項10に記載のパラレルデータ通信装置において、前記通信チャネルは、複数の前記符合化されたデータに同期した少なくとも1つのクロック信号を伝送するクロック信号通信経路を含む、装置。
12. 請求項11に記載のパラレルデータ通信装置において、前記クロック信号通信経路は、差動クロック信号を供給するように協調して生成されるクロック信号の対を伝送する、装置。
13. 請求項11に記載のパラレルデータ通信装置において、前記符合化されたデータは、論理1及び論理0のそれぞれの量の厳密な均衡を含む、装置。
14. デジタルデータがパラレルに第1のモジュールから第2のモジュールへ複数のパラレルデータ伝送線路を含む通信チャネル上で転送されるパラレルデータ通信装置において用いられる、前記第2のモジュールに配置された終端回路であって、当該終端回路は、
    前記複数のパラレルデータ伝送線路の1つに抵抗的に結合するための第1の手段と、
    前記複数のパラレルデータ伝送線路の他のものに抵抗的に結合するための第2の手段と、
    を含み、
    前記第1の及び第2の手段は、前記パラレルデータ伝送線路上の前記データを用いて基準電圧を供給するために互いに結合された、
    終端回路。
15. 請求項14に記載の装置において、ほぼ同数の論理1及び論理0を含むように符号化されたデータを前記パラレルデータ伝送線路上で送信する手段を更に含み、前記基準電圧は、前記パラレルデータ伝送線路上の前記データによってバイアスされる、装置。
16. デジタルデータがパラレルに第1のモジュールから第2のモジュールへ転送されるパラレルデータ通信装置において、当該装置は、
    複数のパラレルデータ伝送線路を含むと共に前記第1の及び第2のモジュール間で前記デジタルデータを転送するよう適応された通信チャネルと、
    前記第2のモジュールに配置された、前記複数のパラレルデータ伝送線路の異なったものにそれぞれ結合された複数の抵抗手段を含む終端手段であって、前記複数の抵抗手段は、前記パラレルデータ伝送線路上の前記データを用いて基準電圧を供給する、終端手段と、
    を有する装置。
17. 請求項16に記載の装置において、ほぼ同数の論理1及び論理0を含むように符号化されたデータを前記パラレルデータ伝送線路上で送信する手段を更に含み、前記基準電圧は、前記パラレルデータ伝送線路上の前記データによってバイアスされる、装置。
18. デジタルデータがパラレルに第1のモジュールから第2のモジュールへ複数のパラレルデータ伝送線路を含む通信チャネル上で転送され、前記第2のモジュールに終端回路が配置された、パラレルデータ通信装置において用いられる、前記パラレルデータ伝送線路を終端する方法において、
    前記複数のパラレルデータ伝送線路に抵抗的に結合して、当該抵抗から、前記パラレルデータ通信線路上の前記データを用いて基準電圧を供給するステップを有する方法。
19. 請求項16に記載の方法において、ほぼ同数の論理1及び論理0を含むように符号化されたデータを前記パラレルデータ伝送線路上で送信するステップを更に含み、前記基準電圧は、前記パラレルデータ通信線上の前記データによってバイアスされる、方法。
20. 請求項18に記載の方法において、同数の論理1及び論理0を含むように符号化されたデータを前記パラレルデータ伝送線路上で送信するステップを更に含み、前記基準電圧は、前記パラレルデータ通信線上の前記データによってバイアスされる、方法。

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