CN101656096B - 已注册dimm存储器系统 - Google Patents

已注册dimm存储器系统 Download PDF

Info

Publication number
CN101656096B
CN101656096B CN200910161562.3A CN200910161562A CN101656096B CN 101656096 B CN101656096 B CN 101656096B CN 200910161562 A CN200910161562 A CN 200910161562A CN 101656096 B CN101656096 B CN 101656096B
Authority
CN
China
Prior art keywords
data bus
control signal
buffer
switch
memory chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200910161562.3A
Other languages
English (en)
Other versions
CN101656096A (zh
Inventor
吴雷
山岗
蒋逸波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lanqi Technology Co Ltd
Original Assignee
Acrospeed Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Acrospeed Inc filed Critical Acrospeed Inc
Publication of CN101656096A publication Critical patent/CN101656096A/zh
Application granted granted Critical
Publication of CN101656096B publication Critical patent/CN101656096B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1684—Details of memory controller using multiple buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

本发明提供一种已注册DIMM(RDIMM)系统，其对数据总线具有减少的电负载，以增加存储器容量和操作频率。在一个实施例中，所述数据总线在所述DIMM上缓冲。在另一实施例中，所述数据总线经由开关而选择性地耦合到存储器芯片群组。

Description

已注册DIMM存储器系统
相关申请案
本申请案主张2008年8月4日申请的标题为“已注册DIMM存储器系统”(Registered DIMM Memory System)的第12185239号美国专利申请案的权益，所述专利申请案的揭示内容特此以引用的方式并入本文中。
技术领域
本发明的至少一些实施例一般来说涉及数据处理系统的存储器系统，且特别涉及(但不限于)已注册双列直插式存储器模块(DIMM)。
背景技术
已注册双列直插式存储器模块(DIMM)具有位于所述存储器模块上的寄存器缓冲器芯片，以将来自存储器控制器的地址/命令信号接收到锁存器中，且接着将所述信号发出到已注册DIMM模块上的动态随机存取存储器(DRAM)芯片。
在使用常规已注册DIMM模块的系统中，存储器芯片直接连接到数据总线。存储器控制器经由数据总线而驱动存储器芯片。
发明内容
本文描述的是对数据总线具有减少的电负载以增加存储器容量和操作频率的已注册DIMM(RDIMM)系统。在一个实施例中，数据总线在DIMM上缓冲。在另一实施例中，数据总线经由开关而选择性地耦合到存储器芯片群组。
在一个方面中，一种已注册双列直插式存储器模块包含：印刷电路板，其具有多个电触点，用于连接到数据总线；多个存储器芯片，其安装在所述印刷电路板上；以及电负载减少电路，其耦合在所述电触点与所述存储器芯片之间，以将从数据总线接收到的数据写入到存储器芯片中，或将数据从存储器芯片读取到数据总线上，与将存储器芯片直接连接到数据总线相比，在存储器芯片经由电负载减少电路耦合到数据总线的情况下，存储器芯片对数据总线的电负载较小。
在一个实施例中，电负载减少电路包含数据总线缓冲器，以缓冲在存储器芯片与数据总线之间传输的数据。在一个实施例中，数据总线缓冲器经由印刷电路板上所提供的多个一对一连接来将从数据总线接收到的数据位驱动到所述存储器芯片中的多者。在另一实施例中，数据总线缓冲器经由印刷电路板上所提供的一对多连接来将从数据总线接收到的数据位驱动到所述存储器芯片中的多者。
在一个实施例中，电负载减少电路包含数据总线开关，其选择性地将数据总线耦合到所述存储器芯片的子集，且使所述存储器芯片的子集与数据总线隔离。
在另一方面中，一种存储器系统包含：数据总线；存储器控制器，其耦合到所述数据总线；以及至少一个双列直插式存储器模块(DIMM)，其具有多个存储器芯片以及耦合在数据总线与存储器芯片之间的电负载减少电路。所述数据总线用以将数据传输到存储器芯片中或从存储器芯片传输数据；且所述电负载减少电路用以使存储器控制器能以小于在不具有电负载减少电路的情况下将存储器芯片连接到数据总线的电负载的电负载来存取存储器芯片。
在一个实施例中，存储器系统进一步包含寄存器缓冲器，其安装在DIMM上且连接到控制总线，以将控制信号从存储器控制器缓冲到存储器芯片。在一个实施例中，控制信号包含芯片选择信号。
在一个实施例中，存储器系统进一步包含：控制信号产生器，其安装在DIMM上，以根据寄存器缓冲器中接收到的控制信号而产生用于电负载减少电路的控制信号。
在一个实施例中，控制信号产生器和电负载减少电路设置在单独的集成电路芯片中；且控制信号产生器包含编码器，以压缩多个信号以供经由单独集成电路芯片之间的多个控制线传输。
在一个实施例中，电负载减少电路缓冲来自数据总线的数据，或包含开关阵列以选择性地将存储器芯片的一部分耦合到数据总线。
在另一方面中，一种存储器设备包含：多个存储器芯片；以及耦合到所述存储器芯片的数据引脚的电路。与在无所述电路的情况下连接到存储器控制器相比，当经由所述电路而连接时，存储器芯片的数据引脚对存储器控制器产生较少的电负载。
在一个实施例中，所述电路包含缓冲器阵列，以缓冲来自存储器芯片的数据信号。在另一实施例中，所述电路包含开关阵列，以选择性地连接存储器芯片群组或断开存储器芯片群组。
在另一方面中，一种集成电路芯片包含：寄存器缓冲器，其用以缓冲并重新驱动来自包含数据总线的存储器总线的命令信号、地址信号、控制信号和时钟信号；以及编码器，其用以产生控制信号以供电路缓冲数据总线或选择性地将存储器芯片耦合到所述数据总线。
在一个实施例中，所述集成电路芯片进一步包含：调度器，其用以控制编码器的输出的时序；第一时序控制，其与所述调度器耦合以使编码器的输出延迟一个或一个以上时钟周期；以及第二时序控制，其与第一时间控制耦合以使编码器的输出延迟时钟周期的分数。在一个实施例中，第一时序控制包含延迟链和多路复用器。
在一个实施例中，编码器压缩多个控制信号，以供经由集成电路芯片的减少数目个引脚而传输。
本发明包含方法和执行这些方法的设备，包含执行这些方法的数据处理系统，以及含有当在数据处理系统上执行时致使所述系统执行这些方法的指令的计算机可读媒体。
根据附图且根据以下详细描述内容将明白其它特征。
附图说明
在附图的图中以举例而非限制的方式来说明实施例，在附图中，相同参考标记指示相似元件。
图1展示根据一个实施例的已注册DIMM存储器系统。
图2展示根据一个实施例的已注册DIMM。
图3展示根据另一实施例的已注册DIMM。
图4展示根据一个实施例的命令/控制缓冲器。
图5展示根据一个实施例的命令/控制缓冲器的DBS产生器。
图6展示根据一个实施例的数据总线缓冲器或开关。
图7展示根据一个实施例的数据总线缓冲器。
图8展示根据一个实施例的数据总线开关。
图9展示根据一个实施例的命令/控制缓冲器。
图10展示根据一个实施例的用以控制数据总线缓冲器/开关的系统。
图11展示根据一个实施例的另一用以控制数据总线缓冲器/开关的系统。
具体实施方式
以下描述内容和图式是说明性的，且不应被解释为具有限制性。描述大量具体细节是为了提供全面理解。然而，在某些情况下，为了避免模糊所述描述内容而不描述众所周知或常规细节。本揭示中对一个或一实施例的参考不一定是对同一实施例的参考，且此些参考表示至少一个。
随着DIMM模块上DRAM芯片的数目增加，由DRAM芯片经由数据总线对存储器控制产生的电负载也增加。因此，当前已注册DIMM系统仅允许两个DIMM模块经由一个存储器信道而附接到存储器控制器。这限制了数据处理系统的存储器容量。
本发明的一个实施例包含一种新的已注册DIMM系统，其在DIMM模块上使用数据总线缓冲器/开关来缓冲和驱动数据总线，且因此减少经由数据总线对存储器控制器产生的用以驱动DRAM芯片的电负载。在一个实施例中，已注册DIMM上的数据总线缓冲器/开关由用于命令和控制信号的CMD/CTRL缓冲器控制。此已注册DIMM允许存储器系统比常规存储器系统提供更高的容量和更高的存储器存取速度。
图1展示根据一个实施例的已注册DIMM存储器系统。在图1中，多个存储器模块(例如，已注册DIMM 1、DIMM 2、...、DIMM m)(15、17、...、19)经由共同的共享总线(13)连接到存储器控制器。总线(13)将存储器控制器(11)从一个点连接到存储器模块(15、17、...、19)的多个点。在一个实施例中，总线(13)包含数据总线和命令/控制总线。命令/控制总线将命令/控制信号从存储器控制器(11)传送到存储器模块(15、17、...、19)以从存储器模块(15、17、...、19)读取或写入到存储器模块(15、17、...、19)中；且数据总线在存储器模块(15、17、...、19)与存储器控制器(11)之间传送数据。
在图1中，存储器模块(15)具有数据总线缓冲器/开关(25)、命令/控制(CMD/CTRL)信号缓冲器(23)以及多个存储器芯片(21)。存储器模块(15)上所使用的数据总线缓冲器/开关(25)减少数据总线的负载；因此，RDIMM存储器系统的容量和时钟频率可增加。在一个实施例中，在共用的共享总线(13)上使用两个以上DIMM(15、17、...、19)。除存储器模块(15)之外的存储器模块(17、...、19)也可具有类似于存储器模块(15)的结构。在一些实施例中，除存储器模块(15)之外的存储器模块(17、...、19)可包含至少一个常规存储器模型，其不使用数据总线缓冲器/开关。
在一个实施例中，已注册DIMM模块中的每一者使用一数据总线缓冲器/开关。或者，具有或不具有数据总线缓冲器/开关的已注册DIMM模块可在存储器系统中混合并使用。
在一个实施例中，在DIMM模块上使用一个以上数据总线缓冲器/开关来缓冲不同的存储器芯片群组。
在图1中，使用CMD/CTRL缓冲器(23)来缓冲命令信号、地址信号、控制信号和时钟信号。CMD/CTRL缓冲器(23)进一步用于在缓冲和驱动数据总线时或在切换存储器芯片(21)与数据总线之间的连接性时控制数据总线缓冲器/开关(25)。因此，在图1中，命令信号、地址信号、控制信号和时钟信号由CMD/CTRL缓冲器(23)缓冲，而数据信号由数据总线缓冲器/开关(25)缓冲或切换。存储器控制器(11)因此通过数据总线缓冲器(25)与存储器芯片(21)隔离，或通过数据总线开关(25)选择性地连接到存储器芯片(21)的不同部分或从存储器芯片(21)的不同部分断开。CMD/CTRL缓冲器和数据总线缓冲器/开关表示用于存储器控制器的虚拟存储器以及用于相应存储器模块上的存储器芯片的虚拟存储器控制器。
在一个实施例中，每一已注册DIMM(例如，15)具有一印刷电路板。多个存储器芯片(例如，21)安装在所述印刷电路板上。所述印刷电路板具有许多电触点，以供连接到用于数据信号的数据总线和用于控制信号的控制总线。从存储器芯片读取数据信号或将数据信号写入到存储器芯片中。控制信号可包含地址信号、时钟信号和其它信号，例如芯片选择信号。
在一个实施例中，CMD/CTRL缓冲器(23)和数据总线缓冲器开关(25)也安装在已注册DIMM(例如，15)的印刷电路板上。在某一实施例中，CMD/CTRL缓冲器(23)和数据总线缓冲器开关(25)设置在单独的集成电路芯片上。或者，CMD/CTRL缓冲器(23)和数据总线缓冲器开关(25)可集成在同一集成电路芯片上。
在图1中，连接在存储器控制器(11)与DIMM(15、17、...、19)之间的总线(13)使用一对多连接。因此，施加在存储器控制器(11)上的电负载随连接到总线(13)的DIMM(15、17、...、19)的数目而变。
图2和图3展示根据不同实施例的已注册DIMM。在图2和图3所说明的实例中，数据总线包含N个数据信号群组；且所述N个数据信号群组中的每一者具有W个并行数据信号。在图2和图3所说明的实例中，每一数据信号群组(DQ[n][W-1:0])由一数据总线缓冲器/开关缓冲，其中n＝0、1、...、N-1；N是一模块上的DRAM芯片群组的数目；且W是DRAM芯片的数据宽度(例如，W＝4或8或16...)。在一个实施例中，数据总线为72个位；且N＝72/W。也可对DRAM芯片群组和数据总线宽度使用其它数字。
在一个实施例中，将每一数据信号群组(DQ[n][W-1:0])重新驱动到模块(31)上的对应的DRAM芯片群组。每一群组具有R个DRAM芯片，其中R是模块上的等级(rank)的数目。
在图2中，数据总线缓冲器/开关(例如，41)与DRAM芯片(例如，51、53、...、55、57)的数据引脚之间的连接是点对点的。举例来说，数据总线缓冲器/开关(41)缓冲从数据总线的数据信号线DQ[0][W-1:0]获得的数据，并根据来自CMD/CTRL缓冲器(35)的控制信号(DBS)而经由点对点连接将数据写入到DRAM芯片(51、53、...、55和57)中的一者中。举例来说，数据总线缓冲器/开关(43)缓冲根据来自CMD/CTRL缓冲器(35)的控制信号(DBS)而经由点对点连接从DRAM芯片(51、53、...、55和57)中的一者读取的数据，并将所述数据放在数据总线的数据信号线DQ[N-1][W-1:0]上，以供传输到存储器控制器(33)。
在另一实施例中，数据总线缓冲器/开关(41、...、43)选择性地连接用于连接到数据总线的一等级的DRAM芯片，且使其它DRAM芯片与数据总线断开。举例来说，根据来自CMD/CTRL缓冲器(35)的控制信号(DBS)，数据总线缓冲器/开关(41)可将数据信号线DQ[0][W-1:0]连接到DRAM芯片(51、53、...、55和57)与数据总线缓冲器/开关(41)之间的点对点连接中的一者，且使DRAM芯片(51、53、...、55和57)与数据总线缓冲器/开关(41)之间的其它点对点连接与数据信号线DQ[0][W-1:0]断开。类似地，根据来自CMD/CTRL缓冲器(35)的控制信号(DBS)，数据总线缓冲器/开关(43)可将数据信号线DQ[N-1][W-1:0]连接到DRAM芯片(61、63、...、65和67)与数据总线缓冲器/开关(43)之间的点对点连接中的一者，且使DRAM芯片(61、63、...、65和67)与数据总线缓冲器/开关(43)之间的其它点对点连接与数据信号线DQ[N-1][W-1:0]断开。在一个实施例中，数据总线缓冲器/开关(41、...、43)将根据来自CMD/CTRL缓冲器(35)的控制信号(DBS)而选择的同一等级的DRAM芯片连接到数据总线，并使其它等级的DRAM芯片与所述数据总线断开。或者，来自CMD/CTRL缓冲器(35)的控制信号(DBS)可包含待通过不同的数据总线缓冲器/开关(41、...、43)连接到数据总线的不同等级的DRAM芯片的指示。
在图3中，数据总线缓冲器/开关(例如，71)与DRAM芯片(例如，81、83、...85、87)的数据引脚之间的连接是从一个点到多个点。举例来说，数据总线缓冲器/开关(41)缓冲从数据总线的数据信号线DQ[0][W-1:0]获得的数据，并根据来自CMD/CTRL缓冲器(35)的控制信号(DBS)而经由总线连接将所述数据写入到DRAM芯片(51、53、...、55和57)中的一者中。举例来说，数据总线缓冲器/开关(43)缓冲根据来自CMD/CTRL缓冲器(35)的控制信号(DBS)而经由总线连接从DRAM芯片(51、53、...、55和57)中的一者读取的数据，并将所述数据放在数据总线的数据信号线DQ[0][W-1:0]上，以供传输到存储器控制器(33)。
在图2和图3中，数据总线缓冲器/开关(例如，41、...、43；71、...73)由CMD/CTRL缓冲器(35)控制，在一个实施例中，CMD/CTRL缓冲器(35)至少部分地基于常规RDIMM系统上的寄存器缓冲器而设计。下文提供其它细节。
由于DRAM芯片不直接连接到存储器控制器(33)，因此存储器控制器将仅看到现在位于数据总线上的数据总线/缓冲器/开关(例如，41、...、43；或71、...73)，而不是多个DRAM芯片。这允许系统在每信道具有更多DIMM模块，且因此增加系统的存储器容量。
图4展示根据一个实施例的命令/控制缓冲器。在图4中，CMD/CTRL缓冲器包含寄存器缓冲器(105)和DBS产生器(103)。在一个实施例中，寄存器缓冲器(105)的功能性与常规寄存器缓冲器的功能性相同。DBS产生器(103)包含DBS编码器(107)和调度器(109)，以便为数据总线缓冲器/开关产生控制信号(DBS)群组。
在一个实施例中，CMD/CTRL缓冲器和数据总线缓冲器/开关设置在单独的集成电路芯片上。为了减少用于将控制信号从CMD/CTRL缓冲器路由到数据总线缓冲器/开关的引脚，对控制信号进行编码，并将其作为经编码的信号(DBS)来路由。
CMD/CTRL缓冲器(101)可经设计以具有与常规寄存器缓冲器相同的引脚输出，所述引脚输出缓冲并重新驱动控制信号、命令信号、地址信号和时钟信号。在此情况下，控制信号DBS[S-1:0](其中，S为控制信号的数目)可经由寄存器缓冲器的保留引脚或一些经多路复用的引脚来输出。与常规寄存器缓冲器相比，CMD/CTRL缓冲器(101)还可经设计以具有一些专用于DBS[S-1:0]信号的额外引脚。
在图4中，DBS产生器(103)使用DBS编码器(107)来提取DRAM命令(例如，写入、读取等)，且接着对所述命令进行编码以压缩控制信号的宽度，且减少含有CMD/CTRL缓冲器的集成电路芯片以及含有数据总线缓冲器开关的集成电路芯片的引脚数，且因此简化所述集成电路芯片之间的路由。在一些实施例中，将DBS信号路由到数据总线缓冲器/开关(例如41或71)，其对经编码的信号进行解码，并使用经编码的信号来控制对应DRAM芯片(例如，51、53、...55、57；或81、83、...、85、87)的操作。在一些实施例中，当DBS信号由数据总线缓冲器/开关解码并使用时，没有必要使用经重新驱动的命令信号、地址信号、控制信号、时钟信号中的一些信号；且因此寄存器缓冲器(105)没有必要重新驱动在DBS信号中编码的命令信号、地址信号、控制信号、时钟信号中的一些信号。在一些实施例中，寄存器缓冲器(105)可具有以与常规寄存器缓冲器相同的方式使用引脚来重新驱动命令信号、地址信号、控制信号、时钟信号的第一模式，以及重新驱动命令信号、地址信号、控制信号、时钟信号中的一些信号且在常规寄存器缓冲器的同一组引脚上驱动DBS信号的第二模式。
在一个实施例中，CMD/CTRL缓冲器(101)取得与常规寄存器缓冲器相同的输入。在另一实施例中，除对常规寄存器缓冲器的输入之外，CMD/CTRL缓冲器(101)还可将额外的控制信号作为输入。举例来说，可使用额外的控制信号来控制寄存器缓冲器(105)的模式。
在一个实施例中，DBS产生器(103)使用芯片选择信号(DCS[3:0])来产生DBS信号的至少一部分，以控制DRAM芯片与数据总线之间的连接性。
在一个实施例中，DBS产生器(103)的调度器(109)基于命令信号、控制信号、地址信号和/或时钟信号提取DRAM配置信息，例如写入等待时间、读取等待时间等，以产生用以调节DBS信号的时序的缓冲器时序控制信号。
图5展示根据一个实施例的命令/控制缓冲器的DBS产生器。在图5中，在调度器(115)的控制下，通过粗略时序控制(117)和精细时序控制(119)来在时序方面对DBS产生器(111)的DBS编码器(113)的输出进行调节。粗略时序控制(117)具有延迟链，其包含多个延迟元件(123、125、...、127)。调度器(115)基于对Cmd/Addr/Ctrl/Clk信号的分析来控制多路复用器(121)以从适当的延迟级选择待输出到精细时序控制(119)的信号。多路复用器(121)所选择的信号进一步由精细时序控制(119)处理，且接着作为用于数据总线缓冲器/开关的控制信号DBS[S-1:0]而输出。
在一个实施例中，粗略时序控制(117)应用等于一个或一个以上时钟周期的延迟；且精细时序控制(119)应用为一时钟周期的分数的延迟。精细时序控制(119)用于提供数据路径与DBS控制路径之间经改进的时序匹配。可使用延迟链和多路复用器或者一个或一个以上可调节延迟来实施精细时序控制(119)。在一个实施例中，精细时序控制的输出还可包含用于写入启用(WR_EN)、读取启用(RE_EN)和片内终结器(on dietermination，ODT)等的信号。
在一个实施例中，精细时序控制(119)的延迟是预定的。在另一实施例中，精细时序控制(119)的延迟是可编程的。
图6展示根据一个实施例的数据总线缓冲器或开关。在图6中，DBS信号是在数据总线缓冲器/开关(131)中从CMD/CTRL缓冲器(例如，23)接收到的控制信号。DQ[n][W-1:0]表示数据信号群组；且DQS[n]/DQS#[n]表示用于对应的数据信号群组的选通信号对，其中n＝0、1、...、N-1。
如果数据总线缓冲器/开关(131)是缓冲器，那么其针对用于DRAM芯片群组的DQ信号和DQS信号中的每一者仅输出一个信号；且同一输出将连接到群组中的所有对应DRAM芯片(即，同一信号连接到不同等级中的DRAM芯片)，如图3中所说明。或者，如果数据总线缓冲器/开关(131)为缓冲器，那么其可针对用于群组中的DRAM芯片的每一者的DQ信号和DQS信号中的每一者输出R个信号拷贝，其中R为模块上的等级的数目。输出信号的R个拷贝将分别连接到不同等级中的DRAM芯片，如图2中所说明。或者，如果数据总线缓冲器/开关(131)为缓冲器，那么其可经由点对点连接与R个DRAM芯片中的一者通信，如图2中所说明。
如果数据总线缓冲器/开关(131)为开关，那么其针对用于群组中的DRAM芯片的每一者的DQ信号和DQS信号中的每一者而选择性地将数据总线信号线连接到对应信号线的R个拷贝中的一者，其中R为模块上的等级的数目。数据总线信号线将分别连接到不同等级中的DRAM芯片。举例来说，如图2中所说明，当数据总线开关(41)将数据总线信号线DB[0][W-1:0]连接到DRAM[0][0]时，数据总线开关(41)使群组中的其它DRAM芯片(例如，53、...、55、57)与数据总线信号线DB[0][W-1:0]断开。
图7展示根据一个实施例的数据总线缓冲器。在图7中，DBS[S-1:0]信号经解码且被用作读取启用信号和写入启用信号，以控制数据总线中的数据流的方向。举例来说，在图7中，数据总线缓冲器(141)的DBS解码器(143)对从CMD/CTRL缓冲器接收到的DBS信号进行解码，以产生对应于写入启用和读取启用的信号。
当写入启用信号接通时，数据总线缓冲器(141)缓冲从数据总线信号线接收到的数据，并将接收到的数据驱动到连接DRAM芯片群组的总线。举例来说，当写入启用信号接通时，缓冲器(145)用于缓冲从数据总线信号DQ[n][W-1]接收到的数据，并驱动用于DRAM芯片群组(例如，图3中的81、83、...、85、87)的对应信号线。
当读取启用信号接通时，数据总线缓冲器(141)缓冲从连接DRAM芯片群组的总线接收到的数据，并驱动在数据总线信号线上接收到的数据。举例来说，当读取启用信号接通时，缓冲器(147)用于缓冲从用于DRAM芯片群组(例如，图3中的81、83、...、85、87)的对应信号线接收到的数据，并驱动在数据总线信号DQ[n][W-1]上接收到的数据。
图7说明以图3中说明的方式使用到达DRAM芯片的一对多连接的数据总线缓冲器(141)。或者，数据总线缓冲器(141)还可以图2中说明的方式使用缓冲器阵列来驱动到达DRAM芯片的一对一连接。
图8展示根据一个实施例的数据总线开关。在图8中，DBS[S-1:0]信号经解码且被用作芯片选择以启用目标开关而停用其余开关。举例来说，在图8中，数据总线缓冲器(141)的DBS解码器(143)对从CMD/CTRL缓冲器接收到的DBS信号进行解码，以产生芯片选择信号。芯片选择信号确定群组中的DRAM芯片中连接到数据总线信号线的一个DRAM芯片；且群组中的其它DRAM芯片与数据总线信号线断开。
举例来说，当芯片选择信号选择等级0时，数据总线信号线DQ[n][W-1]由开关阵列(155)连接到信号线DQ′[n][W-1][0]，信号线DQ′[n][W-1][0]经由点对点连接而连接到群组中的等级0DRAM芯片(例如图2中的DRAM[n][0](51))。当芯片选择信号选择等级1时，数据总线信号线DQ[n][W-1]由开关阵列(155)连接到信号线DQ′[n][W-1][1]，信号线DQ′[n][W-1][1]经由点对点连接而连接到群组中的等级1DRAM芯片(例如，图2中的DRAM[n][1](53))。
因此，在至少一个实施例中，在已注册DIMM模块上引入了新装置数据总线缓冲器/开关，以缓冲数据总线并将数据重新驱动到DRAM芯片。另外，使用经升级的寄存器缓冲器(现在称为CMD/CTRL缓冲器)来产生用于数据总线缓冲器/开关的控制信号。因此，存储器系统所支持的速度和容量可增加。
在一个实施例中，数据总线缓冲器/开关(例如图2中的41、...、43；或图3中的71、...、73)集成在不同的集成电路上，与命令/控制缓冲器(例如图2或图3中的35)所在的集成电路分离。命令/控制缓冲器可包含多个驱动器，以将相同的DBS信号单独地驱动到位于不同集成电路上的数据总线缓冲器/开关，如图9到图11中所说明。
图9展示根据一个实施例的命令/控制缓冲器。在图9中，命令/控制缓冲器(201)具有多个驱动器(203、...、205)，以单独地驱动由DBS产生器(103)产生的同一DBS信号。当提供多个驱动器(203、...、205)时，所述驱动器中的每一者可用于将DBS信号驱动到已注册DIMM上的数据总线缓冲器/开关的子集。因此，所述驱动器中的每一者用于驱动负载的一部分，所述负载用于驱动已注册DIMM上的整组数据总线缓冲器/开关。当所述驱动器的负载减少时，经由所述驱动器而传输的DBS信号的完整性得以改进。在一个实施例中，选择所使用的驱动器的数目以在不显著增加成本的情况下优化系统性能。
在一个实施例中，驱动器(203、...、205)经配置以具有相等的驱动强度。因此，驱动器(203、...、205)在其使用中是可互换的。
在另一实施例中，驱动器(203、...、205)经配置以具有不同的驱动强度。因此，可将驱动器(203、...、205)选择为使其负载匹配以改进系统的整体性能。
图10展示根据一个实施例的用以控制数据总线缓冲器/开关的系统。在图10中，命令/控制缓冲器(201)的驱动器(203、...、205)中的每一者用于独立于彼此而将DBS信号驱动到多个数据总线缓冲器/开关的群组。举例来说，在图10中，驱动器(203)用于独立于用于将DBS信号驱动到数据总线缓冲器/开关(221、...、223)的群组X(213)的驱动器(205)而将DBS信号驱动到数据总线缓冲器/开关(215、...、217)的群组A(211)。在图10中，驱动器(例如203或205)与数据总线缓冲器/开关的对应群组(例如211或213)之间的连接是一点对多点总线。
在一个实施例中，图10中的数据总线缓冲器/开关的群组(211、...、213)是单个已注册DIMM上所使用的数据总线缓冲器/开关。在一个实例中，图10中所说明的数据总线缓冲器/开关的群组(211、...、213)可为图2中所说明的已注册DIMM(31)的数据总线缓冲器/开关(41、...、43)，其中图10的命令/控制缓冲器(201)对应于图2的命令/控制缓冲器(35)。在另一实例中，图10中所说明的数据总线缓冲器/开关的群组(211、...、213)可为图3中所说明的已注册DIMM(31)的数据总线缓冲器/开关(71、...、73)，其中图10的命令/控制缓冲器(201)对应于图3的命令/控制缓冲器(35)。
在一个实施例中，图10中所说明的群组(211、...、213)具有相同数目的数据总线缓冲器/开关。
在另一实施例中，图10中所说明的群组(211、...、213)具有不同数目的数据总线缓冲器/开关。举例来说，群组A(211)可具有第一数目的数据总线缓冲器/开关(215、...、217)；且群组X(213)可具有第二数目的数据总线缓冲器/开关(221、...、223)，所述第二数目不同于所述第一数目。可基于驱动器(211、...、213)的强度和/或点对多点总线的位置或导线长度来选择群组(211、...、213)的大小。
图11展示根据一个实施例的用以控制数据总线缓冲器/开关的另一系统。在图11中，命令/控制缓冲器(201)的驱动器(203、...、205)中的每一者用于独立于彼此而将DBS信号驱动到一个数据总线缓冲器/开关。举例来说，在图10中，驱动器(203)用于独立于用于将DBS信号驱动到数据总线缓冲器/开关(227)的驱动器(205)而将DBS信号驱动到数据总线缓冲器/开关(225)。在图11中，驱动器(例如203或205)与对应的数据总线缓冲器/开关(例如225或227)之间的连接是点对点连接。
在一个实施例中，图11中的数据总线缓冲器/开关(225、...、227)是单个已注册DIMM上所使用的数据总线缓冲器/开关。在一个实例中，图11中所说明的数据总线缓冲器/开关(225、...、227)可为图2中所说明的已注册DIMM(31)的数据总线缓冲器/开关(41、...、43)，其中图11的命令/控制缓冲器(201)对应于图2的命令/控制缓冲器(35)。在另一实例中，图11中所说明的数据总线缓冲器/开关(225、...、227)可为图3中所说明的已注册DIMM(31)的数据总线缓冲器/开关(71、...、73)，其中图11的命令/控制缓冲器(201)对应于图3的命令/控制缓冲器(35)。
在一些实施例中，命令/控制缓冲器(201)的一些驱动器(例如，203)用于点对多点总线中，且同一命令/控制缓冲器(201)的一些驱动器(例如，205)用于点对点连接中。因此，本发明不限于驱动器(203、...、205)与已注册DIMM的数据总线缓冲器/开关之间的特定类型的连接。
在前面的说明书中，已参考本发明的特定示范性实施例而提供了本发明。显然，可在不脱离所附权利要求书中陈述的较宽精神和范围的情况下，对本发明做出各种修改。因此，将在说明性意义上而不是在限制性意义上来看待说明书和图式。

Claims (14)

1.一种已注册双列直插式存储器模块，其包括：
印刷电路板，其具有多个电触点，用于连接到数据总线；
多个存储器芯片，其安装在所述印刷电路板上；
CMD/CTRL缓冲器，所述CMD/CTRL缓冲器包括寄存器缓冲器和控制信号产生器；所述寄存器缓冲器缓冲并重新驱动控制信号、命令信号、地址信号和时钟信号至存储器芯片；所述控制信号产生器为数据总线缓冲器/开关产生控制信号，且对控制信号进行编码，以压缩控制信号的宽度；以及
电负载减少电路，其耦合在所述电触点与所述存储器芯片之间，以将从所述数据总线读取的数据写入到所述存储器芯片中，或将数据从所述存储器芯片读取到所述数据总线上，与将所述存储器芯片直接连接到所述数据总线相比，在所述存储器芯片经由所述电负载减少电路而耦合到所述数据总线的情况下，所述存储器芯片对所述数据总线的电负载较小；
其中所述电负载减少电路包括数据总线缓冲器/开关；所述数据总线缓冲器用以缓冲在所述存储器芯片与所述数据总线之间传输的数据；所述数据总线开关选择性地将所述数据总线耦合到所述存储器芯片的群组，且使其它存储器芯片的群组与所述数据总线隔离；所述数据总线缓冲器/开关包括缓冲器或开关阵列以及对从CMD/CTRL缓冲器接收到的经编码的控制信号进行解码的控制信号解码器，所述控制信号解码器产生对应于写入启用和读取启用的信号，以控制数据总线中的数据流的方向。
2.根据权利要求1所述的存储器模块，其中所述数据总线缓冲器经由所述印刷电路板上提供的多个一对一连接将从所述数据总线接收到的数据位驱动到所述存储器芯片中的多个存储器芯片。
3.根据权利要求1所述的存储器模块，其中所述数据总线缓冲器经由所述印刷电路板上提供的一对多连接将从所述数据总线接收到的数据位驱动到所述存储器芯片中的多个存储器芯片。
4.一种存储器系统，其包括：
数据总线；
存储器控制器，其耦合到所述数据总线；以及
至少一个双列直插式存储器模块DIMM，其具有多个存储器芯片；
CMD/CTRL缓冲器，所述CMD/CTRL缓冲器包括寄存器缓冲器和控制信号产生器；所述寄存器缓冲器缓冲并重新驱动控制信号、命令信号、地址信号和时钟信号至存储器芯片；所述控制信号产生器为数据总线缓冲器/开关产生控制信号，且对控制信号进行编码，以压缩控制信号的宽度；
以及耦合在所述数据总线与所述存储器芯片之间的电负载减少电路，所述数据总线用以将数据传输到所述存储器芯片中或从所述存储器芯片传输数据，所述电负载减少电路用以使得所述存储器控制器能以小于在不具有所述电负载减少电路的情况下将所述存储器芯片连接到所述数据总线的电负载的电负载来存取所述存储器芯片；
所述的电负载减少电路包括数据总线缓冲器/开关；所述数据总线缓冲器用以缓冲在所述存储器芯片与所述数据总线之间传输的数据；所述数据总线开关选择性地将所述数据总线耦合到所述存储器芯片的群组，且使其它存储器芯片的群组与所述数据总线隔离；所述数据总线缓冲器/开关包括缓冲器或开关阵列以及对从CMD/CTRL缓冲器接收到的经编码的控制信号进行解码的控制信号解码器，所述控制信号解码器产生对应于写入启用和读取启用的信号，以控制数据总线中的数据流的方向。
5.根据权利要求4所述的存储器系统，其中，所述
寄存器缓冲器安装在所述DIMM上，且连接到控制总线以将控制信号从所述存储器控制器缓冲到所述存储器芯片。
6.根据权利要求5所述的存储器系统，其中，所述控制信号包含芯片选择信号。
7.根据权利要求6所述的存储器系统，其中，
所述控制信号产生器安装在所述DIMM上以根据所述寄存器缓冲器中接收到的控制信号而产生用于所述电负载减少电路的控制信号。
8.根据权利要求7所述的存储器系统，其中，所述控制信号产生器和所述电负载减少电路设置在单独的集成电路芯片中，且所述控制信号产生器包含编码器以压缩多个信号，以供经由所述单独的集成电路芯片之间的多个控制线传输。
9.根据权利要求8所述的存储器系统，其中所述电负载减少电路包括开关阵列，以选择性地将所述存储器芯片的一部分耦合到所述数据总线。
10.一种集成电路芯片，其包括：
寄存器缓冲器，其用以缓冲并重新驱动来自包括数据总线的存储器总线的命令信号、地址信号、控制信号和时钟信号；以及
编码器，其用以产生控制信号以供电负载减少电路缓冲数据总线或选择性地将存储器芯片耦合到所述数据总线；
所述电负载减少电路耦合在所述数据总线与所述存储器芯片之间，其包括数据总线缓冲器/开关；所述数据总线缓冲器用以缓冲在所述存储器芯片与所述数据总线之间传输的数据；所述数据总线开关选择性地将所述数据总线耦合到所述存储器芯片的群组，且使其它存储器芯片的群组与所述数据总线隔离；所述数据总线缓冲器/开关包括缓冲器或开关阵列以及对从CMD/CTRL缓冲器接收到的经编码的控制信号进行解码的控制信号解码器，所述控制信号解码器产生对应于写入启用和读取启用的信号控制数据总线中的数据流的方向。
11.根据权利要10所述的集成电路芯片，其进一步包括：
调度器，其用以控制所述编码器的输出的时序。
12.根据权利要求11所述的集成电路芯片，其进一步包括：
第一时序控制，其与所述调度器耦合，以使所述编码器的所述输出延迟一个或一个以上时钟周期；以及
第二时序控制，其与所述第一时序控制耦合，以使所述编码器的所述输出延迟一时钟周期的分数。
13.根据权利要求12所述的集成电路芯片，其中所述第一时序控制包括延迟链和多路复用器。
14.根据权利要求10所述的集成电路芯片，其中所述编码器压缩多个控制信号，以供经由所述集成电路芯片的减少数目个引脚而传输。
CN200910161562.3A 2008-03-31 2009-08-04 已注册dimm存储器系统 Active CN101656096B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US4122308P 2008-03-31 2008-03-31
US12/185,239 2008-08-04
US12/185,239 US8654556B2 (en) 2008-03-31 2008-08-04 Registered DIMM memory system

Publications (2)

Publication Number Publication Date
CN101656096A CN101656096A (zh) 2010-02-24
CN101656096B true CN101656096B (zh) 2014-10-29

Family

ID=41118870

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910161562.3A Active CN101656096B (zh) 2008-03-31 2009-08-04 已注册dimm存储器系统

Country Status (2)

Country Link
US (1) US8654556B2 (zh)
CN (1) CN101656096B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US8787060B2 (en) 2010-11-03 2014-07-22 Netlist, Inc. Method and apparatus for optimizing driver load in a memory package
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
JP2010218641A (ja) * 2009-03-18 2010-09-30 Elpida Memory Inc メモリモジュール
JP2010282510A (ja) * 2009-06-05 2010-12-16 Elpida Memory Inc メモリモジュール
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
JP5314612B2 (ja) * 2010-02-04 2013-10-16 ルネサスエレクトロニクス株式会社 半導体記憶装置
WO2015017356A1 (en) 2013-07-27 2015-02-05 Netlist, Inc. Memory module with local synchronization
US10521387B2 (en) 2014-02-07 2019-12-31 Toshiba Memory Corporation NAND switch
US9892770B2 (en) * 2015-04-22 2018-02-13 Micron Technology, Inc. Methods and apparatuses for command shifter reduction
US20160350002A1 (en) * 2015-05-29 2016-12-01 Intel Corporation Memory device specific self refresh entry and exit
WO2017018991A1 (en) * 2015-07-24 2017-02-02 Hewlett Packard Enterprise Development Lp Modification of a bus channel
US20170083461A1 (en) * 2015-09-22 2017-03-23 Qualcomm Incorporated Integrated circuit with low latency and high density routing between a memory controller digital core and i/os
US9811266B1 (en) 2016-09-22 2017-11-07 Cisco Technology, Inc. Data buffer for multiple DIMM topology
US20200272564A1 (en) 2019-02-22 2020-08-27 Micron Technology, Inc. Memory device interface and method
CN111045955B (zh) * 2019-12-16 2023-09-22 瓴盛科技有限公司 架构动态配置的存储装置及其操作方法及电子设备
EP4081954A4 (en) 2019-12-27 2023-04-05 Micron Technology, Inc. NEUROMORPHIC STORAGE DEVICE AND METHOD
KR20220116258A (ko) 2019-12-30 2022-08-22 마이크론 테크놀로지, 인크. 메모리 디바이스 인터페이스 및 방법
EP4085459A4 (en) 2019-12-31 2024-02-21 Micron Technology, Inc. MEMORY MODULE MULTI-PORT BUFFER TECHNIQUES

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6502161B1 (en) * 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030090879A1 (en) * 2001-06-14 2003-05-15 Doblar Drew G. Dual inline memory module
US7174495B2 (en) 2003-12-19 2007-02-06 Emmanuel Boutillon LDPC decoder, corresponding method, system and computer program
US7464225B2 (en) * 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6502161B1 (en) * 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem

Also Published As

Publication number Publication date
CN101656096A (zh) 2010-02-24
US20090248969A1 (en) 2009-10-01
US8654556B2 (en) 2014-02-18

Similar Documents

Publication Publication Date Title
CN101656096B (zh) 已注册dimm存储器系统
US20190362758A1 (en) Memory module with buffered memory packages
US10468078B2 (en) Methods and systems for pin-efficient memory controller interface using vector signaling codes for chip-to-chip communication
KR101504393B1 (ko) 다중-직렬 인터페이스 적층-다이 메모리 아키텍처
US6934785B2 (en) High speed interface with looped bus
US8380927B2 (en) Upgradable system with reconfigurable interconnect
US7269088B2 (en) Identical chips with different operations in a system
US20240020043A1 (en) Memory system including a memory controller
CN105161126A (zh) 利用存储模块上的分布式字节缓冲器的系统和方法
US9152585B2 (en) Memory interface with reduced read-write turnaround delay
KR100968636B1 (ko) 메모리 칩 및 이를 포함하는 시스템
US20090019184A1 (en) Interfacing memory devices
KR20130126795A (ko) 서버 시스템 및 서버 시스템에서의 메모리 계층 제어 방법
US9298378B2 (en) Logic device
US7206242B2 (en) Semiconductor memory
CN111128281B (zh) 集成电路结构和存储器
KR101131919B1 (ko) 메모리 시스템 및 이 시스템의 신호 송수신 방법
WO2014126807A1 (en) Method and apparatus for latency reduction
US6996685B2 (en) Device for accessing registered circuit units
GB2383656A (en) Reconfigurable memory module connection system

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: MONTAGE SEMICONDUCTOR (SHANGHAI) CO., LTD.

Free format text: FORMER OWNER: MONTAGE TECHNOLOGY GROUP LTD.

Effective date: 20110322

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 200233 ROOM 406, VENTURE CENTER BUILDING, NO. 680, GUIPING ROAD, SHANGHAI TO: 200233 ROOM 802 + 803 + 805 + 807 + 809, BUILDING 33, NO. 680, GUIPING ROAD, SHANGHAI, CHINA

TA01 Transfer of patent application right

Effective date of registration: 20110322

Address after: 200233, No. 680, Guiping Road, 33, 802, 803, 805, 807, 809, Shanghai, China

Applicant after: Lanqi Semiconductor Shanghai Co.,Ltd.

Address before: 200233, room 406, Pioneer Building, No. 680, Guiping Road, Shanghai

Applicant before: Acrospeed, Inc.

ASS Succession or assignment of patent right

Owner name: MONTAGE TECHNOLOGY GROUP LTD.

Free format text: FORMER OWNER: MONTAGE SEMICONDUCTOR (SHANGHAI) CO., LTD.

Effective date: 20130313

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20130313

Address after: 200233 room 406A, building 32, No. 680 Guiping Road, Shanghai, Xuhui District, China

Applicant after: Acrospeed, Inc.

Address before: 200233, No. 680, Guiping Road, 33, 802, 803, 805, 807, 809, Shanghai

Applicant before: Lanqi Semiconductor Shanghai Co.,Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
CP03 Change of name, title or address

Address after: A6, No. 900 Yishan Road, Xuhui District, Shanghai, 2003

Patentee after: Lanqi Technology Co., Ltd.

Address before: Room 406A, 4th floor, 32 Guiping Road, Xuhui District, Shanghai

Patentee before: Acrospeed, Inc.

CP03 Change of name, title or address