KR100968636B1 - 메모리 칩 및 이를 포함하는 시스템 - Google Patents

메모리 칩 및 이를 포함하는 시스템 Download PDF

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Abstract

몇몇 실시예에서, 칩은 제 1 및 제 2 뱅크 세트와, 제 1 뱅크 세트로 매핑되는 제 1 데이터 포트 및 제 2 뱅크 세트로 매핑되는 제 2 데이터 포트를 포함한다. 다른 실시예가 설명된다.

Description

메모리 칩 및 이를 포함하는 시스템{MULTIPORTED MEMORY WITH PORTS MAPPED TO BANK SETS}
본 발명은 서로 다른 포트가 상이한 뱅크 세트로 매핑되는 다중 포트 메모리(multiported memories)에 관한 것이다.
메모리 시스템의 메모리 칩에 대한 다양한 배치가 제안되었다. 예컨대, 전형적인 DRAM 시스템에서, 메모리 칩은 양방향 데이터 버스를 통해 데이터를 전달하고 명령 및 주소 버스를 통해 명령과 주소를 수신한다. 몇몇 구현에서, 메모리 칩은 다분기(multi-drop) 구성 내의 버스에 접속하는 스터브를 구비한다. 다른 설계는 일대일 시그널링을 포함한다. 양방향 시그널링은 연속적 또는 동시적일 수 있다.
포트는 칩에 대한 인터페이스이며 관련된 송신기 및/또는 수신기를 포함한다. 다중 포트 메모리는 하나 보다 많은 데이터 포트를 구비한다. 예컨대, 다중 포트 메모리에 대한 몇몇 구현에서, 어떤 포트는 데이터 판독에만 사용될 수 있지만, 다른 포트는 데이터를 판독하고 기록하는 데 사용될 수 있다. 예컨대, 영상 DRAM(VDRAM)에서 어떤 포트는 전형적인 DRAM 포트처럼 사용될 수 있고 판독 및 기록에 사용될 수 있다. 다른 포트는 판독에만 사용된다.
서로 다른 포트는 상이한 폭(도전체 또는 레인의 수)을 가질 수 있다. 가변 상호접속 폭을 갖는다는 개념은 알려져 있다.
메모리 모듈은 다수의 메모리 칩이 배치되는 기판을 포함한다. 메모리 칩은 기판의 한 면에만 또는 기판의 양면에 배치될 수 있다. 몇몇 시스템에서, 버퍼도 기판에 배치된다. 적어도 일부의 신호에 있어서, 버퍼는 메모리 제어기(또는 다른 버퍼)와 모듈 상의 메모리 칩 사이에서 인터페이싱한다. 이러한 버퍼 시스템에서, 메모리 제어기는 버퍼와 함께, 버퍼가 메모리 칩과 함께 사용하는 것과는 다른 시그널링(예컨대, 주파수 및 전압 값, 일대일 대 다분기 배치)을 사용할 수 있다. DIMM(dual in-line memory module)은 메모리 모듈의 예이다. 다수의 모듈은 직렬식 및/또는 병렬식일 수 있다. 몇몇 메모리 시스템에서, 메모리 칩은 신호를 수신하고 일련의 2 개 이상의 메모리 칩 중 다음 메모리 칩으로 그 신호를 재송한다(repeat).
메모리 제어기는 칩셋 허브 및 프로세서 코어를 포함하는 칩에서 사용되어 왔다.
본 발명은 이하의 상세한 설명 및 본 발명의 실시예의 첨부 도면으로부터 보다 완전히 이해될 것이지만, 본 발명을 설명되는 특정 실시예로 한정하지 않아야 하며, 설명 및 이해만을 위한 것이다.
도 1 및 도 2는 각각 본 발명의 일부 실시예에 따라 메모리 제어기를 구비한 칩 및 상이한 뱅크 세트로 매핑되는 데이터 포트를 구비한 메모리 칩을 포함하는 시스템의 블록도이다.
도 3은 본 발명의 일부 실시예에 따라 제 1 및 제 2 데이터 포트를 구비한 칩 및 상이한 뱅크 세트로 매핑되는 데이터 포트를 구비한 메모리 칩을 포함하는 시스템의 블록도이다.
도 4는 본 발명의 일부 실시예에 따라 4 개의 단방향 데이터 포트를 구비한 칩 및 4 개의 단방향 데이터 포트를 구비한 메모리 칩을 포함하는 시스템의 블록도이다.
도 5 내지 도 7은 각각 본 발명의 일부 실시예에 따라 메모리 제어기를 구비한 칩 및 상이한 뱅크 세트로 매핑되는 데이터 포트를 구비한 메모리 칩을 포함하는 시스템의 블록도이다.
도 8 내지 도 12는 각각 본 발명의 일부 실시예에 따른 시스템의 블록도이다.
도 1을 참조하면, 시스템은 칩(12)과 메모리 칩(20)을 포함한다. 칩(12)은 메모리 제어기(14)를 포함한다. 데이터는 양방향 데이터 포트 1에 결합된 상호접속부를 통해 칩(12)과 메모리 칩(20) 사이에 전달된다. 데이터는 또한 양방향 데이터 포트 2에 결합된 상호접속부(24)를 통해 칩(12)과 메모리 칩(20) 사이에 전달된다. 포트 1은 송신기 및 수신기(30)를 포함하고, 포트 2는 송신기 및 수신기(32)를 포함한다. 메모리 칩(20)은 DRAM 또는 다른 유형의 메모리 칩일 수 있다.
포트 1은 뱅크 1과 뱅크 2(총괄하여 제 1 뱅크 세트로 지칭됨)를 포함하는 제 1 메모리 뱅크 세트로 매핑된다. 포트 2는 뱅크 3과 뱅크 4(총괄하여 제 2 뱅크 세트로 지칭됨)를 포함하는 제 2 메모리 뱅크 세트로 매핑된다. 메모리 제어기(14)로부터의 기록 데이터는 포트 1을 통해 뱅크 1 및 2에 제공되고, 뱅크 1 및 2로부터의 판독 데이터는 포트 1을 통해 메모리 제어기(14)에 제공된다. (데이터가 뱅크 1 및 2로 또는 뱅크 1 및 2로부터 제공된다고 하는 경우에, 데이터가 반드시 뱅크 1 및 2로 또는 뱅크 1 및 2로부터 동시에 제공되는 것은 아니라고 한다.) 마찬가지로, 메모리 제어기(14)로부터의 기록 데이터는 포트 2를 통해 뱅크 3 및 4에 제공되고, 뱅크 3 및 4로부터의 판독 데이터는 포트 2를 통해 메모리 제어기(14)에 제공된다. 뱅크 1 및 2로 또는 뱅크 1 및 2로부터의 데이터는 포트 2를 통해 제공되지 않고, 뱅크 3 및 4로 또는 뱅크 3 및 4로부터의 데이터는 포트 1을 통해 제공되지 않는다. 뱅크 세트마다 2 개의 뱅크만이 도시되지만, 뱅크 세트는 각각 뱅크를 2 개보다 많이 포함할 수 있다.
몇몇 실시예에서, 포트 1을 통한 판독 및 기록은 포트 2를 통한 판독 및 기록과 무관할 수 있지만, 다른 실시예에서는, 포트 1 및 2를 통한 판독 및 기록이 독립적이거나 고정 단계에 존재할 수 있다.
메모리 제어기(14)는 상호접속부(28)를 통해 수신기(36)를 포함하는 포트에 명령 및 주소 신호를 제공한다. 몇몇 실시예에서, 각각의 뱅크 1 내지 4는 수신기(36)로부터 명령 및 주소 신호를 수신한다.
몇몇 실시예에서, 본 발명은 각 포트를 통해 메모리 칩에 대한 동시적 판독 및 기록 액세스를 제공한다. 적합한 명령 스케줄링에 따라, 데이터 포트를 포함하는 채널의 고효율 대역폭이 획득될 수 있다.
메모리 칩(20)의 실제 구현에서, 포트 1과 뱅크 1 및 2 사이 및 포트 2와 뱅크 3 및 4 사이에 다양한 회로가 존재할 수 있다. 회로의 특성은 관련된 실시예에 따라 변한다. 다른 도면에 일부 가능성이 도시된다. 실제 구현에서는 또 다른 회로가 사용될 것이다.
도 2의 시스템은 일부 추가적인 세부사항이 제공된다는 점을 제외하고는 도 1의 시스템과 유사하다. 본 발명의 몇몇 실시예는 이들 세부사항을 포함하지 않는다. 도 2를 참조하면, 메모리 칩(40)은 포트 1로부터 기록 데이터를 수신하는 기록 버퍼(46)를 포함한다. 기록 버퍼(46)는 다음과 같이 사용될 수 있다. 몇몇 프로토콜에서, 기록 요청시에, 기록 데이터가 우선 제공된다. 그 후에 기록 명령 및 주소가 제공된다. 기록 데이터는, 관련된 명령 및 주소가, 기록 데이터가 뱅크 1 또는 2에 기록(및/또는 다음 메모리 칩으로 재송(repeated)(도 8 참조))되게 할 때까지 기록 버퍼(46)에 머무른다. 몇몇 실시예는 기록 버퍼를 포함하지 않거나, 본 명세서에 설명된 것과 다르게 동작하는 기록 버퍼를 포함한다.
도 2를 더 참조하면, 포트 제어 회로(48)는 기록 데이터를 수신하고 그 기록 데이터를 뱅크 1 및 2로 전달한다. 포트 제어 회로(48)는 또한 뱅크 1 및 2로부터 판독 데이터를 수신하고 그 판독 데이터를 포트 1에 제공한다. 마찬가지로, 메모리 칩(40)은 포트 2로부터 기록 데이터를 수신하는 기록 버퍼(56)를 포함한다. 포트 제어 회로(58)는 기록 데이터를 수신하고 그 기록 데이터를 뱅트 3 및 4로 전달한다. 포트 제어 회로(48)는 또한 뱅크 3 및 4로부터 판독 데이터를 수신하고 그 판독 데이터를 포트 2에 제공한다. 메모리 칩(40)은 수신기(36)로부터 명령 및 주소를 수신하고 그 명령 및 주소를 뱅크 1, 2, 3 및 4에 제공(및/또는 다음 칩으로 재송(도 8 참조))하는 제어기 회로(44)를 더 포함한다. 제어기 회로(44)는 다른 회로와도 통신한다.
도 3은 포트 1의 수신기(30-1)와 송신기(30-2) 및 포트 2의 수신기(32-1)와 송신기(32-2)를 도시한다. 뱅크 세트(66)는 제 1 뱅크 세트이고 뱅크 세트(68)는 제 2 뱅크 세트이다. 뱅크 세트(66,68)는 각각 하나의 뱅크, 2 개의 뱅크를 포함하거나, 뱅크를 2 개보다 많이 포함할 수 있다. 도 3은 대응하는 데이터 포트 1 및 2를 포함하는 칩(12)도 도시한다. 칩(12)의 포트 1은 수신기(60-1)와 송신기(60-2)를 포함하고, 칩(12)의 포트 2는 수신기(62-1)와 송신기(62-2)를 포함한다. 송신기(64)는 칩(12) 내의 포트, 상호접속부(28) 및 (수신기(36)를 포함하는) 칩(20) 내의 포트를 통해 주소 및 명령 신호를 제공한다. 송신기 및 수신기는 메모리 제어기의 일부로서 또는 메모리 제어기와 별도로 고려될 수 있다.
도 4는 단방향 시그널링을 가진 도전체를 도시한다. 이와 달리, 도 1 내지 도 3은 연속적 또는 동시적일 수 있는 양방향 시그널링을 가진 도전체를 도시한다. 도 4를 참조하면, 칩(72)(메모리 제어기를 포함함)은 기록 데이터를 송신하도록 각각 송신기(80-1)와 송신기(80-3)를 포함하는 데이터 포트 1 및 3을 포함한다. 칩(72)은 판독 데이터를 수신하도록 각각 수신기(80-2)와 수신기(80-4)를 포함하는 데이터 포트 2 및 4도 포함한다. 송신기(64)는 칩(72) 내의 포트, 상호접속부(28) 및 (수신기(36)를 포함하는) 칩(74) 내의 포트를 통해 주소 및 명령 신호를 제공한다.
메모리 칩(74)은 기록 데이터를 수신하도록 각각 수신기(84-1)와 수신기(84-3)를 포함하는 데이터 포트 1 및 3을 포함한다. 칩(74)은 뱅크(66,68)로부터 각각 판독 데이터를 송신하도록 각각 송신기(84-2) 및 송신기(84-4)를 포함하는 데이터 포트 2 및 4도 포함한다. 인터페이스 회로(88)는 뱅크(66)와 수신기(84-1) 및 송신기(84-2) 사이에서 인터페이싱한다. 인터페이스 회로(90)는 뱅크(68)와 수신기(84-3) 및 송신기(84-4) 사이에서 인터페이싱한다. 인터페이스 회로(88,90)는 기록 버퍼와 제어 회로를 포함할 수 있다. 제어 회로(92)는 뱅크(66,68)에 명령 및 주소 신호를 제공하고, 인터페이스 회로(88,90)에 다른 제어 신호를 제공한다.
도 5는 메모리 제어기(104)를 포함하는 칩(102) 및 양방향 데이터 포트 1, 2 및 3을 포함하는 메모리 칩(106)을 구비한 시스템을 도시한다. 포트 1, 2 및 3은 각각 송신기 및 수신기(30,32,34)를 포함한다. 포트 3은 상호접속부(26)에 결합된다. 포트 1, 2 및 3은 각각 뱅크 세트(66,68,70)로 매핑된다. 명령 및 주소는 수신기(36)를 통해 제공된다. 실제 구현에서, 포트와 뱅크 세트 사이에 다양한 회로가 존재할 수 있다.
도 6은 칩(132)과 메모리 칩(140)을 구비한 시스템을 도시한다. 칩(132)은 구성 선택 회로(136)를 포함하는 메모리 제어기(134)를 포함한다. 메모리 칩(140)은 각각 송신기 및 수신기(30,32,34)를 포함하는 3 개의 양방향 데이터 포트 1, 2 및 3을 포함한다. 포트 1은 기록 버퍼(146)와 포트 제어기 회로(148)(도 2에 도시된 것과 같음)를 통해 뱅크 세트(66)로 매핑된다. 그러나, 포트 2 및 3은 조종 회로(156)를 통해 뱅크 세트(68,70)에 결합된다. 조종 회로(156)는 뱅크 세트(68,70)로부터의 판독 데이터를 포트 2와 3 중 어느 하나 또는 양자 모두로 지시하거나, 기록 버퍼(152)를 통해 포트 2 및 3으로부터의 기록 데이터를 뱅크 세트(68,70) 중 어느 하나 또는 양자 모두로 지시할 수 있다. 구성 선택 회로(136)는 뱅크 세트(68,70)와 포트 2 및 3의 매핑 구성을 선택할 수 있다. 구성은 상호접속부(28) 및 명령/주소 포트(수신기(36)를 포함함)를 통해 제어 회로(156)에 제공된다. 제어 회로(156)는 조정 회로(156) 및 다른 회로를 제어한다.
도 7은 메모리 제어기(162)를 구비한 칩(160) 및 메모리 칩(166)을 가진 시스템을 도시한다. 메모리 칩(166)은 각각 송신 및 수신 회로(30,32,34)를 포함하는 양방향 포트 1, 2 및 3을 포함한다. 포트 1은 기록 버퍼(146)와 포트 제어기 회로(148)(도 2와 도 6에 도시된 것과 같음)를 통해 뱅크 세트(66)로 매핑된다. 포트 2는 기록 버퍼(148)와 조종 회로(172)를 통해 뱅크 세트(68)로 매핑된다. 조종 회로(172)는 뱅크 세트(68)로부터의 판독 데이터를 포트 2 및/또는 포트 3으로 지시한다. 제어 및 주소 신호는 포트 3을 통해 제어기 회로(170)에 제공된다. 몇몇 실시예에서, 때때로, 포트 3은 또한 뱅크 세트(68)에 기록 데이터를 전달하고/하거나 뱅크 세트(68)로부터 판독 데이터를 전달할 수 있다. 메모리 제어기(162)는 조종 회로(173) 및 관련 회로를 제어하라는 명령을 제어 회로(170)에 제공하는 구성 선택 회로(164)를 포함할 수 있다.
본 명세서에 설명된 메모리 제어기와 메모리 칩은 다양한 시스템에 포함될 수 있다. 예컨대, 도 8을 참조하면, 칩(174), 메모리 제어기(176) 및 메모리 칩(180-1 내지 180-N 및 190-1 내지 190-N)은 본 명세서에 설명된 다양한 칩, 메모리 제어기 및 메모리 칩을 나타낸다. 도전체(178-1 내지 178-N)는 각각 본 명세서에 설명된 여러 단방향 또는 양방향 상호접속부 중 어느 하나를 나타낸다. 설명한 바와 같이, 메모리 칩은 다음 메모리 칩으로 신호를 재송할 수 있다. 예컨대, 메모리 칩(180-1 내지 180-N)은 상호접속부(186-1 내지 186-N)를 통해 메모리 칩(190-N)으로 몇몇 신호를 재송한다. 신호는 명령, 주소 및 기록 데이터를 포함할 수 있다. 신호는 판독 데이터도 포함할 수 있다. 만일 판독 데이터가 칩(180-1 내지 180-N)에서 칩(190-1 내지 190-N)으로 재송되면, 그 판독 데이터는 메모리 제어기(176)에 직접 전달되어야 할 필요가 없다. 이러한 경우에, 메모리 제어기(176)에서 칩(180-1 내지 180-N)으로의 단방향 시그널링은 도 1 내지 도 3 및 도 5 내지 도 7의 양방향 시그널링보다는 도 8의 시스템에서 사용될 수 있다. 판독 데이터는 상호접속부(188-1 내지 188-N)를 통해 메모리 칩(190-1 내지 190-N)에서 메모리 제어기(176)로 전달될 수 있다. 상호접속부(188-1 내지 188-N)는 모든 실시예에 포함되지 않는다.
도 8을 더 참조하면, 메모리 칩(180-1 내지 180-N)은 메모리 모듈(182)의 기판(184)의 한 면 또는 양면에 존재할 수 있다. 메모리 칩(190-1 내지 190-N)은 메모리 모듈(192)의 기판(194)의 한 면 또는 양면에 존재할 수 있다. 이와 달리, 메모리 칩(180-1 내지 180-N)은 칩(174)과 모듈(192)을 지지하는 마더보드 상에 존재할 수 있다. 이 경우에, 기판(184)은 마더보드의 일부를 나타낸다. 도 8 또는 다른 도면이 단일 메모리 칩을 도시하는 경우, 일련의 메모리 칩이 존재할 수 있다.
도 9는 메모리 칩(210-1 내지 210-N)이 메모리 모듈 기판(214)의 한 면 또는 양면에 존재하고 메모리 칩(220-1 내지 220-N)이 메모리 모듈 기판(224)의 한 면 또는 양면에 존재하는 시스템을 도시한다. 몇몇 실시예에서, 메모리 제어기(200)와 메모리 칩(210-1 내지 210-N)은 버퍼(212)를 통해 통신하고, 메모리 제어기(200)와 메모리 칩(220-1 내지 220-N)은 버퍼(212,222)를 통해 통신한다. 이러한 버퍼 시스템에서, 메모리 제어기는 버퍼와 함께, 버퍼가 메모리 칩과 함께 사용하는 것과는 다른 시그널링을 사용할 수 있다. 이들 메모리 칩과 메모리 제어기(200)는 본 명세서에 설명된 메모리 칩과 메모리 제어기를 나타낸다. 일부 실시예는 도 9에 도시되지 않은 다른 도전체를 포함할 수 있다.
도 10은 메모리 제어기(234)를 포함하는 칩(232)에 결합된 제 1 및 제 2 채널(236,238)을 도시한다. 채널(236,238)은 각각 예컨대, 본 명세서에 설명된 메모리 칩을 포함하는 메모리 모듈(242,244)에 결합된다.
도 11에서, 메모리 제어기(252)(전술한 메모리 제어기 중 임의의 메모리 제어기를 나타냄)는 하나 이상의 프로세서 코어(254)도 포함하는 칩(250)에 포함된다. 입/출력 제어기 칩(256)은 칩(250)에 결합되고, 무선 송신기 회로 및 무선 수신기 회로(258)에도 결합된다. 도 13에서, 메모리 제어기(252)는 허브 칩(274)에 포함된다. 허브 칩(274)은 칩(270)(하나 이상의 프로세서 코어(272)를 포함함)과 입/출력 제어기 칩(278) 사이에 결합된다. 입/출력 제어기 칩(278)은 무선 송신기 회로 및 무선 수신기 회로(258)에 결합된다. 만일 포함된다면, 구성 선택 회로는 메모리 제어기 또는 다른 곳에 존재할 수 있다.
추가 정보 및 실시예
예시되고 설명된 각 상호접속부는 각각 하나 또는 2 개의 도전체일 수 있는 다수의 레인을 포함할 수 있다. 상이한 상호접속부들은 폭이 동일하거나 서로 다를 수 있다.
본 발명은 임의의 특정 시그널링 기술 또는 프로토콜로 제한되지 않는다. 예컨대, 시그널링은 단일형(single ended) 또는 차동형일 수 있다. 시그널링은 전압 레벨을 2 개만 포함하거나 2 개보다 많이 포함할 수 있다. 시그널링은 단일 데이터 레이트, 2 배 데이터 레이트, 4 배 데이터 레이트 또는 8진수(octal) 데이터 등일 수 있다. 시그널링은 인코딩된 심볼 및/또는 패킷화된 신호를 포함할 수 있다. 클록(또는 스트로브) 신호는 신호와 별도로 전송되거나 신호 내에 내장될 수 있다. 다양한 코딩 기술이 사용될 수 있다. 본 발명은 특정 유형의 송신기 및 수신기로 제한되지 않는다. 송신기와 수신기 및 다른 회로에서 다양한 클로킹 기술이 사용될 수 있다. 도면에서 수신기 부호는 초기 수신 회로와 관련 래칭 및 클로 킹 회로 양자 모두를 포함할 수 있다. 칩들 사이의 상호접속부들은 각각 일대일이거나 각각 다분기 배치에 존재할 수 있고, 또는 일부는 일대일이지만 다른 것들은 다분기 배치이다.
하나 이상의 모듈을 도시하는 도면에서, 도시된 모듈과 병렬식 및/또는 직렬식으로 연결된 하나 이상의 다른 모듈이 존재할 수 있다.
도면의 시스템의 실제 구현에서는, 다른 회로, 제어 라인 및 아마 상호접속부(도시 생략)가 존재할 것이다. 도면이 도전체를 통해 접속된 2 개의 블록을 도시하는 경우에, 도시되지 않은 매개 회로가 있을 수 있다. 블록의 형태 및 관련 크기가 실제 형태 및 관련 크기와 관련이 있는 것은 아니다.
실시예는 본 발명의 구현 또는 예시이다. 명세서에서 "실시예", "일 실시예", "몇몇 실시예" 또는 "다른 실시예"는 실시예와 관련하여 설명된 특정 형상부, 구조 또는 특성이 본 발명의 적어도 일부의 실시예에 포함되지만 반드시 모든 실시예에 포함되는 것은 아님을 의미한다. 다양한 표현 "실시예", "일 실시예" 또는 "몇몇 실시예"가 반드시 동일한 실시예 전부를 지칭하는 것은 아니다.
구성요소 "A"가 구성요소 "B"에 결합된다고 하면, 구성요소 A는 구성요소 B에 직접 결합되거나 예컨대, 구성요소 C를 통해 간접적으로 결합될 수 있다.
명세서 또는 특허청구범위가, 부품, 형상부, 구조, 프로세스 또는 특성 A가 부품, 형상부, 구조, 프로세스 또는 특성 B를 "야기한다"고 기술하는 경우에, 이는 "A"가 적어도 일부분 "B"를 야기하지만 "B"를 야기하는 데 있어서 지원하는 적어도 하나의 다른 부품, 형상부, 구조, 프로세스 또는 특성이 존재할 수도 있음을 의미 한다.
명세서가 부품, 형상부, 구조, 프로세스 또는 특성이 포함"될 수 있다"고 기술하는 경우에, 그 특정 부품, 형상부, 구조, 프로세스 또는 특성이 포함되어야할 필요는 없다. 만일 명세서 또는 특허청구범위가 "하나의" 구성요소를 지칭하면, 이는 구성요소가 하나만 있음을 의미하지 않는다.
본 발명은 본 명세서에 설명된 특정 세부사항으로 제한되지 않는다. 실제로, 본 발명의 범위 내에서 전술한 기술 및 도면에 다수의 다른 변경이 이루어질 수 있다. 따라서, 본 발명의 범위를 규정하는 후속하는 특허청구범위는 임의의 보정을 포함한다.

Claims (20)

  1. 제 1 및 제 2 뱅크 세트와,
    상기 제 1 뱅크 세트로 매핑되지만, 상기 제 2 뱅크 세트로는 매핑되지 않는 제 1 데이터 포트와,
    상기 제 2 뱅크 세트로 매핑되지만, 상기 제 1 뱅크 세트로는 매핑되지 않는 제 2 데이터 포트와,
    상기 제 1 데이터 포트에 결합되는 제 1 기록 버퍼와,
    상기 제 2 데이터 포트에 결합되는 제 2 기록 버퍼와,
    상기 제 1 데이터 포트와 상기 제 1 뱅크 세트 사이에 결합되는 제 1 포트 제어 회로와,
    상기 제 2 데이터 포트와 상기 제 2 뱅크 세트 사이에 결합되는 제 2 포트 제어 회로를 포함하는
    메모리 칩.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 데이터 포트는 양방향 데이터 포트인
    메모리 칩.
  3. 제 1 항에 있어서,
    명령 및 주소 신호를 수신하고 상기 명령 및 주소 신호를 상기 제 1 및 제 2 뱅크 세트에 제공하도록 하는 단방향 포트와,
    상기 제 1 기록 버퍼 및 상기 제 2 기록 버퍼에 결합되는 제 3 포트 제어 회로를 더 포함하되,
    상기 제 3 포트 제어 회로는
    상기 명령 및 주소 신호를 상기 제 1 및 제 2 뱅크 세트에 제공하는 것과,
    상기 명령 및 주소 신호를 다음 칩으로 중계(repeat)하는 것
    중 하나를 수행하는
    메모리 칩.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 포트 제어 회로는 상기 제 1 기록 버퍼와 상기 제 1 뱅크 세트 사이에 결합되고,
    상기 제 2 포트 제어 회로는 상기 제 2 기록 버퍼와 상기 제 2 뱅크 세트 사이에 결합되는
    메모리 칩.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 1 데이터 포트를 통한 상기 제 1 뱅크 세트에 대한 동시적(concurrent) 판독 및 기록 액세스 및 상기 제 2 데이터 포트를 통한 상기 제 2 뱅크 세트에 대한 동시적 판독 및 기록 액세스가 존재하는
    메모리 칩.
  8. 제 1 항에 있어서,
    제 3 뱅크 세트로 매핑되는 제 3 데이터 포트를 더 포함하되,
    상기 제 1, 제 2 및 제 3 뱅크 세트는 각각 적어도 2 개의 뱅크를 포함하는
    메모리 칩.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 데이터 포트는 단방향 데이터 포트이고,
    상기 메모리 칩은 상기 제 1 뱅크 세트로 매핑되는 제 3 데이터 포트 및 상기 제 2 뱅크 세트로 매핑되는 제 4 데이터 포트를 더 포함하되,
    상기 제 3 및 제 4 데이터 포트는 단방향 포트인
    메모리 칩.
  10. 제 1 항에 있어서,
    상기 제 1 및 제 3 데이터 포트와 상기 제 1 뱅크 세트 사이에 결합되는 제 1 인터페이스 회로와,
    상기 제 2 및 제 4 데이터 포트와 상기 제 2 뱅크 세트 사이에 결합되는 제 2 인터페이스 회로를 더 포함하는
    메모리 칩.
  11. 제 1 및 제 2 뱅크 세트와,
    상기 제 1 뱅크 세트로 매핑되지만, 상기 제 2 뱅크 세트로는 매핑되지 않는 제 1 데이터 포트와,
    상기 제 2 뱅크 세트로 선택적으로 매핑되지만, 상기 제 1 뱅크 세트로는 매핑되지 않는 제 2 데이터 포트와,
    상기 제 2 뱅크 세트로 선택적으로 매핑되는 명령, 주소 및 데이터 결합 포트와,
    상기 제 2 데이터 포트 및 상기 결합 포트와 상기 제 2 뱅크 세트 사이에서의 매핑을 선택하는 조종 회로를 포함하는
    메모리 칩.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 2 데이터 포트는 양방향 데이터 포트인
    메모리 칩.
  13. 제 11 항에 있어서,
    상기 제 1 데이터 포트를 통한 상기 제 1 뱅크 세트에 대한 동시적 판독 및 기록 액세스 및 상기 제 2 데이터 포트를 통한 상기 제 2 뱅크 세트에 대한 동시적 판독 및 기록 액세스가 존재하는
    메모리 칩.
  14. 메모리 제어기, 제 1 및 제 2 데이터 포트, 명령 및 주소 포트를 포함하는 제 1 칩과,
    각각 다수의 레인(lane)을 포함하는 제 1, 제 2 및 제 3 상호접속부와,
    제 2 칩을 포함하되,
    상기 제 2 칩은,
    제 1 및 제 2 뱅크 세트와,
    상기 제 1 칩의 상기 제 1 데이터 포트에 결합되고 상기 제 1 뱅크 세트로 매핑되지만, 상기 제 2 뱅크 세트로는 매핑되지 않는 제 1 데이터 포트와,
    상기 제 1 칩의 상기 제 2 데이터 포트에 결합되고 상기 제 2 뱅크 세트로 매핑되지만, 상기 제 1 뱅크 세트로는 매핑되지 않는 제 2 데이터 포트와,
    상기 제 1 데이터 포트와 결합되는 제 1 기록 버퍼와,
    상기 제 2 데이터 포트와 결합되는 제 2 기록 버퍼와,
    상기 제 1 데이터 포트와 상기 제 1 뱅크 세트 사이에 결합되는 제 1 포트 제어 회로와,
    상기 제 2 데이터 포트와 상기 제 2 뱅크 세트 사이에 결합되는 제 2 포트 제어 회로와,
    상기 제 2 뱅크 세트로 선택적으로 매핑되는 명령, 주소 및 데이터 결합 포트와,
    상기 제 2 데이터 포트 및 상기 결합 포트와 상기 제 2 뱅크 세트 사이에서의 매핑을 선택하는 조종 회로를 포함하는
    시스템.
  15. 제 14 항에 있어서,
    상기 제 2 칩의 상기 제 1 및 제 2 데이터 포트는 양방향 데이터 포트인
    시스템.
  16. 제 14 항에 있어서,
    상기 제 2 칩의 상기 제 1 포트에 결합되는 제 1 기록 버퍼 및 상기 제 2 칩의 상기 제 2 포트에 결합되는 제 2 기록 버퍼를 더 포함하는
    시스템.
  17. 제 14 항에 있어서,
    상기 제 2 칩의 상기 제 1 데이터 포트를 통한 상기 제 1 뱅크 세트에 대한 동시적 판독 및 기록 액세스 및 상기 제 2 칩의 상기 제 2 데이터 포트를 통한 상기 제 2 뱅크 세트에 대한 동시적 판독 및 기록 액세스가 존재하는
    시스템.
  18. 제 14 항에 있어서,
    상기 제 1 및 제 2 칩의 상기 제 1 및 제 2 데이터 포트는 단방향 데이터 포트인
    시스템.
  19. 제 14 항에 있어서,
    상기 제 1 칩에 결합된 무선 송신기 및 수신기 회로를 더 포함하는
    시스템.
  20. 제 14 항에 있어서,
    상기 제 1 칩은 적어도 하나의 프로세서 코어를 포함하는
    시스템.
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