JP3811143B2 - メモリ制御回路 - Google Patents
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Description
【０００１】
本発明は、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）に関し、特にＳＤＲＡＭを制御するメモリ制御回路に関する。
【０００２】
【従来の技術】
エムペグ（ＭＰＥＧ）コーデックに使用するフレームメモリ及びコンピュータの主記憶装置等に使用するメモリとして、ＳＤＲＡＭが広く利用されている。ＳＤＲＡＭは記憶領域であるバンクを複数有する。ＳＤＲＡＭを制御するメモリ制御回路は、外部からのコマンドリクエストに応じてＳＤＲＡＭにコマンドを供給する。コマンドとしては、アクティブコマンド、ライトコマンド、リードコマンド、及びプリチャージコマンド等がある。メモリ制御回路はバンク毎のコマンドリクエストから１クロックサイクルで１つのコマンドを生成する。メモリ制御回路は、適切なタイミングでコマンドを生成するため、コマンドの生成を管理するステートマシンをバンク毎に備える。「ステートマシン」は、入力条件により予め設定された複数のステートを順に遷移する回路である。バンク毎のステートマシンが互いのステートを監視し、コマンドの生成を効率的に行う手法が提案されている（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開２００２−２８８０３７号公報
【０００４】
【発明が解決しようとする課題】
バンク毎のステートマシンが互いのステートを監視するためには、他のステートマシンのステート情報及び他のステートマシンの１クロックサイクル後のステート情報が入力条件として必要となる。ステートマシンの回路規模及び複雑度は入力条件の数に比例して増大するため、メモリ制御回路の設計期間及び回路規模が増大する。また、ステートマシン同士が情報をやり取りするので、データが安定しないタイミングループが発生する。
【０００５】
上記問題点を鑑み、本発明は、コマンドの生成を効率的に行い、且つ、小回路規模で構成可能なメモリ制御回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成する為に、本発明の特徴は、メモリが有する第１バンクに対する第１コマンドリクエストと第１ステート情報に基づいて第１の次サイクルステート情報を生成する第１ステートマシンと、前記第１の次サイクルステート情報をラッチし、前記第１ステート情報として出力する第１ステートレジスタと、前記メモリが有する第２バンクに対する第２コマンドリクエストと第２ステート情報に基づいて第２の次サイクルステート情報を生成する第２ステートマシンと、前記第２の次サイクルステート情報をラッチし、前記第２ステート情報として出力する第２ステートレジスタと、前記第１及び第２の次サイクルステート情報を優先度付けして第１の次サイクルイネーブル信号を生成する第１判定回路と、前記第１の次サイクルステート情報がラッチされるクロックサイクルと同一のクロックサイクルにおいて前記第１の次サイクルイネーブル信号をラッチし、前記第１ステート情報の有効性の有無を指示する第１イネーブル信号として出力する第１イネーブルレジスタと、前記第１及び第２の次サイクルステート情報を優先度付けして第２の次サイクルイネーブル信号を生成する第２判定回路と、前記第２の次サイクルステート情報がラッチされるクロックサイクルと同一のクロックサイクルにおいて前記第２の次サイクルイネーブル信号をラッチし、前記第２ステート情報の有効性の有無を指示する第２イネーブル信号として出力する第２イネーブルレジスタと、前記第１及び第２ステート情報と前記第１及び第２ステート情報に対応する前記第１及び第２イネーブル信号とを同一のクロックサイクルで受け取り、コマンドを生成するバンク制御回路とを備えるメモリ制御回路であることを要旨とする。
【０００８】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。この実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００９】
本発明の実施の形態に係るメモリシステムは、図１に示すように、メモリ２、メモリ２に接続されたメモリ制御回路１ａ、メモリ制御回路１ａに接続されたシステムバス４、システムバス４に接続された信号処理回路３を備える。メモリ制御回路１ａは、メモリ２が有する複数のバンクＢ０，Ｂ１，・・・・・のそれぞれに対するコマンドリクエストＣＭＲ１，ＣＭＲ２，・・・・・に応じて複数のステート情報ＳＴ１，ＳＴ２，・・・・・及び複数のステート情報ＳＴ１，ＳＴ２，・・・・・の有効性の有無を指示する複数のイネーブル信号ＥＮ１，ＥＮ２，・・・・・をそれぞれ生成してメモリ２を制御する。ここで、「ステート情報」とは、メモリ２に供給されるコマンドＣＯＭの生成に必要な情報であることを意味する。信号処理回路３は各種信号処理を実行し、システムバス４を介してコマンドリクエストＣＭＲをメモリ制御回路１ａに伝達する。メモリ２としては、第１バンクＢ０，第２バンクＢ１，・・・・・等の複数のバンクを有するＳＤＲＡＭが使用できる。信号処理回路３は、複数個の信号処理コア３ａ，３ｂ，・・・・・を備える。
【００１０】
メモリ制御回路１ａは、システムバス４とメモリ２との間に接続されたデータ制御回路９、システムバス４に接続されたデマルチプレクサ７ａ、デマルチプレクサ７ａに接続されたステート生成部５ａ、ステート生成部５ａに接続されたイネーブル信号生成部６ａ、ステート生成部５ａ及びイネーブル信号生成部６ａに接続されたバンク制御回路８ａを備える。ステート生成部５ａは複数のバンクＢ０，Ｂ１，・・・・・のそれぞれに対するコマンドリクエストに応じて複数のステート情報ＳＴ１，ＳＴ２，・・・・・をそれぞれ生成する。イネーブル信号生成部６ａは、複数のステート情報ＳＴ１，ＳＴ２，・・・・・の有効性の有無をそれぞれ指示する複数のイネーブル信号ＥＮ１，ＥＮ２，・・・・・を生成する。バンク制御回路８ａは、複数のステート情報ＳＴ１，ＳＴ２，・・・・・と複数のイネーブル信号ＥＮ１，ＥＮ２，・・・・・とに基づいてコマンドＣＯＭを生成する。データ制御回路９は、システムバス４とメモリ２との間で入出力が行われる書き込み・読み出しデータＤ１及びＤ２を制御する。
【００１１】
ステート生成部５ａは、デマルチプレクサ７ａとバンク制御回路８ａとの間に接続された第１ステート生成回路５１及び第２ステート生成回路５２を備える。第１ステート生成回路５１は、複数のステート情報ＳＴ１，ＳＴ２，・・・・・の１つである第１ステート情報ＳＴ１及び第１ステート情報ＳＴ１の１クロックサイクル後のステートを示す第１の次サイクルステート情報ＣＳＴ１を生成する。第２ステート生成回路５２は、複数のステート情報ＳＴ１，ＳＴ２，・・・・・の１つである第２ステート情報ＳＴ２及び第２ステート情報ＳＴ２の１クロックサイクル後のステートを示す第２の次サイクルステート情報ＣＳＴ２を生成する。尚、デマルチプレクサ７ａは、例えば第１のコマンドリクエストＣＭＲ１及び第２コマンドリクエストＣＭＲ２を第１ステート生成回路５１及び第２ステート生成回路５２にそれぞれ供給する。
【００１２】
また、イネーブル信号生成部６ａは、ステート生成部５ａとバンク制御回路８ａとの間に接続された第１イネーブル信号生成回路６１及び第２イネーブル信号生成回路６２を備える。第１イネーブル信号生成回路６１は、第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２に基づき、複数のイネーブル信号ＥＮ１，ＥＮ２，・・・・・の１つである第１イネーブル信号ＥＮ１を生成する。第２イネーブル信号生成回路６２は、第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２に基づき、複数のイネーブル信号ＥＮ１，ＥＮ２，・・・・・の１つである第２イネーブル信号ＥＮ２を生成する。
【００１３】
更に、第１ステート生成回路５１は、デマルチプレクサ７ａ及びバンク制御回路８ａに接続された第１ステートマシン５１ａ、第１ステートマシン５１ａに接続された第１ステートレジスタ５１ｂを備える。第１ステートマシン５１ａは、第１コマンドリクエストＣＭＲ１及び第１ステート情報ＳＴ１に基づいて第１の次サイクルステート情報ＣＳＴ１を作成する。第１ステートレジスタ５１ｂは、第１の次サイクルステート情報ＣＳＴ１をラッチし、第１ステート情報ＳＴ１としてバンク制御回路８ａに供給する。
【００１４】
第２ステート生成回路５２は、デマルチプレクサ７ａ及びバンク制御回路８ａに接続された第２ステートマシン５２ａ、第２ステートマシン５２ａに接続された第２ステートレジスタ５２ｂを備える。第２ステートマシン５２ａは、第２コマンドリクエストＣＭＲ２及び第２ステート情報ＳＴ２に基づいて第２の次サイクルステート情報ＣＳＴ２を作成する。第２ステートレジスタ５２ｂは、第２の次サイクルステート情報ＣＳＴ２をラッチし、第２ステート情報ＳＴ２としてバンク制御回路８ａに供給する。
【００１５】
一方、第１イネーブル信号生成回路６１は、第１ステートマシン５１ａと第１ステートレジスタ５１ｂとの接続点及び第２ステートマシン５２ａと第２ステートレジスタ５２ｂとの接続点に接続された第１判定回路６１ａ、第１判定回路６１ａとバンク制御回路８ａとの間に接続された第１イネーブルレジスタ６１ｂを備える。第１判定回路６１ａは、第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２を優先度付けして第１の次サイクルイネーブル信号ＣＥＮ１を生成する。第１イネーブルレジスタ６１ｂは、第１の次サイクルステート情報信号ＣＥＮ１をラッチし、第１イネーブル信号ＥＮ１としてバンク制御回路８ａに供給する。
【００１６】
第２イネーブル信号生成回路６２は、第２ステートマシン５２ａと第２ステートレジスタ５２ｂとの接続点及び第２ステートマシン５２ａと第２ステートレジスタ５２ｂとの接続点に接続された第２判定回路６２ａ、第２判定回路６２ａとバンク制御回路８ａとの間に接続された第２イネーブルレジスタ６２ｂを備える。第２判定回路６２ａは、第２の次サイクルステート情報ＣＳＴ２及び第２の次サイクルステート情報ＣＳＴ２を優先度付けして第２の次サイクルイネーブル信号ＣＥＮ２を生成する。第２イネーブルレジスタ６２ｂは、第２の次サイクルステート情報信号ＣＥＮ２をラッチし、第２イネーブル信号ＥＮ２としてバンク制御回路８ａに供給する。
【００１７】
バンク制御回路８ａは、図２に示すように、第１ステート情報端子８０ａ及び第１イネーブル端子８０ｃに接続された第１コマンド生成回路８１、第２ステート情報端子８０ｂ及び第２イネーブル端子８０ｄに接続された第２コマンド生成回路８２、第１コマンド生成回路８１及び第２コマンド生成回路８２に入力側が接続され、コマンド出力端子８０ｅに出力側が接続されたコマンドレジスタ８６、第１イネーブル端子８０ｃ及び第２イネーブル端子８０ｄに接続されたバンク選択回路８３ａ、及びバンク選択回路８３ａとバンクセレクト端子８０ｆとの間に接続されたセレクト信号レジスタ８７を備える。第１コマンド生成回路８１は、第１イネーブル信号ＥＮ１が有効時に第１ステート情報ＳＴ１からコマンドＣＯＭを作成する。第２コマンド生成回路８２は、第２イネーブル信号ＥＮ２が有効時に第２ステート情報ＳＴ２からコマンドＣＯＭを作成する。コマンドレジスタ８６は、コマンドＣＯＭをラッチしてコマンド出力端子８０ｅに供給する。バンク選択回路８３ａは、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２に基づいてバンク選択信号ＢＳＬを生成する。セレクト信号レジスタ８７は、バンク選択信号ＢＳＬをラッチしてバンクセレクト端子８０ｆに供給する。
【００１８】
図１に示す第１判定回路６１ａは、図３に示すような対応付けにより、第１の次サイクルイネーブル信号ＣＥＮ１を生成する。図３の表に示す論理値”１”は第１の次サイクルイネーブル信号ＣＥＮ１が有効であることを示している。論理値”０”は第１の次サイクルイネーブル信号ＣＥＮ１が無効であることを示している。即ち、第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２が等しいステートの場合はいずれも優先度無しと判断される。第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２のいずれかがリード及びライトを意味するステートである場合はリード及びライトを意味するステートが優先度有りと判断される。また、第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２の組み合わせが、アクティブを意味するステート及びプリチャージを意味するステートの組み合わせである場合、アクティブを意味するステートが優先度有りと判断される。
【００１９】
これに対して、第２判定回路６２ａは、図４に示すような対応付けにより、第２の次サイクルイネーブル信号ＣＥＮ２を生成する。図４の表に示す論理値”１”は第２の次サイクルイネーブル信号ＣＥＮ２が有効であることを示している。論理値”０”は第２の次サイクルイネーブル信号ＣＥＮ２が無効であることを示している。第１判定回路６１ａ及び第２判定回路６２ａは、図３及び図４に示すように、次サイクルイネーブル信号ＣＥＮ１及び第２の次サイクルイネーブル信号ＣＥＮ２のいずれか一方のみを有効としている。このため、第１ステートマシン５１ａ及び第２ステートマシン５２ａは、互いのステートを監視することなく、第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２をそれぞれ生成する。
【００２０】
次に、図１〜図６を用いて実施の形態に係るメモリ制御方法を説明する。
【００２１】
（イ）先ず、図５のステップＳ１０１において、図１に示す第１ステートマシン５１ａは、図６（ｃ）に示すように、図６（ｅ）に示す第１ステート情報ＳＴ１及び図６（ａ）に示す第１コマンドリクエストＣＭＲ１を入力条件として第１の次サイクルステート情報ＣＳＴ１を生成する。更に、第２ステートマシン５２ａは、図６（ｄ）に示すように、図６（ｆ）に示す第２ステート情報ＳＴ２及び図６（ｂ）に示す第２コマンドリクエストＣＭＲ２に基づき、第２の次サイクルステート情報ＣＳＴ２を生成する。図６（ａ）〜（ｆ）において、Ｉはアイドリングを、Ａはアクティブを、ＷＴはウェイトを、Ｒはリードを、Ｐはプリチャージをそれぞれ示す。更に図６（ｋ）に示すように、アクティブＡ、リードＲ、及びプリチャージＰはコマンド生成を意味するステート情報である。第１ステートマシン５１ａ及び第２ステートマシン５２ａは、図６（ｃ）及び（ｄ）のクロックサイクル４及び８において、コマンド生成を意味する第１の次サイクルステート情報ＣＳＴ１及び第１の次サイクルステート情報ＣＳＴ１を同時に作成している。第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２は、第１ステートレジスタ５１ｂ及び第２ステートレジスタ５２ｂによりラッチされる。この結果、図６（ｅ）及び（ｆ）に示すように、第１ステート情報ＳＴ１及び第２ステート情報ＳＴ２が生成される。
【００２２】
（ロ）次に、ステップＳ１０２において、第１判定回路６１ａは、図３に示す対応付けに基づいて第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２の優先度を判定する。図６（ｇ）のクロックサイクル１においては図６（ｃ）に示す第１の次サイクルステート情報ＣＳＴ１及び図６（ｄ）に示す第２の次サイクルステート情報ＣＳＴ２はそれぞれアクティブＡ及びアイドリングＩなので、第１判定回路６１ａはアクティブＡを優先度有りと判定する。図６（ｇ）のクロックサイクル４においては第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２はそれぞれリードＲ及びアクティブＡなので、第１判定回路６１ａはリードＲを優先度有りと判定する。図６（ｇ）のクロックサイクル６においては第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２はそれぞれリードＲ及びウェイトＷＴなので、第１判定回路６１ａはリードＲを優先度有りと判定する。図６（ｇ）のクロックサイクル９においては第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２はそれぞれプリチャージＰ及びウェイトＷＴなので、第１判定回路６１ａはプリチャージＰを優先度有りと判定する。
【００２３】
（ハ）これに対して、第２判定回路６２ａは、図４に示す対応付けに基づいて第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２の優先度を判定する。図６（ｈ）のクロックサイクル５においては、第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２はそれぞれウェイトＷＴ及びアクティブＡなので、第２判定回路６２ａはアクティブＡを優先度有りと判定する。図６（ｈ）のクロックサイクル８においては、第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２はそれぞれプリチャージＰ及びリードＲなので、第２判定回路６２ａはリードＲを優先度有りと判定する。
【００２４】
（ニ）次に、ステップＳ１０３において、第１判定回路６１ａは、ステップＳ１０２で判定した優先度に応じて第１の次サイクルイネーブル信号ＣＥＮ１を生成する。これに対して、第２判定回路６２ａは、第２の次サイクルイネーブル信号ＣＥＮ２を生成する。この結果、第１判定回路６１ａは、図６（ｇ）のクロックサイクル１、４、６、及び９において論理値”１”を生成する。また、第１判定回路６１ａは、図６（ｇ）のクロックサイクル２、３、５、７、８、及び１０〜１２において論理値”０”を生成する。第２判定回路６２ａは、図６（ｈ）のクロックサイクル５、８、１０、及び１２において論理値”１”を生成する。第２判定回路６２ａは、図６（ｈ）のクロックサイクル１〜４、６、７、９、及び１１において論理値”０”を生成する。第１の次サイクルイネーブル信号ＣＥＮ１及び第１の次サイクルイネーブル信号ＣＥＮ１は、第１イネーブルレジスタ６１ｂ及び第２イネーブルレジスタ６２ｂによりラッチされる。この結果、図６（ｉ）及び（ｊ）に示すように第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２が生成される。
【００２５】
（ホ）次に、ステップＳ１０４において、図２に示す第１コマンド生成回路８１は、第１イネーブル信号ＥＮ１が論理値”１”、且つ、第１ステートＳＴ１がコマンド発生を意味するステートである場合に、第１ステートＳＴ１に対応するコマンドを生成する。また、第２コマンド生成回路８２は、第２イネーブル信号ＥＮ１が論理値”１”、且つ、第２ステートＳＴ２がコマンド発生を意味するステートである場合に、第２ステートＳＴ２に対応するコマンドを生成する。更に、バンク選択回路８３ａは、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２のいずれかが論理値”１”である場合、第１イネーブル信号ＥＮ１が論理値”１”であれば第１バンクＢ０を選択し、第２イネーブル信号ＥＮ２が論理値”１”であれば第２バンクＢ１を選択する。
【００２６】
（ヘ）第１コマンド生成回路８１及びコマンドレジスタ８６は、図６（ｋ）のクロックサイクル３に示すように、図６（ｅ）のクロックサイクル２におけるアクティブＡを示す第１ステート情報ＳＴ１に基づき、コマンドＣＯＭとしてアクティブコマンドを作成する。図６（ｋ）及び（ｌ）に示すように、クロックサイクル３で作成されたアクティブコマンドは、バンク選択信号ＢＳＬにより第１バンクＢ０に対して実行される。第１コマンド生成回路８１及びコマンドレジスタ８６は、図６（ｋ）のクロックサイクル６に示すように、図６（ｅ）のクロックサイクル５におけるリードＲを示す第１ステート情報ＳＴ１に基づき、コマンドＣＯＭとしてリードコマンドを作成する。図６（ｋ）及び（ｌ）に示すように、クロックサイクル６で作成されたリードコマンドは、バンク選択信号ＢＳＬにより第１バンクＢ０に対して実行される。第２コマンド生成回路８２及びコマンドレジスタ８６は、図６（ｋ）のクロックサイクル７に示すように、図６（ｆ）のクロックサイクル６におけるアクティブＡを示す第２ステート情報ＳＴ２に基づき、コマンドＣＯＭとしてアクティブコマンドを作成する。図６（ｋ）及び（ｌ）に示すように、クロックサイクル７で作成されたアクティブコマンドは、バンク選択信号ＢＳＬにより第２バンクＢ１に対して実行される。図６（ｋ）及び（ｌ）のクロックサイクル８〜１４においても同様の処理が実行される。メモリ２は、バンク制御回路８ａにより制御され、データ制御回路９を介してシステムバス４に対して書き込み・読み出しデータＤ１及びＤ２を入出力する。
【００２７】
このように、実施の形態に係る第１ステートマシン５１ａ及び第２ステートマシン５２ａは、互いに情報を送受信しないためにそれぞれの回路規模及び複雑度が増大しない。また、第１判定回路６１ａ及び第２判定回路６２ａは、図３及び図４から分かるように、第１ステートマシン５１ａ及び第２ステートマシン５２ａと異なり単純な論理により構成可能である。したがって、コマンドの生成を効率的に行い、且つ、小回路規模で構成可能なメモリ制御回路１ａを構成できる。更に、複雑度が増大しないので、タイミングループが発生せず、短期間で設計可能なメモリ制御回路１ａを構成できる。
【００２８】
なお、図１に示したメモリ制御回路１ａ、システムバス４、及び信号処理回路３は、例えば図７に示すように、同一の半導体チップ９２上にモノリシックに集積化し、半導体集積回路９１を形成できる。図４に示す例においては、半導体集積回路９１は、半導体チップ９２上にボンディングパッド９３、９４、及び９５を備えている。ボンディングパッド９３は、メモリ２と書き込み・読み出しデータＤ２を入出力する為の内部端子である。ボンディングパッド９４は、コマンドＣＯＭをメモリ２に伝達する為の内部端子である。ボンディングパッド９５は、バンクセレクト信号ＢＳＬをメモリ２に伝達する為の内部端子である。
【００２９】
（実施の形態の変形例）
本発明の実施の形態の変形例に係るメモリ制御回路１ｂは、例えば図８に示すように、４バンクを有するＳＤＲＡＭに対応可能な構成でも良い。即ち、デマルチプレクサ７ｂは、複数のバンクのそれぞれに対するコマンドリクエストとして、第１コマンドリクエストＣＭＲ１、第２コマンドリクエストＣＭＲ２、第３コマンドリクエストＣＭＲ３、及び第４コマンドリクエストＣＭＲ４をステート生成部５ｂに供給する。ステート生成部５ｂは、第３コマンドリクエストＣＭＲ３及び第４コマンドリクエストＣＭＲ４に応じて複数のステート情報ＳＴ１，ＳＴ２・・・・・を構成する第３ステート情報ＳＴ３及び第４ステート情報ＳＴ４を更に生成する点が図１に示したステート生成部５ａと異なる。イネーブル信号生成部６ｂは、第３ステート情報ＳＴ３及び第４ステート情報ＳＴ４の有効性の有無をそれぞれ指示する第３イネーブル信号ＥＮ３及び第４イネーブル信号ＥＮ４を更に生成する点が図１に示したイネーブル信号生成部６ａと異なる。バンク制御回路８ｂは、第３ステート情報ＳＴ３、第４ステート情報ＳＴ４、第３イネーブル信号ＥＮ３、及び第４イネーブル信号ＥＮ４を更に受け取る。
【００３０】
詳細にはステート生成部５ｂは、デマルチプレクサ７ｂとバンク制御回路８ｂとの間に接続された第３ステート生成回路５３及び第４ステート生成回路５４を更に備える。第３ステート生成回路５３は、第３ステート情報ＳＴ３及び第３ステート情報ＳＴ３の１クロックサイクル後のステートを示す第３の次サイクルステート情報ＣＳＴ３を生成する。第４ステート生成回路５４は、第４ステート情報ＳＴ４及び第４ステート情報ＳＴ４の１クロックサイクル後のステートを示す第４の次サイクルステート情報ＣＳＴ４を生成する。
【００３１】
また、イネーブル信号生成部６ｂは、ステート生成部５ｂとバンク制御回路８ｂとの間に接続された第３イネーブル信号生成回路６３及び第４イネーブル信号生成回路６４を更に備える。第１イネーブル信号生成回路６１０は、第１〜第４の次サイクルステート情報ＣＳＴ１〜ＣＳＴ４に基づいて第１イネーブル信号ＥＮ１を生成する。第２イネーブル信号生成回路６２０は、第１〜第４の次サイクルステート情報ＣＳＴ１〜ＣＳＴ４に基づいて第２イネーブル信号ＥＮ２を生成する。第３イネーブル信号生成回路６３ａは、第１〜第４の次サイクルステート情報ＣＳＴ１〜ＣＳＴ４に基づいて第３イネーブル信号ＥＮ３を生成する。第４イネーブル信号生成回路６４は、第１〜第４の次サイクルステート情報ＣＳＴ１〜ＣＳＴ４に基づいて第４イネーブル信号ＥＮ４を生成する。
【００３２】
更に、第３ステート生成回路５３は、デマルチプレクサ７ｂ及びバンク制御回路８ｂに接続された第３ステートマシン５３ａ、第３ステートマシン５３ａに接続された第３ステートレジスタ５３ｂを備える。第３ステートマシン５３ａは、第３コマンドリクエストＣＭＲ３及び第３ステート情報ＳＴ３に基づいて第３の次サイクルステート情報ＣＳＴ３を作成する。第３ステートレジスタ５３ｂは、第３の次サイクルステート情報ＣＳＴ３をラッチし、第３ステート情報ＳＴ３としてバンク制御回路８ｂに供給する。
【００３３】
第４ステート生成回路５４は、デマルチプレクサ７ｂ及びバンク制御回路８ｂに接続された第４ステートマシン５４ａ、第４ステートマシン５４ａに接続された第４ステートレジスタ５４ｂを備える。第４ステートマシン５４ａは、第４コマンドリクエストＣＭＲ４及び第４ステート情報ＳＴ４に基づいて第４の次サイクルステート情報ＣＳＴ４を作成する。第４ステートレジスタ５４ｂは、第４の次サイクルステート情報ＣＳＴ４をラッチし、第４ステート情報ＳＴ４としてバンク制御回路８ｂに供給する。
【００３４】
一方、第３イネーブル信号生成回路６３は、第１ステートマシン５１ａと第１ステートレジスタ５１ｂとの接続点、第２ステートマシン５２ａと第２ステートレジスタ５２ｂとの接続点、第３ステートマシン５３ａと第２ステートレジスタ５３ｂとの接続点、及び第４ステートマシン５４ａと第４ステートレジスタ５４ｂとの接続点に接続された第３判定回路６３ａ、第３判定回路６３ａとバンク制御回路８ｂとの間に接続された第３イネーブルレジスタ６３ｂを備える。第３判定回路６３ａは、第１〜第４の次サイクルステート情報ＣＳＴ１〜ＣＳＴ４を優先度付けして第３の次サイクルイネーブル信号ＣＥＮ３を生成する。第３イネーブルレジスタ６３ｂは、第３の次サイクルイネーブル信号ＣＥＮ３をラッチし、第３イネーブル信号ＥＮ３としてバンク制御回路８ｂに供給する。
【００３５】
第４イネーブル信号生成回路６４は、第１ステートマシン５１ａと第１ステートレジスタ５１ｂとの接続点、第２ステートマシン５２ａと第２ステートレジスタ５２ｂとの接続点、第３ステートマシン５３ａと第３ステートレジスタ５３ｂとの接続点、及び第４ステートマシン５４ａと第４ステートレジスタ５４ｂとの接続点に接続された第４判定回路６４ａ、第４判定回路６４ａとバンク制御回路８ｂとの間に接続された第４イネーブルレジスタ６４ｂを備える。第４判定回路６４ａは、第１〜第４の次サイクルステート情報ＣＳＴ１〜ＣＳＴ４を優先度付けして第４の次サイクルイネーブル信号ＣＥＮ４を生成する。第４イネーブルレジスタ６４ｂは、第４の次サイクルイネーブル信号ＣＥＮ４をラッチし、第４イネーブル信号ＥＮ４としてバンク制御回路８ｂに供給する。
【００３６】
また、第１判定回路６１ｃ及び第２判定回路６２ｃには、第３ステートマシン５３ａと第３ステートレジスタ５３ｂとの接続点及び第４ステートマシン５４ａと第４ステートレジスタ５４ｂとの接続点がそれぞれ接続される。第１判定回路６１ｃは、第１〜第４の次サイクルステート情報ＣＳＴ１〜ＣＳＴ４を優先度付けして第１の次サイクルイネーブル信号ＣＥＮ１を生成する。第２判定回路６２ｃは、第１〜第４の次サイクルステート情報ＣＳＴ１〜ＣＳＴ４に基づいて第２の次サイクルイネーブル信号ＣＥＮ２を生成する。
【００３７】
更に、バンク制御回路８ｂは、図９に示すように、第１ステート情報端子９０ａ及び第１イネーブル端子９０ｇに接続された第１コマンド生成回路８１、第２ステート情報端子９０ｂ及び第２イネーブル端子９０ｈに接続された第２コマンド生成回路８２、第３ステート情報端子９０ｃ及び第３イネーブル端子９０ｉに接続された第３コマンド生成回路８４、第４ステート情報端子９０ｄ及び第４イネーブル端子９０ｊに接続された第４コマンド生成回路８５、第１〜第４コマンド生成回路８１、８２、８４及び８５に入力側が接続され、コマンド出力端子９０ｅに出力側が接続されたコマンドレジスタ８６、第１イネーブル端子９０ｇ、第２イネーブル端子９０ｈ、第３イネーブル端子９０ｉ、及び第４イネーブル端子９０ｊにバンクセレクト端子９０ｆに接続されたバンク選択回路８３ｂ、及びバンク選択回路８３ｂとバンクセレクト端子９０ｆとの間に接続されたセレクト信号レジスタ８７を備える。第３コマンド生成回路８４は、第３イネーブル信号ＥＮ３が有効時に第３ステート情報ＳＴ３からコマンドＣＯＭを作成する。第４コマンド生成回路８５は、第４イネーブル信号ＥＮ４が有効時に第４ステート情報ＳＴ４からコマンドＣＯＭを作成する。バンク選択回路８３ｂは、第１〜第４イネーブル信号ＥＮ１〜ＥＮ４に基づいてバンクセレクト信号ＢＳＬを生成する。第１コマンド生成回路８１、第２コマンド生成回路８２、コマンドレジスタ８６、及セレクト信号レジスタ８７の機能は図２と同様である。
【００３８】
実施の形態の変形例に係る第１〜第４ステートマシン５２ａ〜５４ａは、互いに情報を送受信しないためにそれぞれの回路規模及び複雑度が増大しない。これに対して、バンク毎のステートマシンが互いのステートを監視する構成は、各ステートマシンの入力条件が非常に複雑となる。よって、４バンクを有するＳＤＲＡＭに対しても、コマンドの生成を効率的に行い、且つ、小回路規模で構成可能なメモリ制御回路１ｂを提供できる。
【００３９】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４０】
上述した実施の形態においては、メモリ制御回路１ａ及び１ｂが、バンク数が２及び４のメモリをそれぞれ制御する一例を説明した。しかし、実施の形態に係るメモリ制御回路１ａは、バンク数ｎのメモリに応用できる（ｎ；２以上の整数）。
【００４１】
また、実施の形態の説明においては、図１に示すメモリ２を図７に示す半導体チップ９２上に集積化しないとして説明した。しかし、メモリ２を半導体チップ９２上に更に集積化可能である。更に、実施の形態の変形例に係るメモリ制御回路１ｂは、図７と同様に半導体集積回路として構成できる。この場合においても、メモリ２を半導体チップ９２上に集積化可能である。
【００４２】
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【００４３】
【発明の効果】
本発明によれば、コマンドの生成を効率的に行い、且つ、小回路規模で構成可能なメモリ制御回路を提供できる。
【図面の簡単な説明】
【図１】実施の形態に係るメモリシステムの構成を示すブロック図である。
【図２】実施の形態に係るバンク制御回路の構成を示すブロック図である。
【図３】実施の形態に係る第１判定回路の機能を説明する表である。
【図４】実施の形態に係る第２判定回路の機能を説明する表である。
【図５】実施の形態に係るメモリ制御方法を示すフローチャートである。
【図６】実施の形態に係るメモリ制御回路の動作を示すタイムチャートである。
【図７】実施の形態に係る半導体集積回路の構成を示す模式図である。
【図８】実施の形態の変形例に係るメモリ制御回路の構成を示すブロック図である。
【図９】実施の形態の変形例に係るバンク制御回路の構成を示すブロック図である。
【符号の説明】
１ａ，１ｂ…メモリ制御回路
３…信号処理回路
３ａ、３ｂ・・・・・ …信号処理コア
４…システムバス
５ａ、５ｂ…ステート生成部
６ａ、６ｂ…イネーブル信号生成部
７ａ、７ｂ…デマルチプレクサ
８ａ、８ｂ…バンク制御回路
９…データ制御回路
５１…第１ステート生成回路
５１ａ…第１ステートマシン
５１ｂ…第１ステートレジスタ
５２…第２ステート生成回路
５２ａ…第２ステートマシン
５２ｂ…第２ステートレジスタ
５３…第３ステート生成回路
５３ａ…第３ステートマシン
５３ｂ…第３ステートレジスタ
５４…第４ステート生成回路
５４ａ…第４ステートマシン
５４ｂ…第４ステートレジスタ
６１、６１０…第１イネーブル信号生成回路
６１ａ、６１ｃ…第１判定回路
６１ｂ…第１イネーブルレジスタ
６２、６２０…第２イネーブル信号生成回路
６２ａ、６２ｃ…第２判定回路
６２ｂ…第２イネーブルレジスタ
６３…第３イネーブル信号生成回路
６３ａ…第３判定回路
６３ｂ…第３イネーブルレジスタ
６４…第４イネーブル信号生成回路
６４ａ…第４判定回路
６４ｂ…第４イネーブルレジスタ
８６…コマンドレジスタ
８７…セレクト信号レジスタ
８０ａ…第１ステート情報端子
８０ｂ…第２ステート情報端子
８０ｃ、９０ｇ…第１イネーブル端子
８０ｄ、９０ｈ…第２イネーブル端子
８０ｅ…コマンド出力端子
８０ｆ…バンクセレクト端子
８１…第１コマンド生成回路
８２…第２コマンド生成回路
８３ａ、８３ｂ…バンク選択回路
８４…第３コマンド生成回路
８５…第４コマンド生成回路
９０ａ…第１ステート情報端子
９０ｂ…第２ステート情報端子
９０ｃ…第３ステート情報端子
９０ｄ…第４ステート情報端子
９０ｅ…コマンド出力端子
９０ｆ…バンクセレクト端子
９０ｉ…第３イネーブル端子
９０ｊ…第４イネーブル端子
９１…半導体集積回路
９２…半導体チップ
９３〜９５…ボンディングパッド
本発明は、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）に関し、特にＳＤＲＡＭを制御するメモリ制御回路に関する。
【０００２】
【従来の技術】
エムペグ（ＭＰＥＧ）コーデックに使用するフレームメモリ及びコンピュータの主記憶装置等に使用するメモリとして、ＳＤＲＡＭが広く利用されている。ＳＤＲＡＭは記憶領域であるバンクを複数有する。ＳＤＲＡＭを制御するメモリ制御回路は、外部からのコマンドリクエストに応じてＳＤＲＡＭにコマンドを供給する。コマンドとしては、アクティブコマンド、ライトコマンド、リードコマンド、及びプリチャージコマンド等がある。メモリ制御回路はバンク毎のコマンドリクエストから１クロックサイクルで１つのコマンドを生成する。メモリ制御回路は、適切なタイミングでコマンドを生成するため、コマンドの生成を管理するステートマシンをバンク毎に備える。「ステートマシン」は、入力条件により予め設定された複数のステートを順に遷移する回路である。バンク毎のステートマシンが互いのステートを監視し、コマンドの生成を効率的に行う手法が提案されている（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開２００２−２８８０３７号公報
【０００４】
【発明が解決しようとする課題】
バンク毎のステートマシンが互いのステートを監視するためには、他のステートマシンのステート情報及び他のステートマシンの１クロックサイクル後のステート情報が入力条件として必要となる。ステートマシンの回路規模及び複雑度は入力条件の数に比例して増大するため、メモリ制御回路の設計期間及び回路規模が増大する。また、ステートマシン同士が情報をやり取りするので、データが安定しないタイミングループが発生する。
【０００５】
上記問題点を鑑み、本発明は、コマンドの生成を効率的に行い、且つ、小回路規模で構成可能なメモリ制御回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成する為に、本発明の特徴は、メモリが有する第１バンクに対する第１コマンドリクエストと第１ステート情報に基づいて第１の次サイクルステート情報を生成する第１ステートマシンと、前記第１の次サイクルステート情報をラッチし、前記第１ステート情報として出力する第１ステートレジスタと、前記メモリが有する第２バンクに対する第２コマンドリクエストと第２ステート情報に基づいて第２の次サイクルステート情報を生成する第２ステートマシンと、前記第２の次サイクルステート情報をラッチし、前記第２ステート情報として出力する第２ステートレジスタと、前記第１及び第２の次サイクルステート情報を優先度付けして第１の次サイクルイネーブル信号を生成する第１判定回路と、前記第１の次サイクルステート情報がラッチされるクロックサイクルと同一のクロックサイクルにおいて前記第１の次サイクルイネーブル信号をラッチし、前記第１ステート情報の有効性の有無を指示する第１イネーブル信号として出力する第１イネーブルレジスタと、前記第１及び第２の次サイクルステート情報を優先度付けして第２の次サイクルイネーブル信号を生成する第２判定回路と、前記第２の次サイクルステート情報がラッチされるクロックサイクルと同一のクロックサイクルにおいて前記第２の次サイクルイネーブル信号をラッチし、前記第２ステート情報の有効性の有無を指示する第２イネーブル信号として出力する第２イネーブルレジスタと、前記第１及び第２ステート情報と前記第１及び第２ステート情報に対応する前記第１及び第２イネーブル信号とを同一のクロックサイクルで受け取り、コマンドを生成するバンク制御回路とを備えるメモリ制御回路であることを要旨とする。
【０００８】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。この実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００９】
本発明の実施の形態に係るメモリシステムは、図１に示すように、メモリ２、メモリ２に接続されたメモリ制御回路１ａ、メモリ制御回路１ａに接続されたシステムバス４、システムバス４に接続された信号処理回路３を備える。メモリ制御回路１ａは、メモリ２が有する複数のバンクＢ０，Ｂ１，・・・・・のそれぞれに対するコマンドリクエストＣＭＲ１，ＣＭＲ２，・・・・・に応じて複数のステート情報ＳＴ１，ＳＴ２，・・・・・及び複数のステート情報ＳＴ１，ＳＴ２，・・・・・の有効性の有無を指示する複数のイネーブル信号ＥＮ１，ＥＮ２，・・・・・をそれぞれ生成してメモリ２を制御する。ここで、「ステート情報」とは、メモリ２に供給されるコマンドＣＯＭの生成に必要な情報であることを意味する。信号処理回路３は各種信号処理を実行し、システムバス４を介してコマンドリクエストＣＭＲをメモリ制御回路１ａに伝達する。メモリ２としては、第１バンクＢ０，第２バンクＢ１，・・・・・等の複数のバンクを有するＳＤＲＡＭが使用できる。信号処理回路３は、複数個の信号処理コア３ａ，３ｂ，・・・・・を備える。
【００１０】
メモリ制御回路１ａは、システムバス４とメモリ２との間に接続されたデータ制御回路９、システムバス４に接続されたデマルチプレクサ７ａ、デマルチプレクサ７ａに接続されたステート生成部５ａ、ステート生成部５ａに接続されたイネーブル信号生成部６ａ、ステート生成部５ａ及びイネーブル信号生成部６ａに接続されたバンク制御回路８ａを備える。ステート生成部５ａは複数のバンクＢ０，Ｂ１，・・・・・のそれぞれに対するコマンドリクエストに応じて複数のステート情報ＳＴ１，ＳＴ２，・・・・・をそれぞれ生成する。イネーブル信号生成部６ａは、複数のステート情報ＳＴ１，ＳＴ２，・・・・・の有効性の有無をそれぞれ指示する複数のイネーブル信号ＥＮ１，ＥＮ２，・・・・・を生成する。バンク制御回路８ａは、複数のステート情報ＳＴ１，ＳＴ２，・・・・・と複数のイネーブル信号ＥＮ１，ＥＮ２，・・・・・とに基づいてコマンドＣＯＭを生成する。データ制御回路９は、システムバス４とメモリ２との間で入出力が行われる書き込み・読み出しデータＤ１及びＤ２を制御する。
【００１１】
ステート生成部５ａは、デマルチプレクサ７ａとバンク制御回路８ａとの間に接続された第１ステート生成回路５１及び第２ステート生成回路５２を備える。第１ステート生成回路５１は、複数のステート情報ＳＴ１，ＳＴ２，・・・・・の１つである第１ステート情報ＳＴ１及び第１ステート情報ＳＴ１の１クロックサイクル後のステートを示す第１の次サイクルステート情報ＣＳＴ１を生成する。第２ステート生成回路５２は、複数のステート情報ＳＴ１，ＳＴ２，・・・・・の１つである第２ステート情報ＳＴ２及び第２ステート情報ＳＴ２の１クロックサイクル後のステートを示す第２の次サイクルステート情報ＣＳＴ２を生成する。尚、デマルチプレクサ７ａは、例えば第１のコマンドリクエストＣＭＲ１及び第２コマンドリクエストＣＭＲ２を第１ステート生成回路５１及び第２ステート生成回路５２にそれぞれ供給する。
【００１２】
また、イネーブル信号生成部６ａは、ステート生成部５ａとバンク制御回路８ａとの間に接続された第１イネーブル信号生成回路６１及び第２イネーブル信号生成回路６２を備える。第１イネーブル信号生成回路６１は、第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２に基づき、複数のイネーブル信号ＥＮ１，ＥＮ２，・・・・・の１つである第１イネーブル信号ＥＮ１を生成する。第２イネーブル信号生成回路６２は、第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２に基づき、複数のイネーブル信号ＥＮ１，ＥＮ２，・・・・・の１つである第２イネーブル信号ＥＮ２を生成する。
【００１３】
更に、第１ステート生成回路５１は、デマルチプレクサ７ａ及びバンク制御回路８ａに接続された第１ステートマシン５１ａ、第１ステートマシン５１ａに接続された第１ステートレジスタ５１ｂを備える。第１ステートマシン５１ａは、第１コマンドリクエストＣＭＲ１及び第１ステート情報ＳＴ１に基づいて第１の次サイクルステート情報ＣＳＴ１を作成する。第１ステートレジスタ５１ｂは、第１の次サイクルステート情報ＣＳＴ１をラッチし、第１ステート情報ＳＴ１としてバンク制御回路８ａに供給する。
【００１４】
第２ステート生成回路５２は、デマルチプレクサ７ａ及びバンク制御回路８ａに接続された第２ステートマシン５２ａ、第２ステートマシン５２ａに接続された第２ステートレジスタ５２ｂを備える。第２ステートマシン５２ａは、第２コマンドリクエストＣＭＲ２及び第２ステート情報ＳＴ２に基づいて第２の次サイクルステート情報ＣＳＴ２を作成する。第２ステートレジスタ５２ｂは、第２の次サイクルステート情報ＣＳＴ２をラッチし、第２ステート情報ＳＴ２としてバンク制御回路８ａに供給する。
【００１５】
一方、第１イネーブル信号生成回路６１は、第１ステートマシン５１ａと第１ステートレジスタ５１ｂとの接続点及び第２ステートマシン５２ａと第２ステートレジスタ５２ｂとの接続点に接続された第１判定回路６１ａ、第１判定回路６１ａとバンク制御回路８ａとの間に接続された第１イネーブルレジスタ６１ｂを備える。第１判定回路６１ａは、第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２を優先度付けして第１の次サイクルイネーブル信号ＣＥＮ１を生成する。第１イネーブルレジスタ６１ｂは、第１の次サイクルステート情報信号ＣＥＮ１をラッチし、第１イネーブル信号ＥＮ１としてバンク制御回路８ａに供給する。
【００１６】
第２イネーブル信号生成回路６２は、第２ステートマシン５２ａと第２ステートレジスタ５２ｂとの接続点及び第２ステートマシン５２ａと第２ステートレジスタ５２ｂとの接続点に接続された第２判定回路６２ａ、第２判定回路６２ａとバンク制御回路８ａとの間に接続された第２イネーブルレジスタ６２ｂを備える。第２判定回路６２ａは、第２の次サイクルステート情報ＣＳＴ２及び第２の次サイクルステート情報ＣＳＴ２を優先度付けして第２の次サイクルイネーブル信号ＣＥＮ２を生成する。第２イネーブルレジスタ６２ｂは、第２の次サイクルステート情報信号ＣＥＮ２をラッチし、第２イネーブル信号ＥＮ２としてバンク制御回路８ａに供給する。
【００１７】
バンク制御回路８ａは、図２に示すように、第１ステート情報端子８０ａ及び第１イネーブル端子８０ｃに接続された第１コマンド生成回路８１、第２ステート情報端子８０ｂ及び第２イネーブル端子８０ｄに接続された第２コマンド生成回路８２、第１コマンド生成回路８１及び第２コマンド生成回路８２に入力側が接続され、コマンド出力端子８０ｅに出力側が接続されたコマンドレジスタ８６、第１イネーブル端子８０ｃ及び第２イネーブル端子８０ｄに接続されたバンク選択回路８３ａ、及びバンク選択回路８３ａとバンクセレクト端子８０ｆとの間に接続されたセレクト信号レジスタ８７を備える。第１コマンド生成回路８１は、第１イネーブル信号ＥＮ１が有効時に第１ステート情報ＳＴ１からコマンドＣＯＭを作成する。第２コマンド生成回路８２は、第２イネーブル信号ＥＮ２が有効時に第２ステート情報ＳＴ２からコマンドＣＯＭを作成する。コマンドレジスタ８６は、コマンドＣＯＭをラッチしてコマンド出力端子８０ｅに供給する。バンク選択回路８３ａは、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２に基づいてバンク選択信号ＢＳＬを生成する。セレクト信号レジスタ８７は、バンク選択信号ＢＳＬをラッチしてバンクセレクト端子８０ｆに供給する。
【００１８】
図１に示す第１判定回路６１ａは、図３に示すような対応付けにより、第１の次サイクルイネーブル信号ＣＥＮ１を生成する。図３の表に示す論理値”１”は第１の次サイクルイネーブル信号ＣＥＮ１が有効であることを示している。論理値”０”は第１の次サイクルイネーブル信号ＣＥＮ１が無効であることを示している。即ち、第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２が等しいステートの場合はいずれも優先度無しと判断される。第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２のいずれかがリード及びライトを意味するステートである場合はリード及びライトを意味するステートが優先度有りと判断される。また、第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２の組み合わせが、アクティブを意味するステート及びプリチャージを意味するステートの組み合わせである場合、アクティブを意味するステートが優先度有りと判断される。
【００１９】
これに対して、第２判定回路６２ａは、図４に示すような対応付けにより、第２の次サイクルイネーブル信号ＣＥＮ２を生成する。図４の表に示す論理値”１”は第２の次サイクルイネーブル信号ＣＥＮ２が有効であることを示している。論理値”０”は第２の次サイクルイネーブル信号ＣＥＮ２が無効であることを示している。第１判定回路６１ａ及び第２判定回路６２ａは、図３及び図４に示すように、次サイクルイネーブル信号ＣＥＮ１及び第２の次サイクルイネーブル信号ＣＥＮ２のいずれか一方のみを有効としている。このため、第１ステートマシン５１ａ及び第２ステートマシン５２ａは、互いのステートを監視することなく、第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２をそれぞれ生成する。
【００２０】
次に、図１〜図６を用いて実施の形態に係るメモリ制御方法を説明する。
【００２１】
（イ）先ず、図５のステップＳ１０１において、図１に示す第１ステートマシン５１ａは、図６（ｃ）に示すように、図６（ｅ）に示す第１ステート情報ＳＴ１及び図６（ａ）に示す第１コマンドリクエストＣＭＲ１を入力条件として第１の次サイクルステート情報ＣＳＴ１を生成する。更に、第２ステートマシン５２ａは、図６（ｄ）に示すように、図６（ｆ）に示す第２ステート情報ＳＴ２及び図６（ｂ）に示す第２コマンドリクエストＣＭＲ２に基づき、第２の次サイクルステート情報ＣＳＴ２を生成する。図６（ａ）〜（ｆ）において、Ｉはアイドリングを、Ａはアクティブを、ＷＴはウェイトを、Ｒはリードを、Ｐはプリチャージをそれぞれ示す。更に図６（ｋ）に示すように、アクティブＡ、リードＲ、及びプリチャージＰはコマンド生成を意味するステート情報である。第１ステートマシン５１ａ及び第２ステートマシン５２ａは、図６（ｃ）及び（ｄ）のクロックサイクル４及び８において、コマンド生成を意味する第１の次サイクルステート情報ＣＳＴ１及び第１の次サイクルステート情報ＣＳＴ１を同時に作成している。第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２は、第１ステートレジスタ５１ｂ及び第２ステートレジスタ５２ｂによりラッチされる。この結果、図６（ｅ）及び（ｆ）に示すように、第１ステート情報ＳＴ１及び第２ステート情報ＳＴ２が生成される。
【００２２】
（ロ）次に、ステップＳ１０２において、第１判定回路６１ａは、図３に示す対応付けに基づいて第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２の優先度を判定する。図６（ｇ）のクロックサイクル１においては図６（ｃ）に示す第１の次サイクルステート情報ＣＳＴ１及び図６（ｄ）に示す第２の次サイクルステート情報ＣＳＴ２はそれぞれアクティブＡ及びアイドリングＩなので、第１判定回路６１ａはアクティブＡを優先度有りと判定する。図６（ｇ）のクロックサイクル４においては第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２はそれぞれリードＲ及びアクティブＡなので、第１判定回路６１ａはリードＲを優先度有りと判定する。図６（ｇ）のクロックサイクル６においては第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２はそれぞれリードＲ及びウェイトＷＴなので、第１判定回路６１ａはリードＲを優先度有りと判定する。図６（ｇ）のクロックサイクル９においては第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２はそれぞれプリチャージＰ及びウェイトＷＴなので、第１判定回路６１ａはプリチャージＰを優先度有りと判定する。
【００２３】
（ハ）これに対して、第２判定回路６２ａは、図４に示す対応付けに基づいて第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２の優先度を判定する。図６（ｈ）のクロックサイクル５においては、第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２はそれぞれウェイトＷＴ及びアクティブＡなので、第２判定回路６２ａはアクティブＡを優先度有りと判定する。図６（ｈ）のクロックサイクル８においては、第１の次サイクルステート情報ＣＳＴ１及び第２の次サイクルステート情報ＣＳＴ２はそれぞれプリチャージＰ及びリードＲなので、第２判定回路６２ａはリードＲを優先度有りと判定する。
【００２４】
（ニ）次に、ステップＳ１０３において、第１判定回路６１ａは、ステップＳ１０２で判定した優先度に応じて第１の次サイクルイネーブル信号ＣＥＮ１を生成する。これに対して、第２判定回路６２ａは、第２の次サイクルイネーブル信号ＣＥＮ２を生成する。この結果、第１判定回路６１ａは、図６（ｇ）のクロックサイクル１、４、６、及び９において論理値”１”を生成する。また、第１判定回路６１ａは、図６（ｇ）のクロックサイクル２、３、５、７、８、及び１０〜１２において論理値”０”を生成する。第２判定回路６２ａは、図６（ｈ）のクロックサイクル５、８、１０、及び１２において論理値”１”を生成する。第２判定回路６２ａは、図６（ｈ）のクロックサイクル１〜４、６、７、９、及び１１において論理値”０”を生成する。第１の次サイクルイネーブル信号ＣＥＮ１及び第１の次サイクルイネーブル信号ＣＥＮ１は、第１イネーブルレジスタ６１ｂ及び第２イネーブルレジスタ６２ｂによりラッチされる。この結果、図６（ｉ）及び（ｊ）に示すように第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２が生成される。
【００２５】
（ホ）次に、ステップＳ１０４において、図２に示す第１コマンド生成回路８１は、第１イネーブル信号ＥＮ１が論理値”１”、且つ、第１ステートＳＴ１がコマンド発生を意味するステートである場合に、第１ステートＳＴ１に対応するコマンドを生成する。また、第２コマンド生成回路８２は、第２イネーブル信号ＥＮ１が論理値”１”、且つ、第２ステートＳＴ２がコマンド発生を意味するステートである場合に、第２ステートＳＴ２に対応するコマンドを生成する。更に、バンク選択回路８３ａは、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２のいずれかが論理値”１”である場合、第１イネーブル信号ＥＮ１が論理値”１”であれば第１バンクＢ０を選択し、第２イネーブル信号ＥＮ２が論理値”１”であれば第２バンクＢ１を選択する。
【００２６】
（ヘ）第１コマンド生成回路８１及びコマンドレジスタ８６は、図６（ｋ）のクロックサイクル３に示すように、図６（ｅ）のクロックサイクル２におけるアクティブＡを示す第１ステート情報ＳＴ１に基づき、コマンドＣＯＭとしてアクティブコマンドを作成する。図６（ｋ）及び（ｌ）に示すように、クロックサイクル３で作成されたアクティブコマンドは、バンク選択信号ＢＳＬにより第１バンクＢ０に対して実行される。第１コマンド生成回路８１及びコマンドレジスタ８６は、図６（ｋ）のクロックサイクル６に示すように、図６（ｅ）のクロックサイクル５におけるリードＲを示す第１ステート情報ＳＴ１に基づき、コマンドＣＯＭとしてリードコマンドを作成する。図６（ｋ）及び（ｌ）に示すように、クロックサイクル６で作成されたリードコマンドは、バンク選択信号ＢＳＬにより第１バンクＢ０に対して実行される。第２コマンド生成回路８２及びコマンドレジスタ８６は、図６（ｋ）のクロックサイクル７に示すように、図６（ｆ）のクロックサイクル６におけるアクティブＡを示す第２ステート情報ＳＴ２に基づき、コマンドＣＯＭとしてアクティブコマンドを作成する。図６（ｋ）及び（ｌ）に示すように、クロックサイクル７で作成されたアクティブコマンドは、バンク選択信号ＢＳＬにより第２バンクＢ１に対して実行される。図６（ｋ）及び（ｌ）のクロックサイクル８〜１４においても同様の処理が実行される。メモリ２は、バンク制御回路８ａにより制御され、データ制御回路９を介してシステムバス４に対して書き込み・読み出しデータＤ１及びＤ２を入出力する。
【００２７】
このように、実施の形態に係る第１ステートマシン５１ａ及び第２ステートマシン５２ａは、互いに情報を送受信しないためにそれぞれの回路規模及び複雑度が増大しない。また、第１判定回路６１ａ及び第２判定回路６２ａは、図３及び図４から分かるように、第１ステートマシン５１ａ及び第２ステートマシン５２ａと異なり単純な論理により構成可能である。したがって、コマンドの生成を効率的に行い、且つ、小回路規模で構成可能なメモリ制御回路１ａを構成できる。更に、複雑度が増大しないので、タイミングループが発生せず、短期間で設計可能なメモリ制御回路１ａを構成できる。
【００２８】
なお、図１に示したメモリ制御回路１ａ、システムバス４、及び信号処理回路３は、例えば図７に示すように、同一の半導体チップ９２上にモノリシックに集積化し、半導体集積回路９１を形成できる。図４に示す例においては、半導体集積回路９１は、半導体チップ９２上にボンディングパッド９３、９４、及び９５を備えている。ボンディングパッド９３は、メモリ２と書き込み・読み出しデータＤ２を入出力する為の内部端子である。ボンディングパッド９４は、コマンドＣＯＭをメモリ２に伝達する為の内部端子である。ボンディングパッド９５は、バンクセレクト信号ＢＳＬをメモリ２に伝達する為の内部端子である。
【００２９】
（実施の形態の変形例）
本発明の実施の形態の変形例に係るメモリ制御回路１ｂは、例えば図８に示すように、４バンクを有するＳＤＲＡＭに対応可能な構成でも良い。即ち、デマルチプレクサ７ｂは、複数のバンクのそれぞれに対するコマンドリクエストとして、第１コマンドリクエストＣＭＲ１、第２コマンドリクエストＣＭＲ２、第３コマンドリクエストＣＭＲ３、及び第４コマンドリクエストＣＭＲ４をステート生成部５ｂに供給する。ステート生成部５ｂは、第３コマンドリクエストＣＭＲ３及び第４コマンドリクエストＣＭＲ４に応じて複数のステート情報ＳＴ１，ＳＴ２・・・・・を構成する第３ステート情報ＳＴ３及び第４ステート情報ＳＴ４を更に生成する点が図１に示したステート生成部５ａと異なる。イネーブル信号生成部６ｂは、第３ステート情報ＳＴ３及び第４ステート情報ＳＴ４の有効性の有無をそれぞれ指示する第３イネーブル信号ＥＮ３及び第４イネーブル信号ＥＮ４を更に生成する点が図１に示したイネーブル信号生成部６ａと異なる。バンク制御回路８ｂは、第３ステート情報ＳＴ３、第４ステート情報ＳＴ４、第３イネーブル信号ＥＮ３、及び第４イネーブル信号ＥＮ４を更に受け取る。
【００３０】
詳細にはステート生成部５ｂは、デマルチプレクサ７ｂとバンク制御回路８ｂとの間に接続された第３ステート生成回路５３及び第４ステート生成回路５４を更に備える。第３ステート生成回路５３は、第３ステート情報ＳＴ３及び第３ステート情報ＳＴ３の１クロックサイクル後のステートを示す第３の次サイクルステート情報ＣＳＴ３を生成する。第４ステート生成回路５４は、第４ステート情報ＳＴ４及び第４ステート情報ＳＴ４の１クロックサイクル後のステートを示す第４の次サイクルステート情報ＣＳＴ４を生成する。
【００３１】
また、イネーブル信号生成部６ｂは、ステート生成部５ｂとバンク制御回路８ｂとの間に接続された第３イネーブル信号生成回路６３及び第４イネーブル信号生成回路６４を更に備える。第１イネーブル信号生成回路６１０は、第１〜第４の次サイクルステート情報ＣＳＴ１〜ＣＳＴ４に基づいて第１イネーブル信号ＥＮ１を生成する。第２イネーブル信号生成回路６２０は、第１〜第４の次サイクルステート情報ＣＳＴ１〜ＣＳＴ４に基づいて第２イネーブル信号ＥＮ２を生成する。第３イネーブル信号生成回路６３ａは、第１〜第４の次サイクルステート情報ＣＳＴ１〜ＣＳＴ４に基づいて第３イネーブル信号ＥＮ３を生成する。第４イネーブル信号生成回路６４は、第１〜第４の次サイクルステート情報ＣＳＴ１〜ＣＳＴ４に基づいて第４イネーブル信号ＥＮ４を生成する。
【００３２】
更に、第３ステート生成回路５３は、デマルチプレクサ７ｂ及びバンク制御回路８ｂに接続された第３ステートマシン５３ａ、第３ステートマシン５３ａに接続された第３ステートレジスタ５３ｂを備える。第３ステートマシン５３ａは、第３コマンドリクエストＣＭＲ３及び第３ステート情報ＳＴ３に基づいて第３の次サイクルステート情報ＣＳＴ３を作成する。第３ステートレジスタ５３ｂは、第３の次サイクルステート情報ＣＳＴ３をラッチし、第３ステート情報ＳＴ３としてバンク制御回路８ｂに供給する。
【００３３】
第４ステート生成回路５４は、デマルチプレクサ７ｂ及びバンク制御回路８ｂに接続された第４ステートマシン５４ａ、第４ステートマシン５４ａに接続された第４ステートレジスタ５４ｂを備える。第４ステートマシン５４ａは、第４コマンドリクエストＣＭＲ４及び第４ステート情報ＳＴ４に基づいて第４の次サイクルステート情報ＣＳＴ４を作成する。第４ステートレジスタ５４ｂは、第４の次サイクルステート情報ＣＳＴ４をラッチし、第４ステート情報ＳＴ４としてバンク制御回路８ｂに供給する。
【００３４】
一方、第３イネーブル信号生成回路６３は、第１ステートマシン５１ａと第１ステートレジスタ５１ｂとの接続点、第２ステートマシン５２ａと第２ステートレジスタ５２ｂとの接続点、第３ステートマシン５３ａと第２ステートレジスタ５３ｂとの接続点、及び第４ステートマシン５４ａと第４ステートレジスタ５４ｂとの接続点に接続された第３判定回路６３ａ、第３判定回路６３ａとバンク制御回路８ｂとの間に接続された第３イネーブルレジスタ６３ｂを備える。第３判定回路６３ａは、第１〜第４の次サイクルステート情報ＣＳＴ１〜ＣＳＴ４を優先度付けして第３の次サイクルイネーブル信号ＣＥＮ３を生成する。第３イネーブルレジスタ６３ｂは、第３の次サイクルイネーブル信号ＣＥＮ３をラッチし、第３イネーブル信号ＥＮ３としてバンク制御回路８ｂに供給する。
【００３５】
第４イネーブル信号生成回路６４は、第１ステートマシン５１ａと第１ステートレジスタ５１ｂとの接続点、第２ステートマシン５２ａと第２ステートレジスタ５２ｂとの接続点、第３ステートマシン５３ａと第３ステートレジスタ５３ｂとの接続点、及び第４ステートマシン５４ａと第４ステートレジスタ５４ｂとの接続点に接続された第４判定回路６４ａ、第４判定回路６４ａとバンク制御回路８ｂとの間に接続された第４イネーブルレジスタ６４ｂを備える。第４判定回路６４ａは、第１〜第４の次サイクルステート情報ＣＳＴ１〜ＣＳＴ４を優先度付けして第４の次サイクルイネーブル信号ＣＥＮ４を生成する。第４イネーブルレジスタ６４ｂは、第４の次サイクルイネーブル信号ＣＥＮ４をラッチし、第４イネーブル信号ＥＮ４としてバンク制御回路８ｂに供給する。
【００３６】
また、第１判定回路６１ｃ及び第２判定回路６２ｃには、第３ステートマシン５３ａと第３ステートレジスタ５３ｂとの接続点及び第４ステートマシン５４ａと第４ステートレジスタ５４ｂとの接続点がそれぞれ接続される。第１判定回路６１ｃは、第１〜第４の次サイクルステート情報ＣＳＴ１〜ＣＳＴ４を優先度付けして第１の次サイクルイネーブル信号ＣＥＮ１を生成する。第２判定回路６２ｃは、第１〜第４の次サイクルステート情報ＣＳＴ１〜ＣＳＴ４に基づいて第２の次サイクルイネーブル信号ＣＥＮ２を生成する。
【００３７】
更に、バンク制御回路８ｂは、図９に示すように、第１ステート情報端子９０ａ及び第１イネーブル端子９０ｇに接続された第１コマンド生成回路８１、第２ステート情報端子９０ｂ及び第２イネーブル端子９０ｈに接続された第２コマンド生成回路８２、第３ステート情報端子９０ｃ及び第３イネーブル端子９０ｉに接続された第３コマンド生成回路８４、第４ステート情報端子９０ｄ及び第４イネーブル端子９０ｊに接続された第４コマンド生成回路８５、第１〜第４コマンド生成回路８１、８２、８４及び８５に入力側が接続され、コマンド出力端子９０ｅに出力側が接続されたコマンドレジスタ８６、第１イネーブル端子９０ｇ、第２イネーブル端子９０ｈ、第３イネーブル端子９０ｉ、及び第４イネーブル端子９０ｊにバンクセレクト端子９０ｆに接続されたバンク選択回路８３ｂ、及びバンク選択回路８３ｂとバンクセレクト端子９０ｆとの間に接続されたセレクト信号レジスタ８７を備える。第３コマンド生成回路８４は、第３イネーブル信号ＥＮ３が有効時に第３ステート情報ＳＴ３からコマンドＣＯＭを作成する。第４コマンド生成回路８５は、第４イネーブル信号ＥＮ４が有効時に第４ステート情報ＳＴ４からコマンドＣＯＭを作成する。バンク選択回路８３ｂは、第１〜第４イネーブル信号ＥＮ１〜ＥＮ４に基づいてバンクセレクト信号ＢＳＬを生成する。第１コマンド生成回路８１、第２コマンド生成回路８２、コマンドレジスタ８６、及セレクト信号レジスタ８７の機能は図２と同様である。
【００３８】
実施の形態の変形例に係る第１〜第４ステートマシン５２ａ〜５４ａは、互いに情報を送受信しないためにそれぞれの回路規模及び複雑度が増大しない。これに対して、バンク毎のステートマシンが互いのステートを監視する構成は、各ステートマシンの入力条件が非常に複雑となる。よって、４バンクを有するＳＤＲＡＭに対しても、コマンドの生成を効率的に行い、且つ、小回路規模で構成可能なメモリ制御回路１ｂを提供できる。
【００３９】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４０】
上述した実施の形態においては、メモリ制御回路１ａ及び１ｂが、バンク数が２及び４のメモリをそれぞれ制御する一例を説明した。しかし、実施の形態に係るメモリ制御回路１ａは、バンク数ｎのメモリに応用できる（ｎ；２以上の整数）。
【００４１】
また、実施の形態の説明においては、図１に示すメモリ２を図７に示す半導体チップ９２上に集積化しないとして説明した。しかし、メモリ２を半導体チップ９２上に更に集積化可能である。更に、実施の形態の変形例に係るメモリ制御回路１ｂは、図７と同様に半導体集積回路として構成できる。この場合においても、メモリ２を半導体チップ９２上に集積化可能である。
【００４２】
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【００４３】
【発明の効果】
本発明によれば、コマンドの生成を効率的に行い、且つ、小回路規模で構成可能なメモリ制御回路を提供できる。
【図面の簡単な説明】
【図１】実施の形態に係るメモリシステムの構成を示すブロック図である。
【図２】実施の形態に係るバンク制御回路の構成を示すブロック図である。
【図３】実施の形態に係る第１判定回路の機能を説明する表である。
【図４】実施の形態に係る第２判定回路の機能を説明する表である。
【図５】実施の形態に係るメモリ制御方法を示すフローチャートである。
【図６】実施の形態に係るメモリ制御回路の動作を示すタイムチャートである。
【図７】実施の形態に係る半導体集積回路の構成を示す模式図である。
【図８】実施の形態の変形例に係るメモリ制御回路の構成を示すブロック図である。
【図９】実施の形態の変形例に係るバンク制御回路の構成を示すブロック図である。
【符号の説明】
１ａ，１ｂ…メモリ制御回路
３…信号処理回路
３ａ、３ｂ・・・・・ …信号処理コア
４…システムバス
５ａ、５ｂ…ステート生成部
６ａ、６ｂ…イネーブル信号生成部
７ａ、７ｂ…デマルチプレクサ
８ａ、８ｂ…バンク制御回路
９…データ制御回路
５１…第１ステート生成回路
５１ａ…第１ステートマシン
５１ｂ…第１ステートレジスタ
５２…第２ステート生成回路
５２ａ…第２ステートマシン
５２ｂ…第２ステートレジスタ
５３…第３ステート生成回路
５３ａ…第３ステートマシン
５３ｂ…第３ステートレジスタ
５４…第４ステート生成回路
５４ａ…第４ステートマシン
５４ｂ…第４ステートレジスタ
６１、６１０…第１イネーブル信号生成回路
６１ａ、６１ｃ…第１判定回路
６１ｂ…第１イネーブルレジスタ
６２、６２０…第２イネーブル信号生成回路
６２ａ、６２ｃ…第２判定回路
６２ｂ…第２イネーブルレジスタ
６３…第３イネーブル信号生成回路
６３ａ…第３判定回路
６３ｂ…第３イネーブルレジスタ
６４…第４イネーブル信号生成回路
６４ａ…第４判定回路
６４ｂ…第４イネーブルレジスタ
８６…コマンドレジスタ
８７…セレクト信号レジスタ
８０ａ…第１ステート情報端子
８０ｂ…第２ステート情報端子
８０ｃ、９０ｇ…第１イネーブル端子
８０ｄ、９０ｈ…第２イネーブル端子
８０ｅ…コマンド出力端子
８０ｆ…バンクセレクト端子
８１…第１コマンド生成回路
８２…第２コマンド生成回路
８３ａ、８３ｂ…バンク選択回路
８４…第３コマンド生成回路
８５…第４コマンド生成回路
９０ａ…第１ステート情報端子
９０ｂ…第２ステート情報端子
９０ｃ…第３ステート情報端子
９０ｄ…第４ステート情報端子
９０ｅ…コマンド出力端子
９０ｆ…バンクセレクト端子
９０ｉ…第３イネーブル端子
９０ｊ…第４イネーブル端子
９１…半導体集積回路
９２…半導体チップ
９３〜９５…ボンディングパッド
Claims (2)
- メモリが有する第１バンクに対する第１コマンドリクエストと第１ステート情報に基づいて第１の次サイクルステート情報を生成する第１ステートマシンと、
前記第１の次サイクルステート情報をラッチし、前記第１ステート情報として出力する第１ステートレジスタと、
前記メモリが有する第２バンクに対する第２コマンドリクエストと第２ステート情報に基づいて第２の次サイクルステート情報を生成する第２ステートマシンと、
前記第２の次サイクルステート情報をラッチし、前記第２ステート情報として出力する第２ステートレジスタと、
前記第１及び第２の次サイクルステート情報を優先度付けして第１の次サイクルイネーブル信号を生成する第１判定回路と、
前記第１の次サイクルステート情報が前記第１ステートレジスタでラッチされるクロックサイクルと同一のクロックサイクルにおいて、前記第１の次サイクルイネーブル信号をラッチし、前記第１ステート情報の有効性の有無を指示する第１イネーブル信号として出力する第１イネーブルレジスタと、
前記第１及び第２の次サイクルステート情報を優先度付けして第２の次サイクルイネーブル信号を生成する第２判定回路と、
前記第２の次サイクルステート情報が前記第２ステートレジスタでラッチされるクロックサイクルと同一のクロックサイクルにおいて、前記第２の次サイクルイネーブル信号をラッチし、前記第２ステート情報の有効性の有無を指示する第２イネーブル信号として出力する第２イネーブルレジスタと、
前記第１及び第２ステート情報と前記第１及び第２ステート情報に対応する前記第１及び第２イネーブル信号とを同一のクロックサイクルで受け取り、コマンドを生成するバンク制御回路
とを備えることを特徴とするメモリ制御回路。 - 前記メモリが有する第３バンクに対する第３コマンドリクエストと第３ステート情報に基づいて第３の次サイクルステート情報を生成する第３ステートマシンと、
前記第３の次サイクルステート情報をラッチし、前記第３ステート情報として出力する第３ステートレジスタと、
前記メモリが有する第４バンクに対する第４コマンドリクエストと第４ステート情報に基づいて第４の次サイクルステート情報を生成する第４ステートマシンと、
前記第４の次サイクルステート情報をラッチし、前記第４ステート情報として出力する第４ステートレジスタと、
前記第１〜第４の次サイクルステート情報を優先度付けして第３の次サイクルイネーブル信号を生成する第３判定回路と、
前記第３の次サイクルステート情報が前記第３ステートレジスタでラッチされるクロックサイクルと同一のクロックサイクルにおいて、前記第３の次サイクルイネーブル信号をラッチし、前記第３ステート情報の有効性の有無を指示する第３イネーブル信号として出力する第３イネーブルレジスタと、
前記第１〜第４の次サイクルステート情報を優先度付けして第４の次サイクルイネーブル信号を生成する第４判定回路と、
前記第４の次サイクルステート情報が前記第４ステートレジスタでラッチされるクロックサイクルと同一のクロックサイクルにおいて、前記第４の次サイクルイネーブル信号をラッチし、前記第４ステート情報の有効性の有無を指示する第４イネーブル信号として出力する第４イネーブルレジスタ
とを更に備え、
前記バンク制御回路は、前記第１〜第４ステート情報と前記第１〜第４ステート情報に対応する前記第１〜第４イネーブル信号とを同一のクロックサイクルで受け取り、
前記第１判定回路は、前記第１〜第４の次サイクルステート情報を優先度付けして前記第１の次サイクルイネーブル信号を生成し、
前記第２判定回路は、前記第１〜第４の次サイクルステート情報を優先度付けして前記第２の次サイクルイネーブル信号を生成する
ことを特徴とする請求項１に記載のメモリ制御回路。
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