JP2001297055A

JP2001297055A - データ処理装置

Info

Publication number: JP2001297055A
Application number: JP2000109469A
Authority: JP
Inventors: Takayuki Matsuda; 高幸松田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2000-04-11
Filing date: 2000-04-11
Publication date: 2001-10-26

Abstract

(57)【要約】【課題】独立に制御可能な一対のバスを有するデータ
処理装置において、両バス間のＤＭＡ転送を簡単な構成
で実現可能にする。【解決手段】独立に制御可能な２系統のバスＢＳ１，
ＢＳ２を備えたＣＰＵ２に、データバス接続信号Ｘd1，
Ｘd2に従って両データバスＤＢ１，ＤＢ２を接続，分離
するデータバス制御部２０、アドレスバス接続信号Ｘａ
に従って第１アドレスバスＡＢ１を内部アドレスバスＤ
Ｂ０，第２アドレスバスＤＢ２のいずれかに接続するア
ドレス選択部３０、制御バス接続信号Ｘｃに従って第１
制御バスＣＢ１を内部制御バスＣＢ０，第２制御バスＣ
Ｂ２のいずれかに接続する制御バス選択部４０、及び、
ＤＭＡ転送の許可状態，ＤＭＡ制御装置６が接続された
バスＢＳ２の状態に基づき、データバス接続信号Ｘd1，
Ｘd2、アドレスバス接続信号Ｘａ、制御バス接続信号Ｘ
ｃを生成するバス接続制御部１０ｂを内蔵する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、独立に制御可能な
一対のバスを有し、一方のバスに接続したＤＭＡ転送制
御装置を用いて両バス間のＤＭＡ転送を行うデータ処理
装置に関する。

【０００２】

【従来の技術】従来より、命令用メモリバスとデータ用
メモリバスとを備えたいわゆるハーバードアーキテクチ
ャにて構成されたもの等、独立に制御可能な複数のバス
を備えたデータ処理装置（例えばＣＰＵ）が知られてい
る。

【０００３】そして、例えば特開平１０−２１１８４号
公報には、独立に制御可能なバスとして、ＤＭＡ制御装
置を含む各種周辺装置用のバスとＲＡＭ用のバスとを備
えたＣＰＵを用い、周辺装置とＲＡＭとの間でのＤＭＡ
転送が可能となるように構成されたマイクロコンピュー
タ（以下「マイコン」という）が開示されている。

【０００４】

【発明が解決しようとする課題】このマイコンでは、上
述のＤＭＡ転送を可能とするために、ＲＡＭ用のアドレ
スバスと周辺装置用のアドレスバスとのうち、いずれか
一方を選択してＲＡＭに供給するマルチプレクサと、Ｒ
ＡＭ用のデータバスと周辺装置用のデータバスとの間で
データの受け渡しを行うデータバッファとが設けられて
いる。

【０００５】また、これらデータバッファやマルチプレ
クサの他に、ＲＡＭアクセスの有無や、ＲＡＭアクセス
時の転送方向などを何等かの方法にて識別し、その識別
結果に基づいてデータバッファやマルチプレクサを制御
する制御回路も追加する必要がある。

【０００６】つまり、２つのバス間のＤＭＡ転送を実現
するためには、ＣＰＵ以外に多くの回路を追加する必要
があり、回路構成が複雑になってしまうという問題があ
った。本発明は、上記問題点を解決するために、独立に
制御可能な一対のバスを有するデータ処理装置におい
て、両バス間のＤＭＡ転送を簡単な構成で実現可能にす
ることを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
の発明である請求項１記載のデータ処理装置では、独立
に制御可能な第１及び第２のバスを有しており、第２の
バスに接続されたＤＭＡ制御装置からＤＭＡ転送を要求
する要求信号が入力されると、ＤＭＡ転送判断手段が、
ＤＭＡ転送が可能な状態であるか否かを判断し、ＤＭＡ
転送が可能な状態であれば、第１及び第２のバスを解放
すると共に、ＤＭＡ制御装置に対してＤＭＡ転送を許可
する許可信号を出力する。この許可信号によりＤＭＡ制
御装置は、第２のバスを構成するアドレスバスや制御バ
スの制御を開始してＤＭＡ転送を行う。

【０００８】すると、バス接続制御手段が、ＤＭＡ転送
判断手段が出力する許可信号、及び前記第２のバスの状
態に応じて、第１及び第２のバスを構成する両データバ
スを接続するためのデータバス接続信号、両アドレスバ
スを接続するためのアドレスバス接続信号、両制御バス
を接続するための制御バス接続信号を生成するようにさ
れている。

【０００９】つまり、許可信号によりＤＭＡ制御装置が
ＤＭＡ転送を行っているか否か、即ち第２のバスがＤＭ
Ａ制御装置により制御されているか否かを特定でき、ま
た、第２のバスの状態から、ＤＭＡ転送におけるデータ
の転送元及び転送先やデータの転送方向を特定できるた
めに、これらに応じて、第１及び第２のバス間の接続を
制御することが可能となるのである。

【００１０】このように本発明のデータ処理装置によれ
ば、第１及び第２のバス間の接続を制御するデータバス
接続信号，アドレスバス接続信号，制御バス接続信号を
生成するようにされているため、当該データ処理装置を
用いて第１及び第２のバス間のＤＭＡ転送を可能とする
装置を構成する際に、ＤＭＡ制御装置以外には、接続信
号に従って両バス間の接続，分離を行う回路のみを追加
すればよく、その制御はデータ処理装置が出力する各接
続信号を用いて行えばよいため、装置構成や配線を簡易
化できる。

【００１１】なお、バス接続制御手段は、請求項２記載
のように、許可信号が出力されている間、アドレスバス
接続信号を生成することが望ましく、また、請求項３記
載のように、許可信号が出力され、且つ第２のバスを構
成するアドレスバスの状態が第１のバスに接続された装
置へのアクセスであることを示している場合に、データ
バス接続信号及び制御バス接続信号を生成することが望
ましい。

【００１２】この場合、第１及び第２のバスを構成する
両アドレスバスを、ＤＭＡ転送を実行している間は常時
接続しておくことにより、第１のバスに接続された装置
に対するアクセスの高速性を確保できる。また、第１及
び第２のバスを構成する両データバス及び両制御バス
を、第１のバスに接続された装置に対するアクセスを行
う場合だけ接続することにより、第２のバスに接続され
た装置に対するアクセスの実行中に、第１のバスに接続
された装置が誤作動してしまうことを確実に防止でき、
装置の信頼性を向上させることができる。

【００１３】特に、データバス接続信号については、請
求項４記載のように、第２のバスを構成する制御バスの
状態から識別されるデータ転送方向に基づき、該データ
転送方向を指定する情報を含んだものとして生成するこ
とが望ましい。この場合、第１及び第２のバスを構成す
る両データバス間では、必要な転送方向にしかデータが
流れないため、たとえ一方のバスで誤作動が生じたとし
ても、他方のバスに影響を及ぼす可能性が低くなり、よ
り一層、装置の信頼性を向上させることができる。

【００１４】また、請求項５記載のように、バス接続制
御手段が生成するデータバス接続信号に従って、第１及
び第２のバスを構成する両データバスを接続，分離する
データバス接続手段や、請求項６記載のように、バス接
続制御手段が生成する制御バス接続信号に従って、第１
及び第２のバスを構成する両制御バスを接続，分離する
制御バス接続手段や、請求項７記載のように、バス接続
制御手段が生成するアドレスバス接続信号に従って、第
１及び第２のバスを構成する両アドレスバスを接続，分
離するアドレスバス接続手段を設けることにより、これ
ら各接続手段を、当該データ処理装置内に取り込んでも
よい。

【００１５】この場合、当該データ処理装置を用いて第
１及び第２のバス間のＤＭＡ転送を可能とする装置を構
成する際に、ＤＭＡ制御装置以外には、何も追加する必
要がなく、より一層、装置構成や配線を簡易化できる。
なお、データ処理装置は、請求項８記載のように、第１
のバスには、少なくともデータ格納用の記憶装置が接続
され、第２のバスには、少なくとも命令格納用の記憶装
置が接続され、パイプライン処理等を実行可能なように
構成されたものであってもよい。

【００１６】

【発明の実施の形態】以下に本発明の実施形態を図面と
共に説明する。図１は、本発明が適用された実施形態の
中央演算処理装置（ＣＰＵ）の構成、及び該ＣＰＵの使
用状態を表すブロック図である。

【００１７】図１に示すように、本実施形態のＣＰＵ
（本発明のデータ処理装置に相当）２は、独立に制御可
能な２系統のバスＢＳ１，ＢＳ２を備えており、一方の
バス（以下「第１のバス」という）ＢＳ１には、少なく
ともデータ格納用記憶装置（例えばＲＡＭ）４を接続
し、他方のバス（以下「第２のバス」という）ＢＳ２に
は、少なくとも図示しない命令格納用記憶装置（例えば
ＲＯＭ）を接続して使用し、パイプライン処理等を実行
する、いわゆるハーバードアーキテクチャにて構成され
たものである。

【００１８】そして、第１のバスＢＳ１に接続された各
種装置の制御用には、予め設定された境界値より小さな
アドレスが割り当てられ、一方、第２のバスＢＳ２に接
続された各種装置の制御用には、前記境界値以上のアド
レスが割り当てられており、両バスＢＳ１，ＢＳ２間
で、使用するアドレスが重複しないように設定されてい
る。

【００１９】なお、第１のバスＢＳ１と第２のバスＢＳ
２とは、全く同様に構成されており、第１のバスＢＳ１
は、第１データバスＤＢ１、第１アドレスバスＡＢ１、
第１制御バスＣＢ１からなり、第２のバスＢＳ２は、第
２データバスＤＢ２、第２アドレスバスＡＢ２、第２制
御バスＣＢ２からなる。但し、第１及び第２制御バスＣ
Ｂ１，ＣＢ２には、少なくともチップセレクト信号，リ
ード信号，ライト信号が含まれている。

【００２０】また、本実施形態のＣＰＵ２は、決められ
た手順に従って、アドレス信号や各種制御信号を第１及
び第２アドレスバスＡＢ１，ＡＢ２や第１及び第２制御
バスＣＢ１，ＣＢ２に出力することにより、第１及び第
２データバスＤＢ１，ＤＢ２を介してデータを入出力
し、これらデータに対する各種演算処理を実行するＣＰ
Ｕコア１０を備えている。但し、第１アドレスバスＡＢ
１及び第１制御バスＣＢ１に対するアドレス信号や各種
制御信号は、内部アドレスバスＡＢ０，内部制御バスＣ
Ｂ０を介して出力するように構成されている。

【００２１】そして、ＣＰＵコア１０は、外部よりＤＭ
Ａ要求信号ＤＭＲＱが入力される（アクティブレベルに
変化する）と、上述の演算処理の実行に応じて変化する
バスステートの境界にて、処理の中断，バスの解放を行
い、ＤＭＡ許可信号ＤＭＡＫを出力するＤＭＡ転送判断
部１０ａと、ＤＭＡ許可信号ＤＭＡＫの入力により起動
し、第２のバス（特にアドレスバスと制御バスのリード
信号）ＢＳ２を監視して、そのバスの状態に応じたデー
タバス接続信号Ｘd1，Ｘd2、アドレスバス接続信号Ｘ
ａ、制御バス接続信号Ｘｃを生成するバス接続制御部１
０ｂとを備えている。但し、本実施形態において、ＤＭ
Ａ要求信号ＤＭＲＱ及びＤＭＡ許可信号ＤＭＡＫは、い
ずれもロウアクティブであるものとする。

【００２２】このうち、バス接続制御部１０ｂは、具体
的には、図２（ａ）に示すように、ＤＭＡ許可信号ＤＭ
ＡＫをＮＯＴ回路１１にて反転させたものをアドレスバ
ス接続信号Ｘａとして出力する。また、バス接続制御部
１０ｂは、ＤＭＡ許可信号ＤＭＡＫがロウレベルの時に
動作するコンパレータ１２により、第２アドレスバスＡ
Ｂ２が示すアドレス値が上述の境界値より小さければ、
即ち第１のバスＢＳ１に割り当てられたアドレスであれ
ばハイレベルとなり、境界値以上であれば、即ち第２の
バスＢＳ２に割り当てられたアドレスであればロウレベ
ルとなる制御バス接続信号Ｘｃを生成して出力する。更
に、バス接続制御部１０ｂは、制御バス接続信号Ｘｃ，
第２制御バスＣＢ２のリード信号ＲＤ２（ロウアクティ
ブ）がいずれもハイレベルの時にハイレベルを出力する
ＡＮＤ回路１３の出力、及び制御バス接続信号Ｘｃがハ
イレベル，且つ第２制御バスＣＢ２のリード信号ＲＤ２
がローレベルの時にハイレベルとなるＡＮＤ回路１４の
出力を、データバス接続信号Ｘd1，Ｘd2として出力する
ように構成されている。

【００２３】つまり、アドレスバス接続信号Ｘａは、Ｄ
ＭＡ転送の間、常時ハイレベルとなり、また、制御バス
接続信号Ｘｃは、ＤＭＡ転送中に第１のバスＢＳ１上の
装置へのアクセスが行われている時にのみハイレベルと
なり、更に、データバス接続信号（Ｘd1，Ｘd2）は、Ｄ
ＭＡ転送中に第１のバスＢＳ１上の装置へのデータの書
き込みが行われている時に（ハイレベル，ロウレベル）
となり、ＤＭＡ転送中に第１のバスＢＳ１上の装置から
のデータの読み出しが行われている時に（ロウレベル，
ハイレベル）となる。

【００２４】また、本実施形態においてＣＰＵ２は、図
１に示すように、データバス接続信号Ｘd1，Ｘd2に従っ
て、第１及び第２データバスＤＢ１，ＤＢ２を接続、分
離するデータバス接続手段としてのデータバス接続部２
０と、アドレスバス接続信号Ｘａに従って、内部アドレ
スバスＡＢ０及び第２アドレスバスＡＢ２のいずれかを
第１アドレスバスＡＢ１に接続するアドレスバス接続手
段としてのアドレスバス選択部３０と、制御バス接続信
号Ｘｃに従って、内部制御バスＣＢ０及び第２制御バス
ＣＢ２のいずれかを第１制御バスＣＢ１に接続する制御
バス接続手段としての制御バス選択部４０とを備えてい
る。

【００２５】ここで、図２（ｂ）は、データバス接続部
２０におけるデータバス１ビット当たりの構成を表す回
路図であり、図２（ｃ）は、同様に、アドレスバス選択
部３０（或いは制御バス選択部４０）におけるアドレス
バス（或いは制御バス）１ビット当たりの構成を当たり
の構成を表す回路図である。即ち、実際には、図２
（ｂ）（ｃ）に示した構成が、それぞれ対応するバス幅
のビット数だけ並列に設けられている。

【００２６】図２（ｂ）に示すように、データバス接続
部２０は、データバス１ビット当たり２個のバッファ回
路２１，２２により構成されており、第２データバスＤ
Ｂ２側から第１データバスＤＢ１側に向けて信号を通過
させるバッファ回路２１はデータバス接続信号Ｘd1、第
１データバスＤＢ１側から第２データバスＤＢ２側に向
けて信号を通過させるバッファ回路２２はデータバス接
続信号Ｘd2に従って制御される。

【００２７】そして、いずれのバッファ回路２１，２２
も、データバス接続信号Ｘd1，Ｘd2がハイレベルの時に
信号の通過が可能となることにより、両データバスＤＢ
１，ＤＢ２を接続し、一方、データバス接続信号Ｘd1，
Ｘd2がロウレベルの時に出力がハイインピーダンスとな
って信号を遮断することにより、両データバスＤＢ１，
ＤＢ２を分離するようにされている。

【００２８】また、アドレスバス選択部３０も、図２
（ｃ）に示すように、アドレスバス１ビット当たり２個
のバッファ回路３１，３２により構成されており、第２
アドレスバスＡＢ２側から第１アドレスバスＡＢ１側に
向けて信号を通過させるバッファ回路３１、及び内部ア
ドレスバスＡＢ０側から第１アドレスバスＡＢ１側に向
けて信号を通過させるバッファ回路３２は、いずれもア
ドレスバス接続信号Ｘａに従って制御される。

【００２９】そして、アドレスバス接続信号Ｘａがハイ
レベルの場合、バッファ回路３１は信号を通過させ、バ
ッファ回路３２は、その出力がハイインピーダンスとな
って信号を遮断することにより、第１アドレスバスＡＢ
１は、第２アドレスバスＡＢ２と接続される。一方、ア
ドレスバス接続信号Ｘａがロウレベルの場合、バッファ
回路３１は、その出力がハイインピーダンスとなって信
号を遮断すると共に、バッファ回路３２が信号を通過さ
せることにより、第１アドレスバスＡＢ１は、内部アド
レスバスと接続される。

【００３０】更に、制御バス選択部４０は、アドレスバ
ス選択部３０と同様の構成を有しており、制御バス接続
信号Ｘｃがハイレベルの場合、第１制御バスＣＢ１は、
第２制御バスＣＢ２と接続され、制御バス接続信号Ｘｃ
がロウレベルの場合、第１制御バスＣＢ１は、内部制御
バスＣＢ０と接続されるように構成されている。

【００３１】ここで、本実施例のＣＰＵ２を用いて構成
されたマイコンのＤＭＡ転送動作について説明する。な
お、本実施例のＣＰＵ２では、ＤＭＡ転送を実行するた
めのＤＭＡ制御装置６を、他の周辺装置と共に第２のバ
スＢＳ２に接続して使用する（図１参照）。

【００３２】また、ここで用いるＤＭＡ制御装置６は、
ＤＭＡ転送を行う際に、転送データを一時的に格納する
ためのデータ格納部６ａや、転送元アドレス，転送先ア
ドレス，データ転送回数等を設定するための設定レジス
タ６ｂを備えており、設定レジスタ６ｂへの書き込みが
行われると、ＤＭＡ転送を要求するためのＤＭＡ要求信
号ＤＭＲＱを出力し、その後、ＤＭＡ許可信号ＤＭＡＫ
が入力されるとＤＭＡ転送を開始するように構成された
周知のものである。

【００３３】なお、通常時には、ＤＭＡ要求信号ＤＭＲ
Ｑ及びＤＭＡ許可信号ＤＭＡＫは、いずれも非アクティ
ブ（ここではハイレベル）であり、データバス接続信号
Ｘd1，Ｘd2、アドレスバス接続信号Ｘａ、制御バス接続
信号Ｘｃは、いずれもロウレベルとなっている。従っ
て、データバス接続部２０では、第１及び第２データバ
スＤＢ１，ＤＢ２が分離され、アドレスバス選択部３０
では、第１アドレスバスＡＢ１に内部アドレスバスＡＢ
０が接続され、制御バス選択部４０では、第１制御バス
ＣＢ１に内部制御バスＣＢ０が接続されている。即ち、
第１及び第２のバスＢＳ１，ＢＳ２は、完全に分離され
た状態にある。［第２のバスから第１のバスへのＤＭＡ転送動作］ま
ず、図３に示すタイムチャートに沿って、第２のバスＢ
Ｓ２に接続された周辺回路（図示せず）のデータを、第
１のバスＢＳ１に接続されたデータ格納用記憶装置４に
ＤＭＡ転送する場合を説明する。

【００３４】ＣＰＵ２が、命令格納用記憶装置（図示せ
ず）に格納された命令に従って、ＤＭＡ転送の転送元ア
ドレス，転送先アドレス，データ転送回数等のＤＭＡ転
送に関する情報を、第２のバスＢＳ２を介してＤＭＡ制
御装置６の設定レジスタ６ｂに書き込む処理を実行する
と、ＤＭＡ制御装置６は、ＣＰＵ２に対してＤＭＡ要求
信号ＤＭＲＱを出力（アクティブレベルに設定）し、Ｃ
ＰＵ２からＤＭＡ許可信号ＤＭＡＫが入力されるまで待
機する。

【００３５】ＤＭＡ要求信号ＤＭＲＱが入力されたＣＰ
Ｕ２のＤＭＡ転送判断部１０ａでは、ＣＰＵ２の内部処
理の実行状態からＤＭＡ転送の可否を判断し、バスステ
ートの途中でありＤＭＡ転送を開始できない場合には、
そのまま待機する。その後、バスステートの境界となっ
た時点で内部処理を中断し、内部制御バスＣＢ０を全て
非アクティブレベルとすると共に、内部制御バスＣＢ０
以外の全てのバスを解放し、更に、ＤＭＡ許可信号ＤＭ
ＡＫを出力する。

【００３６】この時、ＤＭＡ許可信号ＤＭＡＫがバス接
続制御部１０ｂにも入力されることにより、アドレスバ
ス接続信号Ｘａがハイレベルとなり、アドレスバス選択
部３０にて、第１アドレスバスＡＢ１との接続相手が、
内部アドレスバスＡＢ０から第２アドレスバスＡＢ２に
切り替わる。

【００３７】ＣＰＵ２からのＤＭＡ許可信号ＤＭＡＫが
入力されたＤＭＡ制御装置６は、まず、ＤＭＡリードサ
イクルを開始する。即ち、設定レジスタ６ｂの内容に従
って、第２アドレスバスＡＢ２に転送元アドレスを出力
し、第２制御バスＣＢ２のチップセレクト信号，リード
信号をアクティブ（いずれもローレベル）に設定する。

【００３８】この時、第２アドレスバスＡＢ２に出力さ
れる転送元アドレスは、第２のバスＢＳ２に割り当てら
れたもの（境界値以上）となるため、バス接続制御部１
０ｂが生成する制御バス接続信号Ｘｃ及びデータバス接
続信号Ｘd1，Ｘd2は、いずれもロウレベルとなる。つま
り、第１及び第２データバスＤＢ１，ＤＢ２、第１及び
第２制御バスＣＢ１，ＣＢ２は、分離されたまま保持さ
れ、結局、ＤＭＡ制御装置６が出力した第２のバスＢＳ
２上の制御信号やデータは、第１のバスＢＳ１には供給
されないことになる。

【００３９】また、この時、第２データバスＤＢ２上に
は転送元アドレスにて指定された装置からデータが読み
出され、その後のリード信号の立ち上がりタイミング
（ＤＭＡリードサイクルの終了タイミング）にて、ＤＭ
Ａ制御装置６のデータ格納部６ａに格納される。

【００４０】ＤＭＡリードサイクルが終了すると、ＤＭ
Ａ制御装置６は、引き続きＤＭＡライトサイクルを開始
する。即ち、設定レジスタ６ｂの内容に従って、第２ア
ドレスバスＡＢ２に転送先アドレスを出力し、第２制御
バスＣＢ２のチップセレクト信号，ライト信号をアクテ
ィブ（いずれもローレベル）に設定する。

【００４１】この時、第２アドレスバスＡＢ２に出力さ
れる転送先アドレスは、第１のバスＢＳ１に割り当てら
れたもの（境界値より小さい）となるため、バス接続制
御部１０ｂが生成する制御バス接続信号Ｘｃがハイレベ
ルとなると共に、リード信号が非アクティブ（ハイレベ
ル）となっていることから、データバス接続信号Ｘd1が
ハイレベル，Ｘd2がロウレベルとなる。

【００４２】つまり、第１制御バスＣＢ１が第２制御バ
スＣＢ２に接続されると共に、第２データバスＤＢ２側
から第１データバスＤＢ１側にデータが通過するよう
に、両データバスＤＢ１，ＤＢ２が接続され、結局、Ｄ
ＭＡ制御装置６が出力した第２のバスＢＳ２上の制御信
号やデータは、第１のバスＢＳ１側にも供給されること
になる。

【００４３】また、この時、ＤＭＡ制御装置６のデータ
格納部６ａに格納されたデータが第２データバスＤＢ
２，データバス接続部２０を介して第１データバスＤＢ
１に出力され、その後のライト信号の立ち上がりタイミ
ング（ＤＭＡライトサイクルの終了タイミング）にて、
転送先アドレスにて指定された装置に書き込まれる。

【００４４】ＤＭＡライトサイクルが終了すると、設定
レジスタ６ｂに設定されたデータ転送回数分のデータ転
送が終了していなければ、ＤＭＡ制御装置６は、上述の
ＤＭＡリードサイクル及びＤＭＡライトサイクルを繰り
返す。一方、設定されたデータ転送回数分のデータ転送
が終了していれば、ＤＭＡ制御装置６は、第２アドレス
バスＡＢ２及び第２制御バスＣＢ２へのアドレス信号及
びチップセレクト信号，ライト信号の送出を停止すると
共に、ＤＭＡ要求信号ＤＭＲＱを非アクティブにする。

【００４５】これにより、バス接続制御部１０ｂが生成
する制御バス接続信号Ｘｃ及びデータバス接続信号Ｘd
1，Ｘd2がいずれもロウレベルとなり、第１及び第２デ
ータバスＤＢ１，ＤＢ２、第１及び第２制御バスＣＢ
１，ＣＢ２は、いずれも分離される。

【００４６】その後、ＤＭＡ要求信号ＤＭＲＱの非アク
ティブを検出したＤＭＡ転送判断部１０ａが、ＤＭＡ許
可信号ＤＭＡＫを非アクティブとすることにより、アド
レスバス接続信号Ｘａもロウレベルとなり、第１及び第
２アドレスバスＡＢ１，ＡＢ２は分離され、即ち、第１
及び第２のバスＢＳ１，ＢＳ２が完全に分離される。こ
れと共に、ＤＭＡ転送判断部１０ａは、ＤＭＡ転送によ
って中断されていたＣＰＵ２の内部処理を再開させるこ
とで、一連のＤＭＡ転送動作を終了する。［第１のバスから第２のバスへのＤＭＡ転送動作］次
に、図４に示すタイムチャートに沿って、第１のバスＢ
Ｓ１に接続されたデータ格納用記憶装置４のデータを、
第２のバスＢＳ２に接続された周辺回路（図示せず）に
ＤＭＡ転送する場合を説明する。

【００４７】なお、設定レジスタ６ｂへの書き込みか
ら、ＤＭＡ転送判断部１０ａがＤＭＡ許可信号ＤＭＡＫ
を出力するまでの処理は、上述の第２のバスから第１の
バスへＤＭＡ転送する場合と全く同様であるため、ここ
では、説明を省略する。そして、ＣＰＵ２からのＤＭＡ
許可信号ＤＭＡＫが入力されたＤＭＡ制御装置６は、ま
ず、ＤＭＡリードサイクルを開始する。即ち、設定レジ
スタ６ｂの内容に従って、第２アドレスバスＡＢ２に転
送元アドレスを出力し、第２制御バスＣＢ２のチップセ
レクト信号，リード信号をアクティブ（いずれもローレ
ベル）に設定する。

【００４８】この時、第２アドレスバスＡＢ２に出力さ
れる転送元アドレスは、第１のバスＢＳ１に割り当てら
れたもの（境界値より小さい）となるため、バス接続制
御部１０ｂが生成する制御バス接続信号Ｘｃがハイレベ
ルとなる。また、リード信号がアクティブになると、デ
ータバス接続信号は、Ｘd1がロウレベル，Ｘd2がハイレ
ベルとなる。

【００４９】つまり、第１制御バスＣＢ１が第２制御バ
スＣＢ２に接続されると共に、第１データバスＤＢ１側
から第２データバスＤＢ２側にデータが通過するよう
に、両データバスＤＢ１，ＤＢ２が接続され、結局、Ｄ
ＭＡ制御装置６が出力した第２のバスＢＳ２上の制御信
号は、第１のバスＢＳ１側にも供給され、逆に第１のバ
スＢＳ１上のデータは、第２のバスＢＳ２側にも供給さ
れることになる。

【００５０】また、この時、転送元アドレスにて指定さ
れた装置から第１データバス上にデータが読み出される
ため、これが第２データバスＤＢ２を介してＤＭＡ制御
装置６にも供給され、その後のリード信号の立ち上がり
タイミング（ＤＭＡリードサイクルの終了タイミング）
にて、ＤＭＡ制御装置６のデータ格納部６ａに格納され
る。

【００５１】ＤＭＡリードサイクルが終了すると、ＤＭ
Ａ制御装置６は、引き続きＤＭＡライトサイクルを開始
する。即ち、設定レジスタ６ｂの内容に従って、第２ア
ドレスバスＡＢ２に転送先アドレスを出力し、第２制御
バスＣＢ２のチップセレクト信号，ライト信号をアクテ
ィブ（いずれもローレベル）に設定する。

【００５２】この時、第２アドレスバスＡＢ２に出力さ
れる転送先アドレスは、第２のバスＢＳ２に割り当てら
れたもの（境界値以上）となるため、バス接続制御部１
０ｂが生成する制御バス接続信号Ｘｃ及びデータバス接
続信号Ｘd1，Ｘd2は、いずれもロウレベルとなる。つま
り、第１及び第２データバスＤＢ１，ＤＢ２、第１及び
第２制御バスＣＢ１，ＣＢ２は分離され、その結果、Ｄ
ＭＡ制御装置６が出力した第２のバスＢＳ２上の制御信
号やデータは、第１のバスＢＳ１には供給されないこと
になる。

【００５３】また、この時、ＤＭＡ制御装置６のデータ
格納部６ａに格納されたデータが第２データバスＤＢ２
に出力され、その後のライト信号の立ち上がりタイミン
グ（ＤＭＡライトサイクルの終了タイミング）にて、転
送先アドレスにて指定された装置に書き込まれる。

【００５４】ＤＭＡライトサイクルが終了すると、設定
レジスタ６ｂに設定されたデータ転送回数分のデータ転
送が終了していなければ、ＤＭＡ制御装置６は、上述の
ＤＭＡリードサイクル及びＤＭＡライトサイクルを繰り
返す。一方、設定されたデータ転送回数分のデータ転送
が終了していれば、ＤＭＡ制御装置６は、第２アドレス
バスＡＢ２及び第２制御バスＣＢ２へのアドレス信号及
びチップセレクト信号，ライト信号の送出を停止すると
共に、ＤＭＡ要求信号ＤＭＲＱを非アクティブにする。

【００５５】以下の処理は、上述の第２のバスから第１
のバスへＤＭＡ転送する場合と全く同様であるため、こ
こでは、説明を省略する。以上説明したように、本実施
形態のＣＰＵ２では、第１及び第２のバスＢＳ１、ＢＳ
２を接続，分離するためのデータバス接続部２０、アド
レスバス選択部３０、制御バス選択部４０、及びこれら
を制御するためのデータバス接続信号Ｘd1，Ｘd2、アド
レスバス接続信号Ｘａ、制御バス接続信号Ｘｃを生成す
るバス接続制御部１０ｂが、当該ＣＰＵ２に一体に内蔵
されている。

【００５６】従って、本実施形態のＣＰＵ２を用いてマ
イクロコンピュータ等の装置を構成した場合、第１及び
第２のバスＢＳ１，ＢＳ２に渡るＤＭＡ転送を実現する
ためには、第２のバスＢＳ２にＤＭＡ制御装置６を接続
するだけでよく、装置構成、及び配線の簡易化を図るこ
とができる。

【００５７】なお、本実施形態のＣＰＵ２は、バス接続
制御部１０ｂを内蔵したＣＰＵコア１０に加えて、デー
タバス接続部２０，アドレスバス選択部３０，制御バス
選択部４０が一体にされているが、バス接続制御部１０
ｂを内蔵したＣＰＵコア１０のみにて構成したり、この
ＣＰＵコア１０にデータバス接続部２０，アドレスバス
選択部３０，制御バス選択部４０のうちいずれか一つ又
は二つを一体化して構成してもよい。

【００５８】また、上記実施形態では、データバス接続
部２０では、両データバスＤＢ１，ＤＢ２を接続する際
に、データが通過可能な方向を限定するように構成され
ているが、これを限定しないように構成してもよい。更
に、上記実施形態では、ＤＭＡ転送にて第１のバスＤＢ
１を使用する時にだけ、第１データバスＤＢ１を第２デ
ータバスＤＢ２と接続するように構成されているが、こ
れを第１及び第２アドレスバスＡＢ１，ＡＢ２と同様
に、ＤＭＡ転送を実施している間、常時接続するように
構成してもよい。

【図面の簡単な説明】

【図１】実施形態のＣＰＵの構成、及び該ＣＰＵを用
いて構成したマイクロコンピュータの概略構成を表すブ
ロック図である。

【図２】バス接続制御部、及びデータバス接続部、ア
ドレスバス選択部、制御バス選択部の詳細な構成を表す
回路図である。

【図３】第２のバスから第１のバスに向けてＤＭＡ転
送を行った時の各部の動作を表すタイムチャートであ
る。

【図４】第１のバスから第２のバスに向けてＤＭＡ転
送を行った時の各部の動作を表すタイムチャートであ
る。

【符号の説明】

２…中央演算処理装置（ＣＰＵ）、４…データ格納用記
憶装置、６…ＤＭＡ制御装置、６ａ…データ格納部、６
ｂ…設定レジスタ、１０…ＣＰＵコア、１０ａ…ＤＭＡ
転送判断部、１０ｂ…バス接続制御部、１１…ＮＯＴ回
路、１２…コンパレータ、１３，１４…ＡＮＤ回路、２
０…データバス接続部、２１，２２，３１，３２…バッ
ファ回路、３０…アドレスバス選択部、４０…制御バス
選択部、ＢＳ１…第１のバス、ＢＳ２…第２のバス、Ａ
Ｂ０〜２…アドレスバス、ＣＢ０〜２…制御バス、ＤＢ
１〜２…データバス

Claims

【特許請求の範囲】

【請求項１】独立に制御可能な第１及び第２のバス
と、前記第２のバスに接続されたＤＭＡ制御装置からＤＭＡ
転送を要求する要求信号が入力されると、ＤＭＡ転送が
可能な状態であれば、前記第１及び第２のバスを解放す
ると共に、前記ＤＭＡ制御装置に対してＤＭＡ転送を許
可する許可信号を出力するＤＭＡ転送判断手段を備えた
データ処理装置において、前記ＤＭＡ転送判断手段が出力する許可信号、及び前記
第２のバスの状態に応じて、前記第１及び第２のバスを
構成する両データバスを接続するためのデータバス接続
信号、両アドレスバスを接続するためのアドレスバス接
続信号、両制御バスを接続するための制御バス接続信号
を生成するバス接続制御手段を設けたことを特徴とする
データ処理装置。
【請求項２】前記バス接続制御手段は、前記許可信号
が出力されている間、前記アドレスバス接続信号を生成
することを特徴とする請求項１記載のデータ処理装置。
【請求項３】前記バス接続制御手段は、前記許可信号
が出力され、且つ前記第２のバスを構成するアドレスバ
スの状態が前記第１のバスに接続された装置へのアクセ
スであることを示している場合に、前記データバス接続
信号及び前記制御バス接続信号を生成することを特徴と
する請求項１又は請求項２記載のデータ処理装置。
【請求項４】前記バス接続制御手段は、前記第２のバ
スを構成する制御バスの状態から識別されるデータ転送
方向に基づき、該データ転送方向を指定する情報を含ん
だ前記データバス接続信号を生成することを特徴とする
請求項３記載のデータ処理装置。
【請求項５】前記バス接続制御手段が生成するデータ
バス接続信号に従って、前記第１及び第２のバスを構成
する両データバスを接続，分離するデータバス接続手段
を設けたことを特徴とする請求項１ないし請求項４いず
れか記載のデータ処理装置。
【請求項６】前記バス接続制御手段が生成する制御バ
ス接続信号に従って、前記第１及び第２のバスを構成す
る両制御バスを接続，分離する制御バス接続手段を設け
たことを特徴とする請求項１ないし請求項５いずれか記
載のデータ処理装置。
【請求項７】前記バス接続制御手段が生成するアドレ
スバス接続信号に従って、前記第１及び第２のバスを構
成する両アドレスバスを接続，分離するアドレスバス接
続手段を設けたことを特徴とする請求項１ないし請求項
６いずれか記載のデータ処理装置。
【請求項８】前記第１のバスには、少なくともデータ
格納用の記憶装置が接続され、前記第２のバスには、少
なくとも命令格納用の記憶装置が接続されることを特徴
とする請求項１ないし請求項７いずれか記載のデータ処
理装置。