JPH10320352A - バスマスタ転送システム - Google Patents
バスマスタ転送システムInfo
- Publication number
- JPH10320352A JPH10320352A JP13068597A JP13068597A JPH10320352A JP H10320352 A JPH10320352 A JP H10320352A JP 13068597 A JP13068597 A JP 13068597A JP 13068597 A JP13068597 A JP 13068597A JP H10320352 A JPH10320352 A JP H10320352A
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Abstract
(57)【要約】
【課題】 Ｓ／Ｗ制御の変更を必要としない、回路規模
が小さく、且つ制御の簡単なバスマスタ転送システムを
提供する。 【解決手段】 ＣＰＵ３がバスマスタ転送命令を発行
し、前記命令を受けた制御回路１が、プライマリ／セカ
ンダリＨＤの転送を排他的に行う。これにより同時期に
１つの転送のみが行われる事になり、制御が簡単にな
る。また、各々のＨＤの転送は同一の単一バッファ２を
介して、行われる為、回路規模を小さくする事ができ
る。また、転送終了時には、各々のＨＤが割り込みを発
行する為、ＨＤからの割り込みを認識して制御を行って
いるＳ／Ｗは、変更や、新規のものを必要としない。
が小さく、且つ制御の簡単なバスマスタ転送システムを
提供する。 【解決手段】 ＣＰＵ３がバスマスタ転送命令を発行
し、前記命令を受けた制御回路１が、プライマリ／セカ
ンダリＨＤの転送を排他的に行う。これにより同時期に
１つの転送のみが行われる事になり、制御が簡単にな
る。また、各々のＨＤの転送は同一の単一バッファ２を
介して、行われる為、回路規模を小さくする事ができ
る。また、転送終了時には、各々のＨＤが割り込みを発
行する為、ＨＤからの割り込みを認識して制御を行って
いるＳ／Ｗは、変更や、新規のものを必要としない。
Description
【０００１】
【発明の属する技術分野】本発明は、バスマスタ転送シ
ステムに関し、特にＩＤＥ（Integrated DeviceElectro
nics：パソコンとハードディスク（ＨＤ）装置をつなぐ
インターフェイス）のバスマスタ転送システムに関す
る。
ステムに関し、特にＩＤＥ（Integrated DeviceElectro
nics：パソコンとハードディスク（ＨＤ）装置をつなぐ
インターフェイス）のバスマスタ転送システムに関す
る。
【０００２】
【従来の技術】従来のバスマスタ転送システムは、ＣＰ
Ｕ或いはＤＭＡ制御装置などのようにアドレスや制御コ
マンドを出力してシステムバスを制御するシステムで、
単にマスタシステムともいうが、ＩＥＥＥ−７９６バス
としてのマルチバスのように汎用マルチプロセッサシス
テムバスにはシステムを制御するための規格を設けてい
る場合もあり、バスマスタはシステムバスを制御する権
利を有しており、周辺制御装置や記憶装置のようにバス
マスタからのコマンドを受け、データをバスに入出力す
るバススレーブとは区別されている。このバスマスタ転
送システムは、プライマリ／セカンダリ・ハードディス
ク（ＨＤ）とのデータの転送を行う場合、各ＨＤ用に専
用バッファを備えて複数個のバッファを有し、各々のＨ
Ｄが独立して転送が行われていた。
Ｕ或いはＤＭＡ制御装置などのようにアドレスや制御コ
マンドを出力してシステムバスを制御するシステムで、
単にマスタシステムともいうが、ＩＥＥＥ−７９６バス
としてのマルチバスのように汎用マルチプロセッサシス
テムバスにはシステムを制御するための規格を設けてい
る場合もあり、バスマスタはシステムバスを制御する権
利を有しており、周辺制御装置や記憶装置のようにバス
マスタからのコマンドを受け、データをバスに入出力す
るバススレーブとは区別されている。このバスマスタ転
送システムは、プライマリ／セカンダリ・ハードディス
ク（ＨＤ）とのデータの転送を行う場合、各ＨＤ用に専
用バッファを備えて複数個のバッファを有し、各々のＨ
Ｄが独立して転送が行われていた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
プライマリ／セカンダリＨＤとのデータ転送にそれぞれ
が専用のバッファを有しているため、従来の技術におい
ては、回路規模が大きくなるという問題点を有してい
る。
プライマリ／セカンダリＨＤとのデータ転送にそれぞれ
が専用のバッファを有しているため、従来の技術におい
ては、回路規模が大きくなるという問題点を有してい
る。
【０００４】また、プライマリ及びセカンダリＨＤがそ
れぞれ独立に動作をする為、同時に複数の制御を行う必
要があることから、制御が複雑になるという問題点を有
していた。
れぞれ独立に動作をする為、同時に複数の制御を行う必
要があることから、制御が複雑になるという問題点を有
していた。
【０００５】［発明の目的］本発明の目的は、回路規模
の小さいバスマスタ転送システムを提供することであ
る。
の小さいバスマスタ転送システムを提供することであ
る。
【０００６】本発明の他の目的は、制御の簡単なバスマ
スタ転送システムを提供することである。
スタ転送システムを提供することである。
【０００７】
【課題を解決するための手段】本発明のバスマスタ転送
システムは、単一バッファを用いて転送を行う。即ち、
本発明は、ＣＰＵとバスで接続された単一バッファと、
該単一バッファと接続されたプライマリＨＤとセカンダ
リＨＤと、該ＣＰＵと前記単一バッファ、前記プライマ
リＨＤ、前記セカンダリＨＤを制御する制御回路とから
なるバスマスタ転送システムにおいて、前記ＣＰＵと前
記プライマリＨＤ／セカンダリＨＤとのデータの送受を
前記単一バッファにより共用することを特徴とする。ま
た、上記バスマスタ転送システムにおいて、前記単一バ
ッファを使用する際に、前記制御回路は前記プライマリ
ＨＤ／セカンダリＨＤに対応する排他制御ビットを検索
して、前記プライマリＨＤ／セカンダリＨＤの選択及
び、読み／書きを制御することを特徴とする。
システムは、単一バッファを用いて転送を行う。即ち、
本発明は、ＣＰＵとバスで接続された単一バッファと、
該単一バッファと接続されたプライマリＨＤとセカンダ
リＨＤと、該ＣＰＵと前記単一バッファ、前記プライマ
リＨＤ、前記セカンダリＨＤを制御する制御回路とから
なるバスマスタ転送システムにおいて、前記ＣＰＵと前
記プライマリＨＤ／セカンダリＨＤとのデータの送受を
前記単一バッファにより共用することを特徴とする。ま
た、上記バスマスタ転送システムにおいて、前記単一バ
ッファを使用する際に、前記制御回路は前記プライマリ
ＨＤ／セカンダリＨＤに対応する排他制御ビットを検索
して、前記プライマリＨＤ／セカンダリＨＤの選択及
び、読み／書きを制御することを特徴とする。
【０００８】具体的には、図１を参照して、プライマリ
／セカンダリの選択及び、読み／書きの制御を行う制御
回路（図１の１）と、単一バッファ（図１の２）とを有
する。また、プライマリ／セカンダリの排他動作も他の
特徴である。具体的には、ＣＰＵ３から転送命令をうけ
た制御回路１は、前記転送命令が、プライマリ／セカン
ダリ双方への命令であってもどちらかのＨＤにのみ転送
命令を発行し、他方のＨＤには転送命令を発行しない。
つまり、プライマリ若しくはセカンダリＨＤの動作中、
他方のＨＤは動作しない。
／セカンダリの選択及び、読み／書きの制御を行う制御
回路（図１の１）と、単一バッファ（図１の２）とを有
する。また、プライマリ／セカンダリの排他動作も他の
特徴である。具体的には、ＣＰＵ３から転送命令をうけ
た制御回路１は、前記転送命令が、プライマリ／セカン
ダリ双方への命令であってもどちらかのＨＤにのみ転送
命令を発行し、他方のＨＤには転送命令を発行しない。
つまり、プライマリ若しくはセカンダリＨＤの動作中、
他方のＨＤは動作しない。
【０００９】［作用］プライマリ／セカンダリＨＤの転
送が、同一の単一バッファを用いて行われる為、回路規
模が小さく出来る。
送が、同一の単一バッファを用いて行われる為、回路規
模が小さく出来る。
【００１０】制御回路により、プライマリ／セカンダリ
の選択及び、読み／書きの排他制御が行われ、複数の転
送が同時に行われる事が無く、容易に制御が出来る。
の選択及び、読み／書きの排他制御が行われ、複数の転
送が同時に行われる事が無く、容易に制御が出来る。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１において、３は
ＣＰＵであり、１は制御回路、２は単一バッファ、４は
プライマリ・ハードディスクＨＤ、５はセカンダリＨＤ
である。ＣＰＵ３と単一バッファ２とはバス形式でバス
６として接続され、単一バッファ２とプライマリＨＤ４
／セカンダリＨＤ５とは別のバス形式でバス７として接
続され、それぞれ必要なデータをバス６，７を介して送
受される。単一バッファ２は一般に後段の回路の動作が
前段の回路の動作に悪影響を及ぼさないように前段の回
路との間に入れる緩衝用の増幅器、バッファアンプ、干
渉増幅器の役目を有し、論理回路においては負荷駆動能
力や遅延時間の調整等の機能を備える中間記憶手段を備
えており、バス上のデータを一時的に記憶して、ＣＰＵ
３とプライマリＨＤ４／セカンダリＨＤ５との中継とド
ライブ能力との機能を有している。また、単一バッファ
２はこのような機能を双方向に備えており、入出力の切
り換えによって制御できる。
て図面を参照して詳細に説明する。図１において、３は
ＣＰＵであり、１は制御回路、２は単一バッファ、４は
プライマリ・ハードディスクＨＤ、５はセカンダリＨＤ
である。ＣＰＵ３と単一バッファ２とはバス形式でバス
６として接続され、単一バッファ２とプライマリＨＤ４
／セカンダリＨＤ５とは別のバス形式でバス７として接
続され、それぞれ必要なデータをバス６，７を介して送
受される。単一バッファ２は一般に後段の回路の動作が
前段の回路の動作に悪影響を及ぼさないように前段の回
路との間に入れる緩衝用の増幅器、バッファアンプ、干
渉増幅器の役目を有し、論理回路においては負荷駆動能
力や遅延時間の調整等の機能を備える中間記憶手段を備
えており、バス上のデータを一時的に記憶して、ＣＰＵ
３とプライマリＨＤ４／セカンダリＨＤ５との中継とド
ライブ能力との機能を有している。また、単一バッファ
２はこのような機能を双方向に備えており、入出力の切
り換えによって制御できる。
【００１２】図１を参照すると、制御回路１は、ＣＰＵ
３の命令によりプライマリＨＤ４／セカンダリＨＤ５の
選択及び、読み／書きの制御を行い、各々のＨＤ４，５
及び単一バッファ２の制御を行う。制御回路１から命令
を受けたプライマリＨＤ４／セカンダリＨＤ５の両ＨＤ
の転送は、どちらも前記単一バッファ２を介してＣＰＵ
３とのデータの送受が行われる。
３の命令によりプライマリＨＤ４／セカンダリＨＤ５の
選択及び、読み／書きの制御を行い、各々のＨＤ４，５
及び単一バッファ２の制御を行う。制御回路１から命令
を受けたプライマリＨＤ４／セカンダリＨＤ５の両ＨＤ
の転送は、どちらも前記単一バッファ２を介してＣＰＵ
３とのデータの送受が行われる。
【００１３】次に、図１の動作について図を参照して説
明する。ＣＰＵ３からバスマスタ転送開始の命令をうけ
た制御回路１は、プライマリ／セカンダリＨＤ４，５の
選択及び、読み／書きの制御を行い、プライマリ／セカ
ンダリＨＤ４，５の選択結果に基づいて、選択されたＨ
Ｄに転送許可命令を発行し、且つ、前記選択されたＨＤ
及び、単一バッファ２の、読み／書き制御を行う。ここ
で、プライマリＨＤ４／セカンダリＨＤ５と区別して称
しているが、特にいずれが主でいずれが副ということも
ない。また、ハードディスクが複数個である場合も、そ
のいずれかを選択して、単一バッファ２を介してバス６
と送受してＣＰＵ３の指示に従って、当該ハードディス
クに読み／書きの制御とデータの読み／書きを行う。
明する。ＣＰＵ３からバスマスタ転送開始の命令をうけ
た制御回路１は、プライマリ／セカンダリＨＤ４，５の
選択及び、読み／書きの制御を行い、プライマリ／セカ
ンダリＨＤ４，５の選択結果に基づいて、選択されたＨ
Ｄに転送許可命令を発行し、且つ、前記選択されたＨＤ
及び、単一バッファ２の、読み／書き制御を行う。ここ
で、プライマリＨＤ４／セカンダリＨＤ５と区別して称
しているが、特にいずれが主でいずれが副ということも
ない。また、ハードディスクが複数個である場合も、そ
のいずれかを選択して、単一バッファ２を介してバス６
と送受してＣＰＵ３の指示に従って、当該ハードディス
クに読み／書きの制御とデータの読み／書きを行う。
【００１４】ＣＰＵ３から、プライマリ／セカンダリＨ
Ｄ双方に対して命令が発行された場合にも、制御回路１
によってプライマリ／セカンダリＨＤの選択が行われ、
ＨＤの排他制御が行われる。制御回路１による排他制御
は、例えばプライマリＨＤを使用中には、排他制御用メ
モリにプライマリＨＤのＩＤと使用中の排他制御ビット
を当て、プライマリＨＤの読み／書きが終了した段階で
排他制御ビットを不使用に変換する。次にＨＤへの読み
／書き指令がきたときには、各ＨＤの排他制御ビットを
検索し、いずれも不使用であれば、指令されたＨＤの排
他制御ビットを使用中に変更して指令されたＨＤに読み
／書きを行う。この排他制御によって、１つの単一バッ
ファによって、プライマリ／セカンダリＨＤの選択と読
み／書きを可能にできる。また、ＨＤが複数の場合であ
っても、排他制御ビットとＨＤとの対のデータを検索し
て変更することで、データの衝突も起きない排他制御を
行うことができる。
Ｄ双方に対して命令が発行された場合にも、制御回路１
によってプライマリ／セカンダリＨＤの選択が行われ、
ＨＤの排他制御が行われる。制御回路１による排他制御
は、例えばプライマリＨＤを使用中には、排他制御用メ
モリにプライマリＨＤのＩＤと使用中の排他制御ビット
を当て、プライマリＨＤの読み／書きが終了した段階で
排他制御ビットを不使用に変換する。次にＨＤへの読み
／書き指令がきたときには、各ＨＤの排他制御ビットを
検索し、いずれも不使用であれば、指令されたＨＤの排
他制御ビットを使用中に変更して指令されたＨＤに読み
／書きを行う。この排他制御によって、１つの単一バッ
ファによって、プライマリ／セカンダリＨＤの選択と読
み／書きを可能にできる。また、ＨＤが複数の場合であ
っても、排他制御ビットとＨＤとの対のデータを検索し
て変更することで、データの衝突も起きない排他制御を
行うことができる。
【００１５】また、制御回路１による排他制御は、単一
バッファ２に対して１つの排他制御ビットを備えて、い
ずれかのＨＤが使用中か不使用かのビットを割り当てて
おき、制御回路１内に各ＨＤの読み／書き制御と読み／
書き中か否かの管理用ビットを設けておき、ＣＰＵ３か
らのＨＤへの読み／書き指令が発せられた場合には、排
他制御ビットがどちらの状態かを検索し、使用中の場合
には、受け付けず、不使用の場合には、指令されたＨＤ
に読み／書き制御を行い、そのＨＤに読み／書きを実行
する。この場合は、上記複数の排他制御ビットよりも高
速に排他制御を行うことができる。
バッファ２に対して１つの排他制御ビットを備えて、い
ずれかのＨＤが使用中か不使用かのビットを割り当てて
おき、制御回路１内に各ＨＤの読み／書き制御と読み／
書き中か否かの管理用ビットを設けておき、ＣＰＵ３か
らのＨＤへの読み／書き指令が発せられた場合には、排
他制御ビットがどちらの状態かを検索し、使用中の場合
には、受け付けず、不使用の場合には、指令されたＨＤ
に読み／書き制御を行い、そのＨＤに読み／書きを実行
する。この場合は、上記複数の排他制御ビットよりも高
速に排他制御を行うことができる。
【００１６】次に、命令を受けたＨＤの転送は、単一バ
ッファ２を介して行われる。
ッファ２を介して行われる。
【００１７】選択されなかったＨＤには、前記制御回路
より転送命令が発行されない為、プライマリ／セカンダ
リ両ＨＤの排他転送が行われる。また、各ＨＤは、割り
込みを発行することにより、転送を終え、排他制御の排
他制御ビットを不使用として、ソフトウエア（Ｓ／Ｗ）
的に認識し、バスマスタ転送が終了となる。その後、割
り込み指令の内容を実行する。例えば、前記割り込みを
ＣＰＵ２により指示されると、制御回路２は割り込み制
御を開始し、予めプログラムされた割り込み制御に従っ
て、再びＨＤへの読み／書きであれば、上記の動作を開
始し、他の割り込み制御であれば、単一バッファ２の動
作も終了させ、バスマスタ転送も終了となる。
より転送命令が発行されない為、プライマリ／セカンダ
リ両ＨＤの排他転送が行われる。また、各ＨＤは、割り
込みを発行することにより、転送を終え、排他制御の排
他制御ビットを不使用として、ソフトウエア（Ｓ／Ｗ）
的に認識し、バスマスタ転送が終了となる。その後、割
り込み指令の内容を実行する。例えば、前記割り込みを
ＣＰＵ２により指示されると、制御回路２は割り込み制
御を開始し、予めプログラムされた割り込み制御に従っ
て、再びＨＤへの読み／書きであれば、上記の動作を開
始し、他の割り込み制御であれば、単一バッファ２の動
作も終了させ、バスマスタ転送も終了となる。
【００１８】
【発明の効果】本発明によれば、同一の単一バッファを
使用して、プライマリ／セカンダリ両ＨＤの転送が行わ
れるので、回路規模が小さくできるという効果がある。
使用して、プライマリ／セカンダリ両ＨＤの転送が行わ
れるので、回路規模が小さくできるという効果がある。
【００１９】また、プライマリ／セカンダリ転送が排他
的に行われる為、複数の制御を、同時に行う必要が無い
ので、制御が簡単である。
的に行われる為、複数の制御を、同時に行う必要が無い
ので、制御が簡単である。
【００２０】さらに、Ｓ／Ｗ制御が、各ＨＤからの割り
込みを認識して実行され、割り込み発生までの制御の影
響を受けないので、従来と同様のＳ／Ｗで制御可能とい
う効果がある。
込みを認識して実行され、割り込み発生までの制御の影
響を受けないので、従来と同様のＳ／Ｗで制御可能とい
う効果がある。
【図１】本発明の実施の形態を示すブロック図である。
１ 制御回路 ２ 単一バッファ ３ ＣＰＵ ４ プライマリＨＤ ５ セカンダリＨＤ ６，７ バス
Claims (4)
- 【請求項１】 ＣＰＵとバスで接続された単一バッファ
と、該単一バッファと接続されたプライマリＨＤとセカ
ンダリＨＤと、該ＣＰＵと前記単一バッファ、前記プラ
イマリＨＤ、前記セカンダリＨＤを制御する制御回路と
からなるバスマスタ転送システムにおいて、前記ＣＰＵ
と前記プライマリＨＤ／セカンダリＨＤとのデータの送
受を前記単一バッファにより共用することを特徴とする
バスマスタ転送システム。 - 【請求項２】 請求項１に記載のバスマスタ転送システ
ムにおいて、前記単一バッファを使用する際に、前記制
御回路は前記プライマリＨＤ／セカンダリＨＤに対応す
る排他制御ビットを検索して、前記プライマリＨＤ／セ
カンダリＨＤの選択及び、読み／書きを制御することを
特徴とするバスマスタ転送システム。 - 【請求項３】 ＣＰＵとバスで接続された単一バッファ
と、該単一バッファと接続された複数のハードディスク
と、該ＣＰＵと前記単一バッファと前記複数のハードデ
ィスクを制御する制御回路とからなるバスマスタ転送シ
ステムにおいて、前記ＣＰＵと前記複数のハードディス
クとのデータの送受を前記単一バッファにより共用する
ことを特徴とするバスマスタ転送システム。 - 【請求項４】 請求項３に記載のバスマスタ転送システ
ムにおいて、前記単一バッファを使用する際に、前記制
御回路は前記複数のハードディスクに対応する各排他制
御ビットを検索して、前記複数のハードディスクの選択
及び、読み／書きを制御することを特徴とするバスマス
タ転送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13068597A JPH10320352A (ja) | 1997-05-21 | 1997-05-21 | バスマスタ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13068597A JPH10320352A (ja) | 1997-05-21 | 1997-05-21 | バスマスタ転送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10320352A true JPH10320352A (ja) | 1998-12-04 |
Family
ID=15040178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13068597A Pending JPH10320352A (ja) | 1997-05-21 | 1997-05-21 | バスマスタ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10320352A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015207269A (ja) * | 2014-09-17 | 2015-11-19 | 株式会社日立製作所 | ストレージシステム |
| US9632701B2 (en) | 2014-04-21 | 2017-04-25 | Hitachi, Ltd. | Storage system |
-
1997
- 1997-05-21 JP JP13068597A patent/JPH10320352A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9632701B2 (en) | 2014-04-21 | 2017-04-25 | Hitachi, Ltd. | Storage system |
| JP2015207269A (ja) * | 2014-09-17 | 2015-11-19 | 株式会社日立製作所 | ストレージシステム |
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