JPH08235101A - 複数デバイスから同一メモリをアクセスする方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、メモリバスの切り替え手順を最適化
し、複数の異なるデバイスが互いのアクセスの合間を有
効に利用することにより、メモリの高速アクセスを実現
できるようにする複数デバイスから同一メモリをアクセ
スする方法を提供することを目的とする。 【構成】ＣＰＵ３と、アドレスセレクタ１と、ウェイト
制御回路６と、データバス制御用ゲート７とを設けて、
外部デバイス２からのアクセス要求に基づき、メモリバ
ス切り替え用信号を発生させ、上記切り替え信号を用い
てメモリバス切り替え（解放）動作を行ない、現在実行
中のアクセスを別デバイスアクセスのために中断させ、
別デバイスアクセス終了後に中断していたアクセスを再
開させて、各々のデバイスアクセスの合間を有効利用し
メモリの高速アクセスを実現させることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、異なる複数のデバイス
から同一のメモリをアクセスする際のメモリバスの制御
機能を改善した複数デバイスから同一メモリをアクセス
する方法に関する。

【０００２】

【従来の技術】従来、ある一つのデバイスがメモリをア
クセス中に、別のデバイスがアクセスをする際、アクセ
ス中を示すステータス信号をチェックして、他のデバイ
スがメモリアクセスを行なっていないことを確認した後
にメモリアクセスを開始していた。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
た従来のアクセス方式にあっては、アクセス前にステー
タス信号等によりメモリバスの状態（アクセス中か否
か）をチェックする必要があることから、メモリアクセ
スの開始までに多くの時間を要し、又、前記理由により
アクセスサイクルの合間が短い場合に別デバイスによる
アクセスが不可能となる場合があるという問題があっ
た。

【０００４】又、ＣＰＵのＨＯＬＤ命令等でメモリバス
を解放させると、命令実行からバスの解放までのシーケ
ンスに多くの時間が掛かり高速アクセスに支障をきたす
等の問題があった。

【０００５】本発明は上記事情を考慮して成されたもの
で、上記不具合を解消し、メモリバスの切り替え手順を
最適化し、複数の異なるデバイスが互いのアクセスの合
間を有効に利用することにより、メモリの高速アクセス
を実現できるようにする複数デバイスから同一メモリを
アクセスする方法を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明は、上記目的を達
成する為、一つのデバイスからメモリに格納されたデー
タをリード中に他のデバイスから前記メモリに対してラ
イト動作を行なう際、ライト／リードを示す信号により
アドレス及びデータの為のメモリバスを各々のデバイス
側に切替える手段と、前記データバスの方向を制御する
手段と、現在実行中のリードサイクルを一時中断する手
段と、ライトサイクル終了後にリードサイクルを再開さ
せる手段とを設け、前記デバイスからのライト要求信号
により現在リードを実行中のデバイスからバスを切り離
し可能に制御し、前記デバイスからのライト要求により
現在リードを実行中のデバイスに対してウェイト状態に
てリードサイクルを一時中断させることが可能なように
制御し、リードからライト或いはライトからリードに状
態変化する際データが衝突することなくバスを切り替え
ることができるように制御し、リード再開の際リードデ
ータが完全に確定するのに必要な時間だけ前記メモリに
対するアウトップットイネーブル信号たるリード信号を
アクティブ状態にした後リードサイクルを終了させるこ
とができるよう制御するようにしたことを特徴とする複
数デバイスから同一メモリをアクセスする方法にある。

【０００７】又、本発明は上記目的を達成する為、デバ
イスからのアクセス要求に基づきメモリバス切り替え用
信号を発生させる手段と、前記切り替え信号を用いて前
記メモリバス切り替え解放動作を行うメモリバス制御手
段と、現在実行中のアクセスを別デバイスアクセスのた
めに中断させるアクセス制御手段と、前記別デバイスア
クセス終了後に中断していたアクセスを再開させるアク
セス制御手段とを具備し、各々のデバイスアクセスの合
間を有効利用してメモリの高速アクセスを実現させるよ
うにしたことを特徴とする複数デバイスから同一メモリ
をアクセスする方法にある。

【０００８】

【作用】上記した本発明のメモリアクセス制御機能によ
り、メモリバスの切り替え手順を最適化して、複数の異
なるデバイスが互いのアクセスの合間を有効に利用する
ことにより、メモリの高速アクセスを実現できる。

【０００９】

【実施例】本発明の概要は、デバイスからのアクセス要
求に基づき、メモリバス切り替え用信号を発生させる回
路と、上記切り替え信号を用いてメモリバス切り替え
（解放）動作を行なうメモリバス制御回路と、現在実行
中のアクセスを別デバイスアクセスのために中断させる
アクセス制御回路と、別デバイスアクセス終了後に中断
していたアクセスを再開させるアクセス制御回路とを設
けることにより、各々のデバイスアクセスの合間を有効
利用して、メモリの高速アクセスを実現させることにあ
る。

【００１０】以下図面を参照して本発明の一実施例を説
明する。図１は本発明の一実施例のメモリバス制御回路
の基本的な構成を示すブロック図である。ここでは、Ｃ
ＰＵがメモリをリ−ド中に、外部デバイスが同一メモリ
に対してライトを行なう場合を例にその構成を示してい
る。

【００１１】図１に於いて、１はアドレスセレクタであ
り、外部デバイス２、及び中央制御処理装置（ＣＰＵ）
３からそれぞれに出力されるアドレスをアクセス状況に
より切り替えてメモリに対しアドレスを出力する。

【００１２】４はリード制御回路であり、ＣＰＵ３がメ
モリ５をリード中に、外部デバイス２がライト要求を発
生した際、リード信号をインアクティブにする。５は複
数のデバイス、即ちここでは、外部デバイス２、及び中
央制御処理装置（ＣＰＵ）３がアクセス対象とするメモ
リであり、ライトイネーブル信号によりライトアクセス
制御され、アウトプットイネーブル信号によりリードア
クセス制御される。

【００１３】６はウェイト（ＷＡＩＴ）制御回路であ
り、外部デバイスがメモリライトしている間、ＣＰＵ３
に対してＷＡＩＴ信号を発生させ、リードサイクルを一
時中断する。

【００１４】７はデータバス制御用ゲートであり、リー
ド／ライト各々の状態に応じて、メモリ側のデータバス
転送方向を決定する。上記の如く構成された本発明の実
施例によるシステムにあっては、図２に示すような動作
を行なう。

【００１５】即ち、図２に於いて、Ｓ２１はリードサイ
クルを中断するステップであり、外部デバイス２からの
ライト要求に基づき、リード信号をインアクティブ状態
にする。

【００１６】Ｓ２２はバス切り替えを行なうステップで
あり、メモリバスを外部デバイス側に切り替える。Ｓ２
３はライトサイクルを開始するステップであり、ステッ
プＳ２２で解放されたメモリバスを用いて、外部デバイ
ス２がライトサイクルを行なう。

【００１７】Ｓ２４はバス切り替えを行なうステップで
あり、外部デバイス２のライトサイクルが終了した後、
リードを行なっていたＣＰＵ３側にメモリバスを切り替
える。

【００１８】Ｓ２５はリードサイクルを再開するステッ
プであり、ステップＳ２４で解放されたメモリバスを用
いて、ステップＳ２１によって中断されていたリードサ
イクルを再開する。

【００１９】図３は図１の回路構成にて、図２で示す動
作を行なった場合のタイミングチャートである。即ち、
ＣＰＵ３がメモリリード中に外部デバイス２からライト
要求が発生すると、メモリ５に入力するアウトプットイ
ネーブル（ＯＥ）信号をインアクティブにして、メモリ
リードサイクルを一時中断する。そしてメモリリードサ
イクルをＷＡＩＴ状態にし、外部デバイス２がライトサ
イクルを終了する迄待つ。外部デバイス２は、解放され
たメモリバスを用いてライトサイクルを開始する。そし
て、外部デバイス２によるライトサイクルが終了した
後、ＣＰＵ３に対しＷＡＩＴ状態を終了させ、メモリリ
ードサイクルを再開する。

【００２０】上記した図１乃至図３を参照して本発明の
実施例に於ける動作を説明する。 （１）外部デバイス２がライト要求を発生すると、リー
ド制御回路４によって、ＣＰＵ３がメモリ５に対し入力
していたアウトプットイネーブル信号をインアクティブ
状態にし、リードサイクルを一時中断する（図２のステ
ップＳ２１）。

【００２１】（２）リード中断後、アドレスセレクタ１
によって、外部デバイス２からのアドレスをメモリ５の
アドレスバスに入力し、ライトサイクルを開始する。同
時にデータバス制御用ゲート７によって、ＣＰＵ３側の
データバスが遮断され、外部デバイス２側のデータバス
がメモリデータバスに接続される（図２のステップ２
２）。

【００２２】（３）外部デバイス２によりメモリライト
サイクルを実行する。メモリライト中は、ＷＡＩＴ制御
回路６によって、ＣＰＵ３はリードサイクルをＷＡＩＴ
状態のまま保ち、外部デバイス２によるライトサイクル
終了を待つ（図２のステップ２３）。

【００２３】（４）外部デバイス２によるライトサイク
ルが終了すると、アドレスセレクタ１が再びＣＰＵ３側
に切り替わり、同時にデータバス制御用ゲート７によっ
て、外部デバイス２側のデータバスが遮断され、ＣＰＵ
３側のデータバスがメモリデータバスに接続される（図
２のステップ２４）。

【００２４】（５）メモリバスがＣＰＵ３側に切り替わ
ると、ＣＰＵ３はメモリ５に対してリードサイクルを再
開し、ＷＡＩＴ制御回路６によって、完全なデータリー
ドに必要な時間（メモリがデータバス上にデータを確定
させることが可能な時間）を経過した後、ＷＡＩＴ信号
をインアクティブにして、リードサイクルを終了する
（図２のステップ２５）。

【００２５】尚、本発明は、印字装置やイメージ読取り
装置等、速度低下を防ぐ目的でデバイスを動作させなが
ら同時にＣＰＵ等でデータ処理を同時に行なう必要があ
る場合、データバッファの制御に応用可能である。又、
本発明に於ける実施例のような２個のデバイスからのア
クセスの他に、バスの優先度制御回路を付加すること
で、多種のデバイスから単一メモリへの同時アクセスが
可能となる。

【００２６】

【発明の効果】以上詳記したように本発明によれば、他
デバイスの状態（アクセス中）判別が不要であるため、
即時アクセス（高速アクセス）が可能となる。又、ＣＰ
Ｕに依存しないため（ＨＯＬＤ命令等を用いないた
め）、メモリバスを切り替えるシーケンスが単純であ
り、切り替えに要する時間が少ないため高速かつ効率の
よいアクセスが可能となる。更に、各デバイスが互いの
アクセスの合間を利用してアクセスを行なうことで、メ
モリアクセスの高速化が可能となる。従って、メモリバ
スの切り替え手順を最適化でき、複数の異なるデバイス
が互いのアクセスの合間を有効に利用して、メモリの高
速アクセスが実現できるという優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図。

【図２】同実施例の動作手順を説明するフローチャー
ト。

【図３】同実施例の動作を説明するタイミングチャー
ト。

【符号の説明】

１…アドレスセレクタ、２…外部デバイス、３…ＣＰ
Ｕ、４…リード制御回路、５…メモリ、６…ウェイト制
御回路、７…データバス制御用ゲート。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のデバイスが同一のメモリをアクセ
   ス可能なシステムに於いて、 一つのデバイスがメモリに格納されたデータをリード中
   に他のデバイスから前記メモリに対してライト動作を行
   なう際、 ライト／リードを示す信号によりアドレス及びデータを
   転送するためのメモリバスを上記各デバイスに対して切
   替える手段と、 前記バスの転送方向を制御する手段と、 現在実行中のリードサイクルを一時中断する手段と、 ライトサイクル終了後にリードサイクルを再開させる手
   段とを設け、 前記デバイスからのライト要求信号により、現在リード
   を実行中のデバイスからバスを切り離し、現在リードを
   実行中のデバイスに対しウェイトをかけリードサイクル
   を一時中断させて、リードからライト或いはライトから
   リードに状態変化する際に、データが衝突することなく
   バスを切り替えることができるように制御し、 リード再開の際、リードデータが確定するのに必要な時
   間だけ前記メモリに対するアウトプットイネーブル信号
   をアクティブ状態にした後、リードサイクルを終了させ
   ることができるよう制御することを特徴とする複数デバ
   イスから同一メモリをアクセスする方法。
2. 【請求項２】 複数のデバイスが同一のメモリをアクセ
   ス可能なシステムに於いて、 デバイスからのアクセス要求に基づき、メモリバス切り
   替え信号を発生させる手段と、 前記切り替え信号を用いて、前記メモリバス切り替え解
   放動作を行なうメモリバス制御手段と、 現在実行中のアクセスを、別デバイスアクセスのために
   中断させるアクセス制御手段と、 前記別デバイスアクセス終了後に中断していたアクセス
   を再開させるアクセス制御手段とを具備し、 各々のデバイスアクセスの合間を有効利用して、メモリ
   の高速アクセスを実現させることを特徴とする複数デバ
   イスから同一メモリをアクセスする方法。
3. 【請求項３】 複数のデバイスが同一のメモリをアクセ
   ス可能なシステムに於いて、 複数のデバイスからそれぞれ出力されるアドレスをアク
   セス状況により切り替えて共通のメモリに対しアドレス
   を出力するアドレスセレクタと、 第１のデバイスがメモリをリード中に第２のデバイスが
   ライト要求を発生したときリード信号をインアクティブ
   にするリード制御回路と、 第２のデバイスがメモリライトしている間、第１のデバ
   イスに対してＷＡＩＴ信号を発生させ、リードサイクル
   を一時中断するＷＡＩＴ制御回路と、 メモリリード／メモリライトの各状態に応じてメモリ側
   のデータバス転送方向を決定するデータバス制御用ゲー
   トとを具備し、 第１のデバイスがメモリをリード中に第２のデバイスが
   ライト要求を発生したとき、リード信号をインアクティ
   ブ状態にしてリードサイクルを中断し、メモリバスを第
   ２のデバイス側に切り替えて、第２のデバイスがライト
   サイクルを終了後、リードを行なっていた第１のデバイ
   スにメモリバスを切り替え、第１のデバイスが中断され
   ていたリードサイクルを再開することにより、デバイス
   各々がアクセスの合間を有効利用してメモリをアクセス
   することを特徴とするメモリアクセス制御方式。