JP2565301B2 - メモリコピー回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリコピー回路に関
し、特にＣＰＵを搭載する二重化装置における二重化さ
れた各装置間のメモリコピー回路に関するものである。

【０００２】

【従来の技術】ＣＰＵおよびメモリを搭載して各種の制
御動作を行う二重化構成の装置においては、当該二重化
装置を構成する各装置間でそれぞれの有するメモリの内
容を他方の装置のメモリにコピーする動作が行われる。
例えば、片側が運用系、他の片側が予備系として動作し
ているような場合に、系構成の切り換え等の動作に伴い
その装置が司る制御動作の引継のために運用系の装置の
メモリ内容を予備系の装置のメモリにコピーする動作が
行われる。

【０００３】このようなメモリーコピー回路に関する従
来の技術として特開昭６４−７６２５９号公報に開示さ
れている技術がある。

【０００４】この技術は、図４に示すように、ＣＰＵ４
１，５１とメモリ４２，５２と開示しない他の付帯回路
で構成される装置がユニットＡ４０、ユニットＢ５０と
二重化構成され、各装置間のメモリコピーを行う回路と
して、ＣＰＵを介さずに直接メモリアクセスを行うダイ
レクト・メモリ・アクセス（以降ＤＭＡ）コントローラ
４３，５３が各装置に具備され、これらのＤＭＡコント
ローラの制御を行うハンドシェークトローラ６０および
コピーされるメモリ内容を中継するデータレジスタ７０
が各装置間に具備されている。

【０００５】この従来技術の、ユニットＡ４０のメモリ
内容をユニットＢのメモリ５２にコピーする場合の動作
を説明する。

【０００６】メモリコピーをＣＰＵ４１から指示される
と、ハンドシェークコントローラ６０はユニットＡ４０
のＤＭＡコントローラ４３に対してメモリ内容を１ワー
ド読み出してデータレジスタ７０に転送することを指示
する。この動作の終了報告を受けると、ハンドシェーク
コントローラ６０はユニットＢ５０のＤＭＡコントロー
ラ５３に対してデータレジスタ７０に転送されている内
容をユニットＢ５０のメモリ５２に書き込むことを指示
する。このユニットＢ５０のＤＭＡコントローラ５３の
動作の終了報告により、ユニットＡ４０のメモリ内容が
ユニットＢ５０のメモリ５２に１ワードだけコピーされ
たことになるので、ハンドシェークコントローラ６０は
必要なメモリ量のコピーが完了するまで各ユニットのＤ
ＭＡコントローラ４３，５３を制御して同様の動作を繰
り返す。

【０００７】このようにして、データレジスタ７０を中
継して１ワードづつ、ハンドシェークコントローラ６０
の制御のもとで各装置のＤＭＡコントローラが順次、読
み出し、書き込みを行ってメモリコピーを行うものであ
る。

【０００８】

【発明が解決しようとする課題】上述した従来の技術
は、二重化構成された装置間にハンドシェークコントロ
ーラとデータレジスタを必要とする。これらの回路は二
重化装置を構成する回路とは別個の回路であるために二
重化装置のハードウェアを共用できないという欠点があ
る。また、コピーの動作がハンドシェークコントローラ
により１ワードづつ制御されるためにコピーに要する時
間が長くなるという欠点があった。

【０００９】

【課題を解決するための手段】本発明に係るメモリコピ
ー回路は、このような従来の技術の欠点を解決して、二
重化装置内にメモリコピーに関わる回路を取り込み、か
つ短時間でメモリコピーを行うことができる回路を提供
するものである。

【００１０】本発明に係るメモリコピー回路は、ＣＰＵ
とメモリを有する二重化構成された装置の一方の装置の
メモリ内容を他の一方の装置のメモリに複写するメモリ
コピー回路において、この二重化構成された各装置は、
ＣＰＵを介さずに直接メモリのアクセス制御を行い、外
部からの制御信号により当該メモリアクセス制御の中断
と再開を制御するＤＭＡ制御手段と、ＣＰＵからメモリ
複写方向の指示を受けて、その指示に従ってデータ転送
の方向を制定する転送方向設定手段と、データの書き込
みポートと読み出しポートを有し、データの書き込み制
御と読み出し制御がそれぞれ独立して行われ、書き込み
ができない状態になると書き込み禁止信号を出力するデ
ータ蓄積手段とを有している。

【００１１】そして、この二重化構成された各装置の有
するデータ蓄積手段は、複写データを互いに相手装置に
転送する経路となるコピーバスで相互に接続されてお
り、前記の転送方向設定手段は、データ転送元装置にお
いては自装置内のデータ蓄積手段を迂回する経路を設定
し、データ転送先装置においては自装置のデータ蓄積手
段を介する経路を設定する。

【００１２】更に、ＤＭＡ制御手段は、データ転送先装
置のデータ蓄積手段が出力する書き込み禁止信号を入力
してメモリアクセス制御を中断し、当該書き込み禁止信
号の解除によりメモリアクセス制御を再開することを特
徴とする。

【００１３】また、本発明のメモリコピー回路の前記デ
ータ蓄積手段は、ファースト・イン・ファースト・アウ
トメモリを有することを特徴とする。

【００１４】

【作用】データ転送元装置においては、転送方向設定手
段によりデータ蓄積手段を迂回する経路が設定されるの
で、ＤＭＡ制御手段により転送されるデータはメモリか
らデータ蓄積手段を迂回する経路を通ってコピーバス経
由でデータ転送先装置に転送される。

【００１５】また、データ転送先装置においては、転送
方向設定手段によりデータ蓄積手段を介する経路が設定
されるので、コピーバス経由でデータ転送元装置から転
送されるデータはデータ蓄積手段により一旦蓄積され
る。データ転送先のデータ蓄積手段は蓄積データが満杯
になると書き込み禁止信号を出力する。

【００１６】この書き込み禁止信号は、データ転送元装
置のＤＭＡ制御手段に転送されてそのＤＭＡ制御動作を
一時的に中断させる。一方、データ転送先装置において
もＤＭＡ制御手段によりデータ蓄積手段からデータが読
み出され、メモリーへのデータ転送が開始される。

【００１７】このデータ転送先装置でのＤＭＡ制御が始
まり、満杯であったデータ蓄積手段からデータが読み出
されると、データ蓄積手段は更なる書き込みが可能とな
るので書き込み禁止信号を解除する。この信号の解除に
伴い、データ転送元のＤＭＡ制御手段は自装置内でのＤ
ＭＡ制御を再開する。

【００１８】この状態になると、データ転送元装置も転
送先装置もＤＭＡ制御を行っているので、データ転送元
装置から転送されるデータは中断することなく連続的に
データ転送先装置のメモリーに書き込まれる。

【００１９】

【実施例】次に、本発明に係るメモリコピー回路につい
て図面を参照して説明する。

【００２０】図１は、本発明に係るメモリコピー回路の
一実施例の構成を示すブロック構成図である。

【００２１】同図において、ＣＰＵ１１とメモリ１２と
図示しない付帯回路より成るユニットＡ１０と、ＣＰＵ
２１とメモリ２２と図示しない付帯回路よりなるユニッ
トＢ２０が二重化装置を構成している。各ユニットに
は、ＣＰＵ１１，２１、メモリ１２，２２等とＣＰＵバ
ス１３，２３で接続されたＤＭＡコントローラ１４，２
４、データ蓄積回路１５，２５および転送方向設定回路
１６，２６を有しており、各ユニットのデータ蓄積回路
１５，２５はコピーバス３０により相手側ユニットのデ
ータ蓄積回路２５，１５に接続されている。

【００２２】ＤＭＡコントローラは、外部からの制御信
号により動作を一旦中断させるウェイト機能を有してい
る。転送方向設定回路は、自ユニットの動作が書き込み
動作なのか、それとも読み出し動作なのかをＣＰＵから
指示され、データの転送方向を設定して当該情報をデー
タ蓄積回路に出力する。データ蓄積回路は、データ転送
方向情報にしたがいＣＰＵバスからのデータをコピーバ
スに転送するか、コピーバスからのデータをＣＰＵバス
に転送するかの選択が可能であり、更に、データの蓄積
を行うと共に、蓄積データの有無およびデータ蓄積状態
を外部に出力する。

【００２３】図２は、ユニットＡを例にとりデータ蓄積
回路１５、転送方向設定回路１６の一実施例の構成を詳
細に示すブロック構成図である。

【００２４】同図に示すように、データ蓄積回路は、フ
ァースト・イン・ファースト・アウト（ＦＩＦＯ）メモ
リ１５１と転送方向制御が可能なドライバとして汎用ロ
ジック回路１５２，１５３，１５４で構成されており、
転送方向設定回路１６は、フリップフロップ回路１６
１、セレクタ回路１６２および転送方向制御が可能なド
ライバとして汎用ロジック回路１６３，１６４で構成さ
れている。汎用ロジック回路１５２，１５４，１６３，
１６４の動作は、丸印を付したリードの電位がロウ（Ｌ
ＯＷ）の場合には図の三角形の頂点方向に信号を流すこ
とができ、ハイ（ＨＩＧＨ）の場合にはオープン状態に
なるものである。また、汎用ロジック回路１５３の動作
は、入力した信号を反転して出力するロジックとなって
いるものである。

【００２５】図２相当のユニットＢの回路は図示しない
が、図２と同様の回路構成となっており、データ蓄積回
路２５のＦＩＦＯメモリ、汎用ロジック回路の符号をそ
れぞれ２５１，２５２，２５３，２５４と読み換え、転
送方向設定回路２６のフリップフロップ回路、セレクタ
回路、汎用ロジック回路の符号をそれぞれ２６１，２６
２，２６３，２６４と読み換えるものとする。

【００２６】図３は、このように構成された本発明のメ
モリコピー回路の動作を説明する動作フロー図である。

【００２７】次に、ユニットＡ１０からユニットＢ２０
にメモリコピーを行う場合の動作を図３に示す動作フロ
ーに従い、図１，２を参照して説明する。

【００２８】ユニットＡ１０からユニットＢ２０にメモ
リコピーを行う旨の要求が発生すると、ユニットＡにお
いてはデータ転送の準備を、ユニットＢはデータ受信の
準備をそれぞれ始める。

【００２９】ユニットＡ１０においてＣＰＵ１１は転送
方向設定回路１６にユニットＡからユニットＢへのデー
タ転送方向を設定する（ステップＳ１０）。これにより
データ蓄積回路１５においては、汎用ロジック回路１５
２を介してＦＩＦＯ１５１をバイパスする経路が形成さ
れてＣＰＵバス１３のデータバス上のデータをコピーバ
ス３０に転送することが可能となる。

【００３０】一応、ユニットＢ２０においても、ＣＰＵ
２１は転送方向設定回路２６にユニットＡからユニット
Ｂへのデータ転送方向を設定する（ステップＳ２０）。
これによりデータ蓄積回路２５においては、ＦＩＦＯ２
５１を介した経路が形成されてコピーバス３０のデータ
を書き込み、ＣＰＵバス２３のデータバス上にデータを
読み出すことが可能となる。

【００３１】次に、ユニットＡのＣＰＵ１１は、ステッ
プＳ１１のガードタイミングをとった後に、ＤＭＡコン
トローラ１４に対してＤＭＡ要求を行い、その結果、Ｄ
ＭＡコントローラ１４により、メモリ１２の内容がユニ
ットＡのデータ蓄積回路１５に設定された経路およびコ
ピーバス３０を経由してユニットＢのデータ蓄積回路２
５に転送される（ステップＳ１２）。

【００３２】ユニットＢのデータ蓄積回路２５では、Ｆ
ＩＦＯ２５１を介した回路が形成されてコピーバス３０
のデータを書き込む準備ができているので、ユニットＡ
から転送されるデータがユニットＢのＦＩＦＯ２５１に
書き込まれる。このＦＩＦＯ２５１への書き込みにより
ＦＩＦＯ２５１が満杯となりそれ以上のデータ蓄積が不
可能な状態になると、ＦＩＦＯ２５１は書き込み禁止信
号をＦＦリードより発する（ステップＳ２１）。

【００３３】この書き込み禁止信号はコピーバス３０を
介してユニットＡに達し、転送方向設定回路１６のセレ
クタ回路１６２によりデータ蓄積回路１５をバイパスし
てＤＭＡコントローラ１４のウェイト（ＷＡＩＴ）リー
ドに入力され、このＤＭＡコントローラ１４の転送制御
動作を一時的に中断させる（ステップＳ１３）。

【００３４】一方、ユニットＢでは、ＣＰＵ２１はＤＭ
Ａコントローラ２４に対してＤＭＡ要求を行い、その結
果、ＤＭＡコントローラ２４により、ＦＩＦＯ２５１の
内容を読み出してメモリ２２に蓄積する動作が行われる
（ステップＳ２２）。これにより、ＦＩＦＯ２５１はデ
ータの蓄積が可能となるので、ＦＦリードより発してい
た書き込み禁止信号を解除する（ステップＳ２３）。

【００３５】ユニットＢのデータ蓄積回路２５のＦＩＦ
Ｏ２５１からの書き込み禁止信号が解除され、ウェイト
状態を開放されたユニットＡのＤＭＡコントローラ１４
は、メモリ１２からのデータ転送を再開する（ステップ
Ｓ１５）。

【００３６】ユニットＡ及びユニットＢの各回路は同一
構成の回路となっているため、ＣＰＵ１１とＣＰＵ２
２，ＤＭＡコントローラ１４とＤＭＡコントローラ２４
の転送速度ほ同じである。そのため、いったんＤＭＡコ
ントローラ１４のウェイト状態が解除されて、各ユニッ
トにおいてデータの転送、データの受信がそれぞれ開始
されると、メモリ１２からメモリ２２へのデータ転送は
中断されることなく実行されることとなる（ステップＳ
１６，Ｓ２４）。

【００３７】

【発明の効果】以上説明したように、本発明のメモリコ
ピー回路は、転送方向設定回路に設定された転送方向に
より、ＣＰＵバスからのデータをコピーバスへ転送する
か、コピーバスからのデータをデータ蓄積回路を介して
蓄積してＣＰＵバスに転送するかの選択処理を可能とし
たので二重化構成の各ユニットともに同一構成のハード
ウェアで構成することができ、メモリコピーのための二
重化構成とは別個の回路を具備する必要がなくなる。ま
た、各ユニットのＣＰＵ、ＤＭＡコントローラは同一速
度で処理が行われるので、データ転送側のＤＭＡコント
ローラのウェイト状態が解除されて、各ユニットにおい
てデータの転送、データの受信がそれぞれ開始される
と、メモリ間でのデータ転送は中断されることなく実行
されるため、メモリコピーに要する時間を格段に短くす
ることができるという効果がある。

【図面の簡単な説明】

【図１】本発明のメモリコピー回路の一実施例の構成を
示すブロック構成図である。

【図２】本発明のメモリコピー回路のデータ蓄積回路と
転送方向設定回路の一実施例の構成を詳細に示すブロッ
ク構成図である。

【図３】本発明のメモリコピー回路の動作を説明する動
作フロー図である。

【図４】従来の技術のメモリコピー回路の構成を示すブ
ロック構成図である。

【符号の説明】

１０，４０ ユニットＡ ２０，５０ ユニットＢ １１，２１，４１，５１ ＣＰＵ １２，２２，４２，５２ メモリ １３，２３，４４，５４ ＣＰＵバス １４，２４，４３，５３ ＤＭＡコントローラ １５，２５ データ蓄積回路 １６，２６ 転送方向設定回路 ３０ コピーバス ６０ ハンドシェークコントローラ ７０ データレジスタ １５１ ファースト・イン・ファースト・アウト（Ｆ
ＩＦＯ）メモリ １５２，１５３，１５４ 汎用ロジック回路 １６１ フリップフロップ回路 １６２ セレクタ回路 １６３，１６４ 汎用ロジック回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ＣＰＵとメモリを有する二重化構成され
   た装置の一方の装置のメモリ内容を他の一方の装置のメ
   モリに複写するメモリコピー回路において、 前記二重化構成された各装置は、 前記ＣＰＵを介さずに直接前記メモリのアクセス制御を
   行い、外部からの制御信号により当該メモリアクセス制
   御の中断と再開を制御するダイレクト・メモリ・アクセ
   ス（以降ＤＭＡ）制御手段と、 前記ＣＰＵからメモリ複写方向の指示を受け、当該指示
   に従ってデータ転送の方向を設定する転送方向設定手段
   と、 データの書き込みポートと読み出しポートを有し、デー
   タの書き込み制御と読み出し制御がそれぞれ独立して行
   われ、書き込みができない状態になると書き込み禁止信
   号を出力するデータ蓄積手段とを有し、 前記二重化構成された各装置の前記データ蓄積手段は、
   複写データを互いに相手装置に転送する経路となるコピ
   ーバスで相互に接続され、 前記転送方向設定手段は、データ転送元装置においては
   前記データ蓄積手段を迂回する経路を設定し、データ転
   送先装置においては前記データ蓄積手段を介する経路を
   設定し、 前記ＤＭＡ制御手段は、データ転送先装置の前記データ
   蓄積手段が出力する前記書き込み禁止信号を入力してメ
   モリアクセス制御を中断し、当該書き込み禁止信号の解
   除によりメモリアクセス制御を再開することを特徴とす
   るメモリコピー回路。
2. 【請求項２】 前記データ蓄積手段は、ファースト・イ
   ン・ファースト・アウトメモリを有することを特徴とす
   る請求項１に記載のメモリコピー回路。