JPH05120202A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
- Publication number
- JPH05120202A JPH05120202A JP3282497A JP28249791A JPH05120202A JP H05120202 A JPH05120202 A JP H05120202A JP 3282497 A JP3282497 A JP 3282497A JP 28249791 A JP28249791 A JP 28249791A JP H05120202 A JPH05120202 A JP H05120202A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- signal
- controller
- transfer
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
- Y02T10/00—Road transport of goods or passengers
- Y02T10/60—Other road transportation technologies with climate change mitigation effect
- Y02T10/62—Hybrid vehicles
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】 （修正有）
【目的】ＤＭＡ処理効率を向上する。
【構成】ＤＭＡ動作中Ｆ／Ｆ１９からＤＭＡ動作中信号
２２が出力され中央処理装置に通知され、ＤＭＡコント
ローラ６は，読出しアドレスを送出，これによりＩ／Ｏ
コントローラ７は転送要求信号１５を０としデータを出
力する。データの処理を示す正常処理信号２０が入力す
ると，転送要求信号１５を１とし，次のＤＭＡ転送が開
始されＤＭＡコントローラ６は，所定回数のＤＭＡ転送
終了時ＤＭＡ終了信号１８をＤＭＡ終了信号保持回路８
に送出する。ＤＭＡ終了信号保持回路８は，ＤＭＡ終了
状態の生起情報を発生・格納し，Ｉ／Ｏコントローラか
ら書込みストローブ信号１６を受けＤＭＡ終了割込み信
号１７を出力してＤＭＡ動作中Ｆ／Ｆ１９をリセット
し，割込みコントローラ５は中央処理装置にＤＭＡの終
了を通知し，次のＤＭＡアクセスを可能とする。
２２が出力され中央処理装置に通知され、ＤＭＡコント
ローラ６は，読出しアドレスを送出，これによりＩ／Ｏ
コントローラ７は転送要求信号１５を０としデータを出
力する。データの処理を示す正常処理信号２０が入力す
ると，転送要求信号１５を１とし，次のＤＭＡ転送が開
始されＤＭＡコントローラ６は，所定回数のＤＭＡ転送
終了時ＤＭＡ終了信号１８をＤＭＡ終了信号保持回路８
に送出する。ＤＭＡ終了信号保持回路８は，ＤＭＡ終了
状態の生起情報を発生・格納し，Ｉ／Ｏコントローラか
ら書込みストローブ信号１６を受けＤＭＡ終了割込み信
号１７を出力してＤＭＡ動作中Ｆ／Ｆ１９をリセット
し，割込みコントローラ５は中央処理装置にＤＭＡの終
了を通知し，次のＤＭＡアクセスを可能とする。
Description
【０００１】
【産業上の利用分野】本発明はＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）制御方式に関し，特に中
央処理装置と出力装置間に介在してＤＭＡ制御を行なう
出力制御装置のＤＭＡ制御方式に関する。
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）制御方式に関し，特に中
央処理装置と出力装置間に介在してＤＭＡ制御を行なう
出力制御装置のＤＭＡ制御方式に関する。
【０００２】
【従来の技術】従来のＤＭＡ制御方式について，図面を
参照して説明する。
参照して説明する。
【０００３】図３は，従来のＤＭＡ制御方式で運用する
出力制御装置のブロック図，図４は，その主要信号のタ
イムチャートである。
出力制御装置のブロック図，図４は，その主要信号のタ
イムチャートである。
【０００４】図示しない中央処理装置からシステムバス
２を通して，データと同時に書込み命令信号１１が出力
制御装置１のＤＭＡスタート命令生成回路９に入力され
る。この入力データは，システムバス２から内部データ
バス３を介してＤＭＡスタート命令生成回路９に入力さ
れる。
２を通して，データと同時に書込み命令信号１１が出力
制御装置１のＤＭＡスタート命令生成回路９に入力され
る。この入力データは，システムバス２から内部データ
バス３を介してＤＭＡスタート命令生成回路９に入力さ
れる。
【０００５】ＤＭＡスタート命令生成回路９は，書込み
命令信号１１をトリガとして，ＤＭＡ開始命令信号１２
を発生，こをＤＭＡ動作中Ｆ／Ｆ（フリップ・フロッ
プ）１９に出力する。
命令信号１１をトリガとして，ＤＭＡ開始命令信号１２
を発生，こをＤＭＡ動作中Ｆ／Ｆ（フリップ・フロッ
プ）１９に出力する。
【０００６】ＤＭＡ動作中Ｆ／Ｆ１９は，ＤＭＡ開始命
令信号１２により論理値１にセットされ，ＤＭＡ動作中
信号２２は１となる。
令信号１２により論理値１にセットされ，ＤＭＡ動作中
信号２２は１となる。
【０００７】ＤＭＡ動作中信号２２は，内部データバス
３を介してシステムバス２に接続されており，中央処理
装置は出力制御装置１がＤＭＡ動作中であることを知る
ことができる。
３を介してシステムバス２に接続されており，中央処理
装置は出力制御装置１がＤＭＡ動作中であることを知る
ことができる。
【０００８】中央処理装置は，ＤＭＡ動作中の出力制御
装置１に対して，読出し動作はできるが書込み動作は禁
止する。理由は，ＤＭＡ転送の為の情報，例えばＤＭＡ
開始アドレスや転送レングス等の破壊を防ぐためであ
る。
装置１に対して，読出し動作はできるが書込み動作は禁
止する。理由は，ＤＭＡ転送の為の情報，例えばＤＭＡ
開始アドレスや転送レングス等の破壊を防ぐためであ
る。
【０００９】Ｉ／Ｏコントローラ７からの転送要求信号
１５が１で，且つＤＭＡ動作中信号２２が１のとき，Ａ
ＮＤゲート２３は，ＤＭＡコントローラ６に対してＤＭ
Ａ要求信号１３を出力する。ＤＭＡ転送開始時のＩ／Ｏ
コントローラ７の出力する転送要求信号１５は通常１に
設定されている。
１５が１で，且つＤＭＡ動作中信号２２が１のとき，Ａ
ＮＤゲート２３は，ＤＭＡコントローラ６に対してＤＭ
Ａ要求信号１３を出力する。ＤＭＡ転送開始時のＩ／Ｏ
コントローラ７の出力する転送要求信号１５は通常１に
設定されている。
【００１０】ＤＭＡコントローラ６は，メモリ読出しア
ドレスを内部アドレスバス４を介してシステムバス２に
対して出力し，データを内部データバス３を介してＩ／
Ｏコントローラ７にセットする。
ドレスを内部アドレスバス４を介してシステムバス２に
対して出力し，データを内部データバス３を介してＩ／
Ｏコントローラ７にセットする。
【００１１】データを受けたＩ／Ｏコントローラ７は，
転送要求信号１５を論理値０にするとともに，図示しな
い出力装置に対して，周辺バス１０を介してデータを出
力し，かつ書込みストローブ信号１６を出力する。
転送要求信号１５を論理値０にするとともに，図示しな
い出力装置に対して，周辺バス１０を介してデータを出
力し，かつ書込みストローブ信号１６を出力する。
【００１２】出力装置から，データを正常に実行したこ
とを示す正常処理信号２０が出力されると，Ｉ／Ｏコン
トローラ７は転送要求信号１５を１とし，次のＤＭＡ転
送が開始される。
とを示す正常処理信号２０が出力されると，Ｉ／Ｏコン
トローラ７は転送要求信号１５を１とし，次のＤＭＡ転
送が開始される。
【００１３】一方，ＤＭＡコントローラ６は，所定の回
数のＤＭＡ転送が終了すると，ＤＭＡ終了信号１８をＤ
ＭＡ終了信号保持回路８に出力する。
数のＤＭＡ転送が終了すると，ＤＭＡ終了信号１８をＤ
ＭＡ終了信号保持回路８に出力する。
【００１４】ＤＭＡ終了信号１８は通常ワンショットパ
ルスであるため，ＤＭＡ終了信号保持回路８は，ＤＭＡ
終了信号１８をトリガとして，ＤＭＡ終了の生起を示す
ＤＭＡ終了生器信号１４をＡＮＤゲート２４に出力す
る。
ルスであるため，ＤＭＡ終了信号保持回路８は，ＤＭＡ
終了信号１８をトリガとして，ＤＭＡ終了の生起を示す
ＤＭＡ終了生器信号１４をＡＮＤゲート２４に出力す
る。
【００１５】ＤＭＡ終了生起信号１４が，１をとると
き，Ｉ／Ｏコントローラ７が正常処理信号２０を受けて
転送要求信号１５が出力されると，ＡＮＤゲート２４は
ＤＭＡ終了割込み信号１７をシステムバス２に出力し，
ＤＭＡ動作中Ｆ／Ｆ１９を０にリセットしてＤＭＡ転送
が終了する。
き，Ｉ／Ｏコントローラ７が正常処理信号２０を受けて
転送要求信号１５が出力されると，ＡＮＤゲート２４は
ＤＭＡ終了割込み信号１７をシステムバス２に出力し，
ＤＭＡ動作中Ｆ／Ｆ１９を０にリセットしてＤＭＡ転送
が終了する。
【００１６】
【発明が解決しようとする課題】上述した従来のＤＭＡ
制御方式では，最後のデータが出力装置において正常に
実行されてからＤＭＡ動作中を示す信号が０となって次
のＤＭＡ転送待ち状態となるため，次のＤＭＡ転送を行
なうための情報，例えばＤＭＡ転送の開始アドレスや転
送レングスをセットするには，最後のデータが出力装置
で正常に実行されるまで待たなければならず，プリンタ
など，データ転送を行なってからデータを正常に処理す
るまでの期間が比較的長い場合には転送性能を低下させ
てしまうとい問題点があった。
制御方式では，最後のデータが出力装置において正常に
実行されてからＤＭＡ動作中を示す信号が０となって次
のＤＭＡ転送待ち状態となるため，次のＤＭＡ転送を行
なうための情報，例えばＤＭＡ転送の開始アドレスや転
送レングスをセットするには，最後のデータが出力装置
で正常に実行されるまで待たなければならず，プリンタ
など，データ転送を行なってからデータを正常に処理す
るまでの期間が比較的長い場合には転送性能を低下させ
てしまうとい問題点があった。
【００１７】特に，通常，ＤＭＡ転送の最後のデータが
制御コードとなった場合には，出力装置においてデータ
が正常に実行されるまでの時間が普通のデータに比べ遅
くなり，次のＤＭＡアクセスまでの待ち時間が増大する
という問題点があった。
制御コードとなった場合には，出力装置においてデータ
が正常に実行されるまでの時間が普通のデータに比べ遅
くなり，次のＤＭＡアクセスまでの待ち時間が増大する
という問題点があった。
【００１８】本発明の目的は上述した問題点を解決し，
最後のデータが出力装置で正常に実行ずみとなることを
待たずに次のＤＭＡ転送を行なうための情報の入力を可
能とするＤＭＡ制御方式を提供することにある。
最後のデータが出力装置で正常に実行ずみとなることを
待たずに次のＤＭＡ転送を行なうための情報の入力を可
能とするＤＭＡ制御方式を提供することにある。
【００１９】
【課題を解決するための手段】本発明のＤＭＡ制御方式
は，中央処理装置と出力装置間に介在して出力制御を行
なう出力制御装置におけるＤＭＡ制御方式であって，出
力装置に対してＤＭＡ転送における最後のデータが送出
されたことを中央処理装置に通知するとともに，中央処
理装置にＤＭＡ動作中であることを認識させるために送
出状態にセットしているＤＭＡ動作中信号をリセットし
て解除し，ＤＭＡ転送の最後のデータが出力装置にあっ
て実行ずみとなることを待たずに，中央処理装置からの
次のＤＭＡ転送のアクセスを可能とする手段を備えて構
成される。
は，中央処理装置と出力装置間に介在して出力制御を行
なう出力制御装置におけるＤＭＡ制御方式であって，出
力装置に対してＤＭＡ転送における最後のデータが送出
されたことを中央処理装置に通知するとともに，中央処
理装置にＤＭＡ動作中であることを認識させるために送
出状態にセットしているＤＭＡ動作中信号をリセットし
て解除し，ＤＭＡ転送の最後のデータが出力装置にあっ
て実行ずみとなることを待たずに，中央処理装置からの
次のＤＭＡ転送のアクセスを可能とする手段を備えて構
成される。
【００２０】
【実施例】次に，本発明について図面を参照して説明す
る。
る。
【００２１】図１は，本発明の一実施例のＤＭＡ制御方
式の構成図，図２は図１の各部主要波形のタイミングチ
ャートである。
式の構成図，図２は図１の各部主要波形のタイミングチ
ャートである。
【００２２】図１に示す実施例の出力制御装置１ａは，
割込みコントローラ５と，ＤＭＡコントローラ６と，Ｉ
／Ｏコントローラ７と，ＤＭＡ終了信号保持回路８と，
ＤＭＡスタート命令生成回路９と，ＤＭＡ動作中Ｆ／Ｆ
１９と，２つのＡＮＤゲート２３および２５を備えて成
り，これら構成中図３と同一符号のものは同一機能を有
し，他のものは本発明に直接かかわる構成である。
割込みコントローラ５と，ＤＭＡコントローラ６と，Ｉ
／Ｏコントローラ７と，ＤＭＡ終了信号保持回路８と，
ＤＭＡスタート命令生成回路９と，ＤＭＡ動作中Ｆ／Ｆ
１９と，２つのＡＮＤゲート２３および２５を備えて成
り，これら構成中図３と同一符号のものは同一機能を有
し，他のものは本発明に直接かかわる構成である。
【００２３】本実施例の基本的特徴は，ＤＭＡ転送にお
ける最後のデータが出力装置に転送ずみでさえあれば，
処理完了を待たずに中央処理装置からの次のＤＭＡ転送
情報の受け入れを可能とした点にある。
ける最後のデータが出力装置に転送ずみでさえあれば，
処理完了を待たずに中央処理装置からの次のＤＭＡ転送
情報の受け入れを可能とした点にある。
【００２４】次に，本実施例の動作について説明する。
なお，図３と同一符号で既に説明してあるものについて
の個個の詳細な説明は省略する。
なお，図３と同一符号で既に説明してあるものについて
の個個の詳細な説明は省略する。
【００２５】中央処理装置から，システムバス２を通し
て，データと同時に書込み命令信号１１が出力制御装置
１のＤＭＡスタート命令生成回路９に入力される。
て，データと同時に書込み命令信号１１が出力制御装置
１のＤＭＡスタート命令生成回路９に入力される。
【００２６】データはシステムバス２から内部データバ
ス３を介してＤＭＡスタート命令生成回路９に供給され
る。
ス３を介してＤＭＡスタート命令生成回路９に供給され
る。
【００２７】ＤＭＡスタート命令生成回路９は，書込み
命令信号１１をトリガとしてＤＭＡ開始命令信号１２を
発生，これをＤＭＡ動作中Ｆ／Ｆ１９に出力し，ＤＭＡ
動作中Ｆ／Ｆ１９を１にセットする。
命令信号１１をトリガとしてＤＭＡ開始命令信号１２を
発生，これをＤＭＡ動作中Ｆ／Ｆ１９に出力し，ＤＭＡ
動作中Ｆ／Ｆ１９を１にセットする。
【００２８】ＡＮＤゲート２３は，Ｉ／Ｏコントローラ
７からの転送要求信号１５が１の場合，ＤＭＡ要求信号
１３をＤＭＡコントローラ６に出力する。ＤＭＡ転送開
始時のＩ／Ｏコントローラ７の出力する転送要求信号１
５は通常１に設定されている。
７からの転送要求信号１５が１の場合，ＤＭＡ要求信号
１３をＤＭＡコントローラ６に出力する。ＤＭＡ転送開
始時のＩ／Ｏコントローラ７の出力する転送要求信号１
５は通常１に設定されている。
【００２９】ＤＭＡコントローラ６は，メモリの読出し
アドレスを内部アドレスバス４を介してシステムバス２
に出力し，データを内部データバス３を介してＩ／Ｏコ
ントローラ７に入力する。
アドレスを内部アドレスバス４を介してシステムバス２
に出力し，データを内部データバス３を介してＩ／Ｏコ
ントローラ７に入力する。
【００３０】データを受けたＩ／Ｏコントローラ７は，
転送要求信号１５を０にするとともに，出力装置に対し
て周辺バス１０を介してデータを出力し，かつ書込みス
トローブ信号１６を出力する。
転送要求信号１５を０にするとともに，出力装置に対し
て周辺バス１０を介してデータを出力し，かつ書込みス
トローブ信号１６を出力する。
【００３１】出力装置からデータが正常に実行されたこ
とを示す正常処理信号２０が出力されると，Ｉ／Ｏコン
トローラ７は転送要求信号１５を１とし，次のＤＭＡ転
送が開始される。
とを示す正常処理信号２０が出力されると，Ｉ／Ｏコン
トローラ７は転送要求信号１５を１とし，次のＤＭＡ転
送が開始される。
【００３２】一方，ＤＭＡコントローラ６は，所定の回
数のＤＭＡ転送が終了すると，ＤＭＡ終了信号１８をＤ
ＭＡ終了信号保持回路８に出力する。ＤＭＡ終了信号１
８は，ワンショットパルスであり，ＤＭＡ終了信号保持
回路８は，このＤＭＡ終了信号１８をトリガとしＤＭＡ
終了の生起を示すＤＭＡ終了生起信号ＴＣＯを発生し自
回路内に保持する。こを図２のＴＣＯとして示す。
数のＤＭＡ転送が終了すると，ＤＭＡ終了信号１８をＤ
ＭＡ終了信号保持回路８に出力する。ＤＭＡ終了信号１
８は，ワンショットパルスであり，ＤＭＡ終了信号保持
回路８は，このＤＭＡ終了信号１８をトリガとしＤＭＡ
終了の生起を示すＤＭＡ終了生起信号ＴＣＯを発生し自
回路内に保持する。こを図２のＴＣＯとして示す。
【００３３】ＤＭＡ終了信号保持回路８の内蔵するＴＣ
Ｏ信号が１のとき，Ｉ／Ｏコントローラ７から書込みス
トローブ信号１６が出力されると，ＤＭＡ終了信号保持
回路８は，ＤＭＡ終了割込信号１７を割込みコントロー
ラ５に対して出力するとともに，ＤＭＡ動作中Ｆ／Ｆ１
９を０にリセットする。
Ｏ信号が１のとき，Ｉ／Ｏコントローラ７から書込みス
トローブ信号１６が出力されると，ＤＭＡ終了信号保持
回路８は，ＤＭＡ終了割込信号１７を割込みコントロー
ラ５に対して出力するとともに，ＤＭＡ動作中Ｆ／Ｆ１
９を０にリセットする。
【００３４】割込みコントローラ５は，シスムバス２を
介して中央処理装置に対してＤＭＡ動作中状態の終了を
通知，この時点で中央処理装置は出力制御装置１に対す
る次なるＤＭＡアクセスが可能となる。
介して中央処理装置に対してＤＭＡ動作中状態の終了を
通知，この時点で中央処理装置は出力制御装置１に対す
る次なるＤＭＡアクセスが可能となる。
【００３５】Ｉ／Ｏコントローラ７に対して，出力側の
周辺装置が正常処理信号２０を出力すると，Ｉ／Ｏコン
トローラ７はＡＮＤゲート２５に対して転送要求信号１
５を出力する。
周辺装置が正常処理信号２０を出力すると，Ｉ／Ｏコン
トローラ７はＡＮＤゲート２５に対して転送要求信号１
５を出力する。
【００３６】ＡＮＤゲート２５は，ＤＭＡ動作中信号２
２が０の場合，データ転送終了割込み信号２１を図２に
示すタイミングで割込みコントローラ５に出力する。
２が０の場合，データ転送終了割込み信号２１を図２に
示すタイミングで割込みコントローラ５に出力する。
【００３７】割込みコントローラ５は，このデータ転送
終了割込み信号２１を，システムバス２を介して中央処
理装置に対して通知し，中央処理装置はＤＭＡ転送の最
終のデータが正常に処理されたことを知る。
終了割込み信号２１を，システムバス２を介して中央処
理装置に対して通知し，中央処理装置はＤＭＡ転送の最
終のデータが正常に処理されたことを知る。
【００３８】このようにして，中央処理装置は，出力制
御装置１ａから出力装置に対するＤＭＡ転送の最後のデ
ータ送出ずみでさえあれば，ＤＭＡ転送データの最後の
データが制御データであると否とを問わず，出力制御装
置１ａに対するＤＭＡアクセスが可能となり，出力装置
のＤＭＡ転送機能を最高度に活用することができる。
御装置１ａから出力装置に対するＤＭＡ転送の最後のデ
ータ送出ずみでさえあれば，ＤＭＡ転送データの最後の
データが制御データであると否とを問わず，出力制御装
置１ａに対するＤＭＡアクセスが可能となり，出力装置
のＤＭＡ転送機能を最高度に活用することができる。
【００３９】
【発明の効果】以上説明したように本発明は，ＤＭＡ転
送の最後のデータが出力装置に対して送り出されたこと
を中央処理装置に通知し，かつＤＭＡ動作中を示す信号
送出を解除してＤＭＡ動作待機とすることにより，最後
のデータが出力装置において正常に処理されたことを待
たずに次のＤＭＡ転送アクセスを可能とし，出力装置の
ＤＭＡ処理機能を最高度に保持させることができるとい
う効果がある。
送の最後のデータが出力装置に対して送り出されたこと
を中央処理装置に通知し，かつＤＭＡ動作中を示す信号
送出を解除してＤＭＡ動作待機とすることにより，最後
のデータが出力装置において正常に処理されたことを待
たずに次のＤＭＡ転送アクセスを可能とし，出力装置の
ＤＭＡ処理機能を最高度に保持させることができるとい
う効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例のＤＭＡ制御方式の構成図で
ある。
ある。
【図２】図１の各部主要信号のタイミングチャートであ
る。
る。
【図３】従来のＤＭＡ制御方式の構成図である。
【図４】図３の各部主要信号のタイミングチャートであ
る。
る。
１，１ａ 出力制御装置 ２ システムバス ３ 内部データバス ４ 内部アドレスバス ５ 割込みコントローラ ６ ＤＭＡコントローラ ７ Ｉ／Ｏコントローラ ８ ＤＭＡ終了信号保持回路 ９ ＤＭＡスタート命令生成回路 １０ 周辺バス １９ ＤＭＡ動作中Ｆ／Ｆ ２３，２４ ＡＮＤゲート ２５ ＡＮＤゲート
Claims (1)
- 【請求項１】 中央処理装置と出力装置間に介在して出
力制御を行なう出力制御装置におけるＤＭＡ制御方式で
あって，出力装置に対してＤＭＡ転送における最後のデ
ータが送出されたことを中央処理装置に通知するととも
に，中央処理装置にＤＭＡ動作中であることを認識させ
るために送出状態にセットしているＤＭＡ動作中信号を
リセットして解除し，ＤＭＡ転送の最後のデータが出力
装置にあって実行ずみとなることを待たずに，中央処理
装置からの次のＤＭＡ転送のアクセスを可能とする手段
を備えて成ることを特徴とするＤＭＡ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282497A JPH05120202A (ja) | 1991-10-29 | 1991-10-29 | Ｄｍａ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282497A JPH05120202A (ja) | 1991-10-29 | 1991-10-29 | Ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120202A true JPH05120202A (ja) | 1993-05-18 |
Family
ID=17653212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3282497A Pending JPH05120202A (ja) | 1991-10-29 | 1991-10-29 | Ｄｍａ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120202A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7716392B2 (en) | 2004-07-14 | 2010-05-11 | Oki Semiconductor Co., Ltd. | Computer system having an I/O module directly connected to a main storage for DMA transfer |
-
1991
- 1991-10-29 JP JP3282497A patent/JPH05120202A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7716392B2 (en) | 2004-07-14 | 2010-05-11 | Oki Semiconductor Co., Ltd. | Computer system having an I/O module directly connected to a main storage for DMA transfer |
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