CN216527160U - 一种超高速总线收发装置 - Google Patents

Abstract

本申请提供了一种超高速总线收发装置，包括与用户终端连接的FPGA芯片；所述FPGA芯片的输出端依次连接编码模块、第一时钟缓冲模块、并串转换模块、发射模块；所述FPGA芯片的输入端依次连接第二时钟缓冲模块、解码模块、串并转换模块和接收模块。本申请通过将高速串行数据流进行并行化处理，或者将并行数据流进行串行化处理，从而实现用户终端与数据总线之间的超高速串行通信的目的。

Description

一种超高速总线收发装置

技术领域

本申请涉及串行通信技术领域，特别涉及一种超高速总线收发装置。

背景技术

串行总线通信被用于无数应用场景中，尤其在工业以太网、板件通信、背板通信中，对超高速串行通信的存在较高的使用需求。

常见的串行总线协议有I2C，UART，SPI，千兆以太网等。其中，I2C总线只能实现半双工通信，且通信速率低，一般是400Kbps。UART总线可实现全双工通信，但通信速率也只有几百Kbps。SPI总线可实现全双工通信，但通信速率也较低，通常是几十Mbps。千兆以太网支持全双工通信，但速率通常固定为1Gbps，且千兆以太网需要物理层的PHY芯片实现与上层MAC协议的接口，增加了物料成本。

综上，上述的这些总线协议存在速率低、成本高、不灵活等缺点，无法满足超高速串行通信场景的使用需求。

发明内容

有鉴于此，本申请的主要目的在于提供一种超高速总线收发装置，通过将高速串行数据流进行并行化处理，或者将并行数据流进行串行化处理，从而实现用户终端与数据总线之间的超高速串行通信的目的。

本申请提供了一种超高速总线收发装置，包括与用户终端连接的FPGA芯片；

所述FPGA芯片的输出端依次连接编码模块、第一时钟缓冲模块、并串转换模块、发射模块；所述FPGA芯片将用户终端的多条数据流分别发送至编码模块进行编码，然后发送至第一时钟缓冲模块进行时钟同步后，通过并串转换模块进行并串转换，将并行的多条数据流转换为一条串行数据流，然后由所述发射模块通过数据总线向外发送；

所述FPGA芯片的输入端依次连接第二时钟缓冲模块、解码模块、串并转换模块和接收模块；所述接收模块通过数据总线接收外部的串行数据流，所述串行数据流经过所述串并转换模块进行串并转换，生成并行的多条数据流，所述多条数据流分别通过所述解码模块进行解码后，发送至第二时钟缓冲模块进行时钟同步，然后由所述FPGA芯片发送至用户终端。

由上，本申请通过在用户终端和数据总线之间构建发送链路和接收链路，通过接收数据总线发送的高速串行数据流进行串并转换，生成并行的多条低速数据流，然后发送至用户终端，还可以将用户终端的多条数据流进行并串转换，生成一条高速串行数据流，然后通过数据总线向外发送，由此实现数据总线和用户终端之间的超高速串行通信的目的。

可选的，还包括连接于所述并串转换模块和发射模块之间的预加重模块，用于对并串转换后的所述串行数据流进行高频补偿。

由上，预加重是一种在发送端对输入信号高频分量进行补偿的信号处理方式，通过在传输线的始端增强信号的高频成分，然后再通过发射模块向外发送，以补偿高频分量在传输过程中的过大衰减。

可选的，还包括与所述接收模块连接的均衡模块，用于对数据总线发送的串行数据流进行高频补偿后发送至所述接收模块。

由上，均衡模块的主要作用是用于补偿信号在信道传输过程中的高频损失，用于外部数据经过数据总线后，会造成信号衰减，因此需要通过均衡模块进行高频补偿后，再通过接收模块发送至后端进行处理。

可选的，所述串行数据流的串行速率为5Gbps，所述多条数据流的数量为四条。

由上，本申请可以实现串行速率为5Gbps的高速串行数据通信，通过将速率为5Gbps的高速串行数据流分解成并行的四条数据流，每条数据流的速率为1.25Gbps，以便于用户终端的接口电路进行处理。

本申请的这些和其它方面在以下(多个)实施例的描述中会更加简明易懂。

附图说明

图1为本申请实施例提供的一种超高速总线收发装置的结构图。

应理解，上述结构示意图中，各框图的尺寸和形态仅供参考，不应构成对本发明实施例的排他性的解读。结构示意图所呈现的各框图间的相对位置和包含关系，仅为示意性地表示各框图间的结构关联，而非限制本发明实施例的物理连接方式。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述。

如图1所示，本申请实施例提供一种超高速总线收发装置，通过将高速串行数据流进行并行化处理，或者将并行数据流进行串行化处理，从而实现用户终端与数据总线之间的超高速串行通信的目的。如图1所示，该装置包括与用户终端200连接的FPGA芯片100；

该FPGA芯片100与数据总线之间分别具有发送链路和接收链路，其中，所述FPGA芯片100的输出端通过依次连接编码模块111、时钟缓冲模块112、并串转换模块113、预加重模块114和发射模块115，构成发送链路；所述FPGA芯片100的输入端通过依次连接时钟缓冲模块125、解码模块124、串并转换模块123、接收模块122和均衡模块121，构成接收链路。

基于图1，对本装置的发送链路的处理流程和接收链路的处理流程分别进行解释。

发送链路的处理流程为：通过上述FPGA芯片100将用户终端200的多条数据流分别发送至编码模块111进行8B/10B编码，然后发送至时钟缓冲模块112进行时钟同步，解决多条数据流之间的时钟速率匹配和相位差异的问题，然后通过并串转换模块113进行并串转换，将并行的多条数据流转换为一条高速的串行数据流，由于数据流在总线传输过程中，容易造成衰减，因此本实施例还需要通过预加重模块114对串行数据流进行高频补偿，最后再由所述发射模块115通过数据总线向外发送；

接收链路的处理流程为：数据总线发送的高频串行数据流在传输过程中，会产生高频损失，通过均衡模块121对该数据总线发送过来的串行数据流进行高频补偿，然后通过接收模块122发送至串并转换模块123进行串并转换，将该高速的串行数据流进行分解生成并行的多条数据流，该多条数据流分别通过解码模块124进行8B/10B解码后，发送至时钟缓冲模块125进行时钟同步，解决多条数据流之间的时钟速率匹配和相位差异的问题，最后由所述FPGA芯片100发送至用户终端200。

本实施例提供的上述超高速总线收发装置可以应用于需要超高速串行通信的场景中，例如工业以太网、工业板卡、背板的通信场景。该超高速总线收发装置可适用于将5Gbps串行速率的高速串行数据流分解为四个低速率通道，每个通道的速率为1.25Gbps，以便于用户终端的接口电路利用低频时钟进行并行处理，提高接口电路处理过程的可靠性。该四个通道即可以同时使用，也可以根据需求，选择其中的一条或多条。

综上，本申请实施例通过在用户终端和数据总线之间构建超高速总线收发装置，通过接收数据总线发送的高速串行数据流进行串并转换，生成并行的多条低速数据流，然后发送至用户终端，还可以将用户终端的多条数据流进行并串转换，生成一条高速串行数据流，然后通过数据总线向外发送，由此实现数据总线和用户终端之间的超高速串行通信的目的。

需要说明的是，本发明所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，上述对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

说明书和权利要求书中的词语“第一、第二、第三等”或模块101、模块102、模块103等类似用语，仅用于区别类似的对象，不代表针对对象的特定排序，可以理解地，在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本发明实施例能够以除了在这里图示或描述的以外的顺序实施。

在上述的描述中，所涉及的表示步骤的标号，并不表示一定会按此步骤执行，还可以包括中间的步骤或者由其他的步骤代替，在允许的情况下可以互换前后步骤的顺序，或同时执行。

说明书和权利要求书中使用的术语“包括”不应解释为限制于其后列出的内容；它不排除其它的元件或步骤。因此，其应当诠释为指定所提到的所述特征、整体、步骤或部件的存在，但并不排除存在或添加一个或更多其它特征、整体、步骤或部件及其组群。因此，表述“包括装置A和B的设备”不应局限为仅由部件A和B组成的设备。

本说明书中提到的“一个实施例”或“实施例”意味着与该实施例结合描述的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，在本说明书各处出现的用语“在一个实施例中”或“在实施例中”并不一定都指同一实施例，但可以指同一实施例。此外，在本发明的各个实施例中，如果没有特殊说明以及逻辑冲突，不同的实施例之间的术语和/或描述具有一致性、且可以相互引用，不同的实施例中的技术特征根据其内在的逻辑关系可以组合形成新的实施例。

注意，上述仅为本发明的较佳实施例及所运用的技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明的构思的情况下，还可以包括更多其他等效实施例，均属于本发明的保护范畴。

Claims (4)

1.一种超高速总线收发装置，其特征在于，包括与用户终端连接的FPGA芯片；

所述FPGA芯片的输出端依次连接编码模块、第一时钟缓冲模块、并串转换模块、发射模块；所述FPGA芯片将用户终端的多条数据流分别发送至编码模块进行编码，然后发送至第一时钟缓冲模块进行时钟同步后，通过并串转换模块进行并串转换，将并行的多条数据流转换为一条串行数据流，然后由所述发射模块通过数据总线向外发送；

所述FPGA芯片的输入端依次连接第二时钟缓冲模块、解码模块、串并转换模块和接收模块；所述接收模块通过数据总线接收外部的串行数据流，所述串行数据流经过所述串并转换模块进行串并转换，生成并行的多条数据流，所述多条数据流分别通过所述解码模块进行解码后，发送至第二时钟缓冲模块进行时钟同步，然后由所述FPGA芯片发送至用户终端。

2.根据权利要求1所述的装置，其特征在于，还包括连接于所述并串转换模块和发射模块之间的预加重模块，用于对并串转换后的所述串行数据流进行高频补偿。

3.根据权利要求1所述的装置，其特征在于，还包括与所述接收模块连接的均衡模块，用于对数据总线发送的串行数据流进行高频补偿后发送至所述接收模块。

4.根据权利要求1所述的装置，其特征在于，所述串行数据流的串行速率为5Gbps，所述多条数据流的数量为四条。

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