CN103199977A - 同步序列数据传输方法与电路装置 - Google Patents
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Abstract
本发明为一种应用于同步串行传输的数据收发电路，可降低运算单元在进行串行传输时，执行数据编码或译码所需的时间，进而提高数据传输率。本发明与一般同步串行传输电路相比，在相同的运算单元的运算能力下，本发明可大幅提高同步串行传输的数据传输速率；或在相同的数据传输速率下，本发明可大幅降低运算单元对于高系统频率(system clock)的需求，而采用较低速的运算单元，进而降低通讯装置成本。
Description
技术领域
本发明是一种应用于序列数据传输的数据收发电路，在串行传输中，传送端依据使用的编码格式将数据位转换成特定的电气准位以传送数据，而接收端依据接收到的讯号的电气准位编码转换成数据位。为了达到上述目的，通讯装置的运算单元须针对所传送的数据或接收的讯号分别进行编码及译码，然而，运算单元的编、译码程序的处理效能将影响数据传输速率。
背景技术
串行传输常应用于装置间的有线数据传递或经由转换成射频讯号做长距离无线通信，一般以字节(byte)作为数据传输量的单位，并将每一字节的8个位(bit)依序进行传递，其中序列数据字节的区隔方法，可区分成异步与同步两种方式。一般异步串行传输方式，如通用异步收发传输器(Universal asynchronous receiver/transmitter，UART)，在一个字节的前后分别加上起始位与结束位，以区别各字节；而同步串行传输方式则额外地使用同步频率，如内部整合电路(Inter-Integrated Circuit，I2C)及序列外围接口(Serial Peripheral Interface，SPI)，或在数据前方加上前导(Preamble)字符，其为固定数据长度与内容的位数据，以便让接收端进行序列数据的同步取样。在通讯中，为了增加数据传输量，一般采用同步串行传输，并使用前导字符以避免同时传递同步频率而牺牲带宽。另外，在考虑到传输媒介的功率损耗或传输效率等因素时，须选用适合的数据编码格式，其系将一数据位转换成一或多个电气相位的组合，其中常见的编码格式有不归零编码(Non-Return-to-Zero，NRZ)、Manchester或FM0等。其中，一个待传送的数据位的讯号编码依据个别编码格式的相位准位变化规则设定对应的一个或多个电气讯号相位；而讯号译码时则须正确地取样接收讯号的每个相位的准位，并依据指定的编码格式转换成对应的一个数据位。
相对于采用单一特定的编码格式的串行传输的编、译码电路，一般通讯装置在电路设计时，为了保持应用弹性以支持多种编码格式，通常将序列数据的编码及讯号译码交由运算单元内的程序处理。因运算单元的运算能力取决于所述装置的系统频率(system clock)，而为了正确地转换数据与讯号，系统频率须为数十倍或百倍于通讯的数据传输率(Baud rate)，因此，通讯装置的系统频率下限将随着通讯的数据传输率的提高而上升。然而，由于运算单元存在着系统频率的操作上限，因此，对运算单元而言，其存在着数据传输率的上限，而对一个需要超过此数据传输率上限的通讯系统而言，则需要采用更高指令周期的运算单元，因此，也意味着组件成本将会增加。
发明内容
本发明主要目的在于提供一个同步串行传输的讯号接收与发送接口，配合运算单元的数据总线位计数，批处理序列数据，进而降低运算单元在处理通讯数据时的系统频率的需求，换句话说，在相同的系统频率下，运算单元可提供通讯上更高的数据传输率。
因运算单元以数据总线宽度为单位来进行数据的运算，其中数据总线的宽度通常字节的倍数，例如8位的微控制器以字节为运算单位，而16位的微控制器则以2个字节为运算单位，以此类推，当运算单元在处理串行传输数据时，若需针对每一位，以对应的编码格式加以编码或译码时，则运算单元的系统频率必须配合编码或译码程序，以数十倍或百倍于数据传输率的速度运作。若配合运算单元的数据总线宽度将序列数据以一个或多个字节的方式进行批处理，将可增加编码及译码程序的运算效能，提供更高的数据传输率。
一种同步序列数据传输方法，其步骤包括：步骤a.利用序列数据接口，接收有线传输或无线传输的序列数据，提供序列与并列数据转换电路处理，或发送经由所述序列与并列数据转换电路处理后的序列数据；步骤b.利用所述序列与并列数据转换电路，受运算单元的同步控制，将接收的有线传输或无线传输的序列数据转换成并列数据；以及步骤c.利用并列数据接口，将所述序列与并列数据转换电路处理后的所述并列数据输入到所述运算单元，或将所述运算单元处理后的所述并列数据输出到所述序列与并列数据转换电路。
所述的并列数据接口的宽度为所述运算单元的数据总线宽度的倍数，同步序列数据传输方式为半双工传输或全双工传输，所述半双工传输时，所述序列与并列数据转换电路的组成包括：输出移位暂存器，将待传送的所述并列数据转换成所述序列数据；输入移位暂存器，将接收到的所述序列数据转换成所述并列数据；输入缓冲暂存器，为锁定所述输入移位暂存器所产生的待读取的所述并列数据，并控制所述并列数据的总线的数据传递方向；以及频率计数及存取控制电路，为计数同步频率，以适时通知所述运算单元存取所述并列数据的总线上的数据，并控制所述输入移位暂存器及输出移位暂存器运作。
所述的半双工传输时，所述运算单元的控制接口包括：输入触发端415，连接至所述序列数据接口，并侦测讯号前缘；同步频率产生端411，产生传送序列或接收序列的同步频率，并供应给所述序列与并列数据转换电路；并列数据存取通知端，通知所述运算单元加载待传送数据至双向并列数据总线，或自双向并列数据总线读取或接收数据；同步频率计数控制端413，系与重置所述序列与并列数据转换电路中的所述传送序列或所述接收序列的同步频率计数；及数据闩锁控制端，控制所述双向并列数据总线的数据传递方向。
所述的全双工传输时，所述序列与并列数据转换电路的组成包括：输出移位暂存器，将待传送的所述并列数据转换成所述序列数据；输入移位暂存器，将接收到的所述序列数据转换成所述并列数据；输出频率计数及存取控制电路，计数同步频率，以适时通知所述运算单元加载传送所述并列数据总线上的数据，并控制所述输出移位暂存器运作；以及输入频率计数及存取控制电路，计数同步频率，以适时通知所述运算单元读取接收所述并列数据总线上的数据，并控制所述输入移位暂存器运作。
所述的全双工传输时，所述运算单元的控制接口的组成包括：传送序列同步频率产生端421，产生待传送序列的同步频率，并供应给所述序列与并列数据转换电路；传送并列数据加载通知端422，通知所述运算单元加载下一笔待所述传送数据至传送并列数据总线321；传送序列频率计数控制端423，与所述重置序列与所述并列数据转换电路中的传送序列的同步频率计数；输入触发端427，连接至序列数据接口，并侦测讯号前缘；接收序列同步频率产生端424，产生所述接收序列的同步频率，并供应给所述序列与并列数据转换电路；接收并列数据读取通知端425，通知所述运算单元自所述接收并列数据总线322读取接收数据；以及接收序列频率计数控制端426，与重置序列与并列数据转换电路中的接收序列的同步频率计数。
一种同步序列数据传输电路装置，其组成包括：序列与并列数据转换电路，其中并包含序列数据接口，接收有线传输或无线传输的所述序列数据，并受运算单元的同步控制，将接收的序列数据转换成并列数据；以及运算单元，其中包含处理同步序列的数据传输编码程序及译码程序，并藉由在控制接口上产生传输序列的同步频率，控制所述序列与并列数据转换电路的运作。
所述的同步序列数据传输可采用有线传输或无线传输方式，并使用半双工传输或全双工传输方式进行双向的数据交换，所述同步序列数据传输以所述半双工方式运行时，所述序列与并列数据转换电路的组成包括：输出移位暂存器，将待传送的所述并列数据转换成所述序列数据；输入移位暂存器，将接收到的所述序列数据转换成所述并列数据2121；输入缓冲暂存器，锁定输入移位暂存器所产生的待读取的所述并列数据2121，并控制所述并列数据总线的数据传递方向；及频率计数及存取控制电路，计数同步频率，以适时通知所述运算单元存取所述并列数据总线上的数据，并控制所述输入移位暂存器及输出移位暂存器运作。
所述同步序列数据传输以所述半双工方式运行时，所述运算单元的控制接口的组成包括：输入触发端415，连接至序列数据接口，并侦测讯号前缘；同步频率产生端411，产生传送序列或接收序列的同步频率，并供应给所述序列与并列数据转换电路；并列数据存取通知端，可通知所述运算单元加载待传送数据至双向并列数据总线，或自双向并列数据总线读取接收数据；同步频率计数控制端413，与重置所述序列与并列数据转换电路中的传送所述序列或接收序列的同步频率计数；及数据闩锁控制端，控制所述双向并列数据总线的数据传递方向。
所述同步序列数据传输以全双工方式运行时，其所述序列与并列数据转换电路的组成包括：输出移位暂存器，将待传送的所述并列数据转换成所述序列数据；输入移位暂存器，将接收到的所述序列数据转换成所述并列数据；输出频率计数及存取控制电路223，计数同步频率，以适时通知所述运算单元加载传送所述并列数据总线上的数据，并控制所述输出移位暂存器运作；及输入频率计数及存取控制电路224，计数同步频率，以适时通知所述运算单元读取接收所述并列数据总线上的数据，并控制所述输入移位暂存器运作，所述同步序列数据传输系以全双工方式运行时，其所述运算单元的控制接口包括：传送序列同步频率产生端421，产生待传送序列的同步频率，并供应给所述序列与并列数据转换电路；传送并列数据加载通知端422，通知所述运算单元加载下笔待传送数据至传送所述并列数据总线；传送序列频率计数控制端423，系与重置所述序列与并列数据转换电路中的传送序列的同步频率计数；输入触发端427，其连接至所述序列数据接口的接收端，用以侦测讯号前缘；接收序列同步频率产生端424，产生接收所述序列的同步频率，并供应给所述序列与并列数据转换电路；接收并列数据读取通知端425，通知所述运算单元自接收所述并列数据总线读取接收数据；及接收序列频率计数控制端426，与重置所述序列与并列数据转换电路中的接收序列的同步频率计数。
本发明是一种应用于序列数据传输的数据收发电路，与其他传统技术相互比较时，具备下列的优点：
1.本发明能在相同的系统频率下，大幅提高通讯装置的最大通讯传输速率。
2.本发明在相同的传输速率时，可使用指令周期较慢的运算单元，因此，可降低通讯装置的成本。
附图说明
请参阅以下有关本发明一较佳实施例的详细说明及其附图，将可进一步了解本发明的技术内容及其目的功效；有关所述实施例的附图为：
图1为本发明的同步序列数据传输的数据收发电路架构示意图；
图2为本发明的半双工同步序列数据传输的数据收发电路架构示意图；
图3为本发明的全双工同步序列数据传输的数据收发电路架构示意图；
附图标记说明10序列数据接口；
11序列传送端；
12序列接收端；
20同步序列及并列数据转换电路；
21半双工同步序列及并列数据转换电路；
211输出移位暂存器；
212输入移位暂存器；
2121并列数据；
213频率计数及存取控制电路；
2131自动加载控制；
214输入缓冲暂存器；
22全双工同步序列及并列数据转换电路；
221输出移位暂存器；
222输入移位暂存器；
223输出频率计数及存取控制电路；
2231自动加载控制；
224输入频率计数及存取控制电路；
30并列数据接口；
31双向并列数据总线；
321传送并列数据总线；
322接收并列数据总线；
40控制接口；
411同步频率产生端；
412并列数据存取通知端；
413同步频率计数控制端；
414数据闩锁控制端；
415输入触发端；
421传送序列同步频率产生端；
422传送并列数据加载通知端；
423传送序列频率计数控制端；
424接收序列同步频率产生端；
425接收并列数据读取通知端；
426接收序列频率计数控制端；
427输入触发端；
50运算单元；
501编码程序；
502译码程序。
具体实施方式
本发明的同步序列数据传输收发电路的主要架构如图1所示，其由运算单元50及同步序列及并列数据转换电路20所组成，两者间有并列数据接口30及控制接口40，而所述同步序列及并列数据转换电路20连接序列数据接口10，其中，序列数据接口10包含序列传送端11及序列接收端12，而运算单元50内有编码程序501，其用以转换数据为电气准位数据，并控制数据传送时的电气准位并列与序列转换，及译码程序502，其用以侦测接收讯号，控制同步频率的产生时机，并控制数据接收时的电气准位的序列与并列转换，之后依据编码转换成正确的数据序列。
以半双工方式运作时，本发明中的同步序列及并列数据转换电路20采用如图2所示的半双工同步序列及并列数据转换电路21的架构，其系由输出移位暂存器211、输入移位暂存器212、频率计数及存取控制电路213及输入闩锁缓冲暂存器214所组成，数据发送与数据接收时的运作原理如下：()传送数据时，运算单元50的编码程序501先将包含前导的同步字符的数据位序列依照编码格式进行电气准位序列转换，若采用单相编码(如NRZ)序列，则电气准位序列长度与数据位序列长度相同；若为双相(bi-phase)编码(如FM0或Manchester)序列，则电气准位序列长度为数据位序列长度的两倍，以此类推，之后，运算单元50于双向并列数据总线31备妥一笔长度等同于总线宽度的电气准位序列，并致能频率计数及存取控制电路213，同时开始产生与电气准位序列对应的同步频率，其中若以单相的编码方式对一位数据进行编码，则运算单元产生的同步频率(单位：Hz)为数据传输率(单位：bps，bit-per-second)；若序列数据以双相编码方式，则同步频率须为数据传输率的两倍，在送出电气准位序列的同时，频率计数及存取控制电路213进行同步频率的计数，一旦频率计数即将达到并列数据总线31的扁平电缆宽度时，则频率计数及存取控制电路213将通过并列数据存取通知端412触发运算单元于并列数据总线31上备妥下一笔数据，当频率计数及存取控制电路213计数至并列数据总线31的扁平电缆宽度时，频率计数及存取控制电路213产生自动加载控制2131信号。自动设定输出移位暂存器211加载所述笔数据，重新计数并自动进行移位输出至序列传送端11，上述步骤将重复至完成序列的传送，(二)接收数据时，运算单元通过数据闩锁控制端414设定输入缓冲暂存器214的输出为高阻抗状态，以避免影响双向的并列数据总线31的输出运作，当序列接收端12上的电气准位变化时，其将触发运算单元的译码程序502以产生同步频率，当频率计数及存取控制电路213计数至双向并列数据总线31的扁平电缆宽度时，则频率计数及存取控制电路213将重新计数，并通过并列数据存取通知端412触发运算单元读取双向并列数据总线31上的数据，译码程序502判断此并列数据是否符合编码格式且为部分或全部的前导字符，若正确则持续读取至序列结束，若不正确，则重置频率计数及存取控制电路213，并准备重新接收资料。
若以全双工方式运作时，本发明中的同步序列及并列数据转换电路20将采用如图3所示的全双工同步序列及并列数据转换电路22的架构，其由输出移位暂存器221、输入移位暂存器222、输出频率计数及存取控制电路223及输入频率计数及存取控制电路224所组成，其运作方式与半双工方式相同，惟输出与输入序列有各自的时序，因此须有各自独立的同步频率、并列数据总线与控制线路，而因传送并列总线321与接收并列总线322各自独立做单向传递而不需使用输入缓冲暂存器。
以微波5.8GHz特定短距离通讯(Dedicated Short-Range Communication)电子收费系统为例，路侧单元(Road Side Unit)与车上单元(On-Board Unit)间系依据各地区的电子收费系统的物理层标准的规范加以实施，一般而言，RSU与OBU间的通讯机制以半双工方式进行，首先RSU的运算单元将欲下传给OBU的数据以FM0或Manchester的双相位编码格式进行编码后，将序列的准位讯号以规范的传输速率，例如256kbps、512kbps或1Mbps等，送给高频讯号收发电路，而高频讯号收发电路再将序列依其电气准位，以振幅调变(ASK)或频率调变(FSK)方式转换成对应的高频模拟讯号，再由天线辐射出去，而OBU的高频讯号收发电路在接收到的高频模拟讯号后转换成对应准位的数字讯号，的后OBU的运算单元再依据指定的编码格式进行译码，而取得RSU所下传的数据序列，而OBU上传数据给RSU时亦以上述的方式进行，RSU与OBU间通过次或多次的数据下传与上传完成电子数据的交易。
若通讯装置RSU或OBU使用8位的微控制器作为运算单元，其与高频讯号收发电路间采用TTL(Transistor-Transistor Logic)电气讯号为输出入接口，而所述接口上的串行传输数据系以双相方式编码且传输速率为512kbps，于传送或接收数据时，所述微控制器须产生1024kHz的同步频率，以对讯号的前后两个相位的电气准位进行设定或取样，当使用所述微控制器直接进行序列数据位的编码或译码时，假设所述编码及译码程序均需要约一百个系统频率来执行一个数据位的相位的取样、编码或译码，则所述微控制器的系统频率约须大于102.4MHz，否则无法正确转换讯号与序列数据，若使用本发明(参考图2)，其中输出移位暂存器211及输入移位暂存器212可分别采用TTL IC(集成电路)74HC165(8位并列进序列出移位暂存器)及74HC164(8位序列进并列出移位暂存器)组成，频率计数及存取控制电路213则可由74HC161(4位二进制计数器)及其他基本逻辑闸组成，而输入缓冲暂存器可使用如74HC573或74HC574的三态8位D型正反器，于接收或传送数据时，微控制器产生1024kHz的同步频率，当频率计数及存取控制电路213计数至8个同步频率时，则自动进行已编码的半字节数据(8个相位的4位数据)的读取或发送，若编码或译码程序同样地需要约一百个系统频率来执行数据半字节的取样、编码或译码，则微控制器的系统频率约须大于12.8MHz，类似地，若微控制器的数据总线宽度为16，因此使用16位的并列数据总线及移位暂存器，则微控制器的系统频率需求可降至大于6.4MHz，相反地，若微控制器操作在特定的系统频率时，则通讯装置的数据传输率上限，将约略以微控制器的运算位计数为倍数的方式增加，并视其编码与译码程序的运算效能而略有增减。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (13)
1.一种同步序列数据传输方法，其特征在于，其步骤包括：
步骤a.利用序列数据接口，接收有线传输或无线传输的序列数据，提供序列与并列数据转换电路处理，或发送经由所述序列与并列数据转换电路处理后的序列数据；
步骤b.利用所述序列与并列数据转换电路，受运算单元的同步控制，将接收的所述有线传输或无线传输的序列数据转换成并列数据；以及
步骤c.利用并列数据接口，将所述序列与并列数据转换电路处理后的所述并列数据输入到所述运算单元，或将所述运算单元处理后的所述并列数据输出到所述序列与并列数据转换电路。
2.根据权利要求1所述的同步序列数据传输方法，其特征在于，所述并列数据接口的宽度为所述运算单元的数据总线宽度的倍数。
3.根据权利要求1所述的同步序列数据传输方法，其特征在于，所述同步序列数据传输采用半双工传输或全双工传输方式进行双向的数据交换，其中，所述的同步序列数据传输为有线传输或无线传输方式。
4.根据权利要求3所述的同步序列数据传输方法，其特征在于，所述同步序列数据传输采用半双工传输时，所述序列与并列数据转换电路的组成包括：
输出移位暂存器，将待传送的所述并列数据转换成所述序列数据；
输入移位暂存器，将接收到的所述序列数据转换成所述并列数据；
输入缓冲暂存器，锁定所述输入移位暂存器产生的待读取的所述并列数据，并控制所述并列数据的总线的数据传递方向；以及
频率计数及存取控制电路，为计数同步频率，以适时通知所述运算单元存取所述并列数据的总线上的数据，并控制所述输入移位暂存器及输出移位暂存器运作。
5.根据权利要求3所述的同步序列数据传输方法，其特征在于，所述同步序列数据传输采用半双工传输时，所述运算单元的控制接口包括：
输入触发端，连接至所述序列数据接口，并侦测讯号前缘；
同步频率产生端，产生传送序列或接收序列的同步频率，并供应给所述序列与并列数据转换电路；
并列数据存取通知端，通知所述运算单元加载待传送数据至双向并列数据总线，或自双向并列数据总线读取或接收数据；
同步频率计数控制端，与重置所述序列与并列数据转换电路中的所述传送序列或所述接收序列的同步频率计数；及
数据闩锁控制端，控制所述双向并列数据总线的数据传递方向。
6.根据权利要求3所述的同步序列数据传输方法，其特征在于，所述同步序列数据传输采用全双工传输时，所述序列与并列数据转换电路的组成包括：
输出移位暂存器，将待传送的所述并列数据转换成所述序列数据；
输入移位暂存器，将接收到的所述序列数据转换成所述并列数据；
输出频率计数及存取控制电路，系计数同步频率，以适时通知所述运算单元加载传送所述并列数据总线上的数据，并控制所述输出移位暂存器运作；以及
输入频率计数及存取控制电路，计数同步频率，以适时通知所述运算单元读取接收所述并列数据总线上的数据，并控制所述输入移位暂存器运作。
7.根据权利要求3所述的同步序列数据传输方法，其特征在于，所述同步序列数据传输采用全双工传输时，所述运算单元的控制接口的组成包括：
传送序列同步频率产生端，产生待传送序列的同步频率，并供应给所述序列与并列数据转换电路；
传送并列数据加载通知端，通知所述运算单元加载下一笔待所述传送数据至传送并列数据总线；
传送序列频率计数控制端，与所述重置序列与所述并列数据转换电路中的传送序列的同步频率计数；
输入触发端，连接至序列数据接口，并侦测讯号前缘；
接收序列同步频率产生端，产生所述接收序列的同步频率，并供应给所述序列与并列数据转换电路；
接收并列数据读取通知端，通知所述运算单元自所述接收并列数据总线读取接收数据；以及
接收序列频率计数控制端，与重置序列与并列数据转换电路中的接收序列的同步频率计数。
8.一种同步序列数据传输电路装置，其特征在于，其组成包括：
序列与并列数据转换电路，其中并包含序列数据接口，接收有线传输或无线传输的所述序列数据，并受运算单元的同步控制，将接收的序列数据转换成并列数据；以及
运算单元，其中包含处理同步序列的数据传输编码程序及译码程序，并藉由在控制接口上产生传输序列的同步频率，控制所述序列与并列数据转换电路的运作。
9.根据权利要求8所述的同步序列数据传输电路装置，所述同步序列数据传输采用半双工传输或全双工传输方式进行双向的数据交换，其中，所述的同步序列数据传输为有线传输或无线传输方式。
10.根据权利要求9所述的同步序列数据传输电路装置，其所述同步序列数据传输以所述半双工方式运行时，所述序列与并列数据转换电路的组成包括：
输出移位暂存器，将待传送的所述并列数据转换成所述序列数据；
输入移位暂存器，将接收到的所述序列数据转换成所述并列数据；
输入缓冲暂存器，锁定所述输入移位暂存器产生的待读取的所述并列数据，并控制所述并列数据总线的数据传递方向；及
频率计数及存取控制电路，计数同步频率，以适时通知所述运算单元存取所述并列数据总线上的数据，并控制所述输入移位暂存器及输出移位暂存器运作。
11.根据权利要求8所述的同步序列数据传输电路装置，其特征在于，其所述同步序列数据传输以所述半双工方式运行时，所述运算单元的控制接口的组成包括：
输入触发端，连接至序列数据接口，并侦测讯号前缘；
同步频率产生端，产生传送序列或接收序列的同步频率，并供应给所述序列与并列数据转换电路；
并列数据存取通知端，可通知所述运算单元加载待传送数据至双向并列数据总线，或自双向并列数据总线读取接收数据；
同步频率计数控制端，与重置所述序列与并列数据转换电路中的传送所述序列或接收序列的同步频率计数；及
数据闩锁控制端，控制所述双向并列数据总线的数据传递方向。
12.根据权利要求8所述的同步序列数据传输电路装置，其特征在于，其所述同步序列数据传输以全双工方式运行时，其所述序列与并列数据转换电路的组成包括：
输出移位暂存器，将待传送的所述并列数据转换成所述序列数据；
输入移位暂存器，将接收到的所述序列数据转换成所述并列数据；
输出频率计数及存取控制电路，计数同步频率，以适时通知所述运算单元加载传送所述并列数据总线上的数据，并控制所述输出移位暂存器运作；及
输入频率计数及存取控制电路，计数同步频率，以适时通知所述运算单元读取接收所述并列数据总线上的数据，并控制所述输入移位暂存器运作。
13.根据权利要求8所述的同步序列数据传输电路装置，其特征在于，其所述同步序列数据传输以全双工方式运行时，其所述运算单元的控制接口包括：
传送序列同步频率产生端，产生待传送序列的同步频率，并供应给所述序列与并列数据转换电路；
传送并列数据加载通知端，通知所述运算单元加载下一笔待传送数据至传送所述并列数据总线；
传送序列频率计数控制端，与重置所述序列与并列数据转换电路中的传送序列的同步频率计数；
输入触发端，其连接至所述序列数据接口的接收端，用以侦测讯号前缘；
接收序列同步频率产生端，产生接收所述序列的同步频率，并供应给所述序列与并列数据转换电路；
接收并列数据读取通知端，通知所述运算单元自接收所述并列数据总线读取接收数据；及
接收序列频率计数控制端，与重置所述序列与并列数据转换电路中的接收序列的同步频率计数。
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