CN1411577A - 多端口ram存储装置 - Google Patents

多端口ram存储装置 Download PDF

Info

Publication number
CN1411577A
CN1411577A CN00817280A CN00817280A CN1411577A CN 1411577 A CN1411577 A CN 1411577A CN 00817280 A CN00817280 A CN 00817280A CN 00817280 A CN00817280 A CN 00817280A CN 1411577 A CN1411577 A CN 1411577A
Authority
CN
China
Prior art keywords
ram memory
multiport
division multiplex
memory device
time division
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN00817280A
Other languages
English (en)
Other versions
CN1165006C (zh
Inventor
H·默勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nokia Solutions and Networks GmbH and Co KG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of CN1411577A publication Critical patent/CN1411577A/zh
Application granted granted Critical
Publication of CN1165006C publication Critical patent/CN1165006C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4009—Coupling between buses with data restructuring
    • G06F13/4018—Coupling between buses with data restructuring with data-width conversion
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Power Sources (AREA)

Abstract

本发明涉及一种多端口RAM存储装置，该存储装置配有RAM存储单元(1)以及多个串行/并行转换器(5、6、7)和一个并行/串行转换器以便将串行信号转换成并行信号。该多端口RAM存储装置还包括一个控制单元(11)以及二个时隙分配单元(8、9)，由此可以利用单端口的RAM存储单元(1)实现多连接模拟。另外，通过一个功率控制单元(12)可以大大降低功耗。

Description

多端口RAM存储装置
本发明涉及一种多端口RAM存储装置，特别是涉及一种用作电信交换设备的交换网络中的语音存储器的多端口RAM存储装置。
图1示出了一种常规的多端口RAM存储装置，其中，RAM存储装置1*包括多个端口或者端子。根据图1，在这种情况下，数据输入信号DIN通过写端子40(WP，写端口)被存入一个未示出的RAM存储器装置1*的存储单元。为了通过多个端子分开读取，可以例如向地址/控制端子20、21、22和23(ACP，地址控制端口)施加所属的地址信号Adr0至Adr3，相应的数据输出信号DOUT0至DOUT3在所属的读端子30、31、32和33(RP，读取端口)输出。采用这种方式可以使多个驱动单元通过多个端子或者端口访问RAM存储装置的单个存储单元。在这种情况下，RAM存储装置是一个可选择性地写/读的存储装置(RAM，随机存取存储器)。
然而这种常规的多端口RAM存储装置的不足之处在于：要求非常大的面积以及布线费用高。因此，这种多端口RAM存储装置，特别是作为集成器件的生产成本很高。另外，这种固定布线的多端口RAM存储装置功率损失非常高，这就是为什么该装置不能特别地用来实现其中有语音存储器的交换网络。
另外，如图2大致所示，在文件DE 197 09 210 A1中公开了一种存储器电路。在这种情况下，采用一个所谓的单端口RAM存储单元1(单端口RAM)、一个复用器单元M和多个缓存装置P可以构成一个多端口RAM存储装置或者多端子存储器装置。在这种情况下，通过一个双向数据总线，数据输入信号和数据输出信号都可以从各自的缓存器P向单端口RAM存储单元1的写端子4或者读端子3传送。复用器M根据提供时钟T将多个地址信号Adr0至Adr3中的一个向RAM存储单元1的公共地址/控制端子2转接。以这种采用成本优惠的单端口RAM存储单元1(单端口RAM)的方式获得多端子RAM存储装置。但是在这种情况下，其缺陷在于数据吞吐量相对小并且在该双向数据总线上出现总线争用。另外，该常规多端口RAM存储装置的功耗非常高。
本发明的目的在于：提供一种多端口RAM存储装置，该装置拥有高数据吞吐量，即短的访问时间、和低成本。另外，其功率消耗也被大大降低了。
根据本发明，该目的是通过专利权利要求1的特征实现的。
特别是通过采用一种单端口RAM存储单元(单端口RAM)，并结合地址信号、选择信号和数据输入信号的多个串行/并行转换器；以及用于数据输出信号的并行/串行转换器，经济地实现了多端子或端口的RAM存储装置，其中实现了高的数据吞吐量。
该多端口RAM存储装置最好还包括一个功率控制单元，以便根据实际运行的写/读周期来控制功耗，由此可以大大降低总功耗。
在数字电信交换设备的交换网络的时间切换单元中，该多端口RAM存储装置最好表现为一个语音存储器，由此，可以经济地实现功率损失极低的交换网络。
在其它的从属权利要求中对本发明的其它有利的布置进行了说明。
下面将通过优选实施例并结合附图对本发明进行进一步说明。
这些附图包括：
图1示出了一种根据现有技术的固定布线的多端口RAM存储装置；
图2示出了一种根据现有技术的时间控制的多端口RAM存储装置；
图3示出了一种根据本发明的多端口RAM存储装置；
图4示出了图3所采用的第一和第二时分复用系统的简要时序图；
图5是在一个交换网络中采用根据本发明的多端口RAM存储装置的简化方框图；和
图6是根据图5的交换网络中所采用的控制字的详细图。
图3示出了一个根据本发明的多端口RAM存储装置的简化方框图，其中如同图1和图2采用相同参考符号表示相同或相似的组件。因此，不再对这些组件进行详细描述。
在图3中，参考符号1标明了一个单端口RAM存储单元(单端口RAM)，该存储单元包括一个地址/控制端子2(地址控制端口，ACP)、一个读端子3(读端口，RP)、和一个写端子4(写端口，WP)。该单端口RAM存储单元1最好装有2304个存储单元，每个存储单元的数据宽度例如为m＝10比特，由此，在用作例如电信交换设备中的交换网络的语音存储器时，可以对2304路数据信道进行转接或耦合。
在这种情况下，RAM存储单元1运行于第一时分复用系统，此时对于n个实施端子或端口最好采用具有n个时隙或者数据信道P0、P1、P2、P3、P4(n＝5)的时分复用系统。
因为在实现例如5端口的RAM时，向RAM存储单元1的直接端子或端口2、3和4传送的数据速率为有待驱动的第二时分复用系统5倍，所以本发明采用多个串行/并行转换器和一个并行/串行转换器将第二时分复用系统的串行信号转换成第一时分复用系统中m比特宽的并行数据总线。沿相反方向，通过并行/串行转换器将m比特宽的并行数据总线转换回串行数据信号。通过这种方式相对于外部的第二时分复用系统可以使第一时分复用系统的数据速率或时钟速率降低m倍。下面对采用第一和第二时分复用系统的优点进行详细说明。
根据图3，因此根据本发明的多端口RAM存储装置装有一个数据输入串行/并行转换器7，用于将例如第二或者外部时分复用系统的一个串行数据输入信号DIN0转换为第一时分复用系统的至少一个并行数据输出信号。
图4是一个简化的时序图，大致示出了这种串行/并行转换。因此数据输入信号DIN0包括u+1个串行数据信道K0至Ku，它们在一个例如125微秒长度的帧R中被传送。
在将多端口RAM存储装置用作电信交换设备的交换网络中的语音存储器的情况下，帧R例如拥有u+1＝2304路数据信道，即16乘128路可用信道，2乘128路测试信道。此外，每一路数据信道的数据宽度为m＝10比特，其中8比特提供给可用信道数据，2比特提供给测试信道数据。
根据图4，因此数据信道k0的宽度为10比特，然后它由串行/并行转换器7转换成10比特宽的第一时分系统的并行数据总线。在这种情况下，第一时分复用系统拥有的帧宽度UR大约为54纳秒，此时为实现n＝5个端子或5个端口，形成了5个时隙P0至P4。根据图4，现在，在带有帧UR的第一时分复用系统中将时隙W(写)分配给写端子4。如图4大致所示，因此在数据信道k0中将串行传送的10比特转换成10比特宽度的并行数据总线，并且与此同时在在时隙W将其传送给RAM存储单元1的写端子4。
特别通过将串行数据信号转换成比特并行数据总线，在数据宽度为m＝10比特的情况下，可以将第一时分复用系统中的数据速率降低十倍。通过降低数据速率，又可以向时分复用系统中插入例如5个时隙，由此，可以基本上同时实现5端子或端口。
在第二时分复用系统中数据速率为通常的184兆比特/秒时，第一时分复用系统的数据速率仅仅约为92兆比特/秒，但是，由此利用单端口RAM存储单元1实现了5端口RAM存储装置。
重新回到图3，采用类似的方法，地址串行/并行转换器5将第二时分复用系统的多个串行地址信号Adr0至Adr3转换成第一时分复用系统的多个并行地址信号。选择串行/并行转换器6以类似的方法将第二时分复用系统的多个串行选择信号Se10至Se13转换成第一时分复用系统的多个并行选择信号。与此相反，并行/串行转换器10将第一时分复用系统的多个并行数据输出信号转换成第二时分复用系统的多个串行数据输出信号DOU0至DOU3，由此可以重新获得原始的例如184兆比特/秒的数据速率。
为了选择性地向RAM存储单元1的地址/控制端子2馈送并行地址信号，该多端口RAM存储装置装有一个第一时隙分配单元8，该分配器最好包括一个时分复用器。另外，该多端口RAM存储装置还装有一个第二时隙分配单元9，该分配单元最好包括一个时分多路分解器，该多路分解器以第一时分复用系统的预定的时隙将在RAM存储单元1的读端子3被读出的并行数据输出信号进行分配，并且将其馈送到并行/串行转换器10。在这种情况下，控制单元基本上控制第一和第二时隙分配单元8和9，此时，该控制单元最好采用一个带集成时间控制的有限机来构成。以这种方式，利用价格优惠的单端口RAM存储单元1(单端口RAM)获得了多端口RAM存储装置。在数据吞吐量高的情况下，借助于该多端口RAM存储装置可以实现多个端子或端口。
另外，该多端口RAM存储装置可以装有一个功率控制单元12，以根据控制单元11来控制RAM存储单元1的功率消耗。更具体而言，控制单元11的功率控制单元12根据现有的选择和地址信号进行如此控制，即：在第一时分复用系统中，将所馈入的例如约92MHz的时钟信号CLK只对各自相关的时隙P0至P4进行切换。这就是说，例如，在无读指令时，即当没有地址或选择信号时，RAM存储单元1只对时隙4被记时，其中例如通过写端子4写入数据。为此，功率控制单元12最好与RAM存储单元1的地址控制端子2连接。
下面将通过端子或端口P1来描述该多端口RAM存储装置的读出RAM存储单元1中的一个预定的存储小单元的运行方法。
如上文中参照图4所述，在例如一个数据信道k0中，将馈入到数据输入串行/并行转换器7的数据输入信号或所属数据值在第一时分复用系统的写间隙W或P4中分别向写端子4以位并行方式进行馈入。其它时隙P0至P3例如被用作地址信号的读信道R0、R1、R2和R3，或者被用作数据输出信号DOUT0至DOUT3的数据信道D0、D1、D2和D3。举例如下，如果控制装置CM1(未进行更详细描述)如此驱动地址信号Adr1和选择信号Se11，使得该多端口RAM存储装置被“感觉”或被控制单元11识别为被选定，那么这些被地址串行/并行转换器5所转换的地址位被第一时隙分配单元8赋给时隙R1，并且被馈送到RAM存储单元1的地址/控制端子2。与此同时，控制单元11按以下方式驱动功率控制单元12，即：例如将时钟信号CLK传送到RAM存储单元1的地址/控制端子2，因此，只对读时隙R1和写时隙W1产生功耗。对其它的未用的读时隙R0、R2和R3，该时钟信号例如关闭，由此，以根据实际驱动的方式降低功率消耗。因此，显著改善了整个系统的功率消耗。
采取与上述的在第一时分复用系统中进行读取相类似的方式输出在被地址/控制端子2选址的存储小单元中的数据。在这种情况下，在一段基本上由RAM存储单元1的电路性质所导致的延迟时间τ之后，在读端子3输出的数据又通过第二时隙分配单元9分配给第一时分复用系统的预定时隙，并向并行/串行转换器10传送。更精确而言，通过在读时隙R1中选址，在读端子3如此读取数据值，即将其位并行数据又放入第一时隙复用系统的数据输出时隙D1中。在这种情况下，控制单元11计算延迟时间τ，并且如此驱动第二时隙分配单元9，使得在读时隙R1和数据输出时隙D1之间存在固定关系。然后，并行/串行转换器10又将位并行数据流转换成串行数据流，例如在第二时分复用系统的数据信道k0至ku中以184兆比特/秒的数据速率传送。
对串行/并行转换器5、6和7以及并行/串行转换器10的驱动基本上是通过同步脉冲SI进行的，该同步脉冲在第一和第二时分复用系统之间使帧同步以及在系统中使对运行时间或等待时间进行优化成为可能。通过这种方法，可以特别经济地实现多端口RAM存储装置，该存储装置的功耗极低，因此特别适用于电信交换设备中的交换网络。
图5示出在电信交换设备中的交换网络中用作语音存储器SM0至SM31的根据本发明的多端口RAM存储装置的简要方框图。
在这种交换网络中，特别要利用多个多端口RAM存储装置实现时间交换单元ZKE，该时间交换单元将有待交换的数据流或数据信号DIN0至DIN31的信道进行时间分配，所述多端口RAM存储装置由多个控制装置CM0至CM3驱动。在这种情况下，控制装置CM0至CM3最好位于连接存储器(connecting memory)中，为实现数据信道交换，该控制装置通过固定定义的连接存储器控制字SW对每一个单独的语音存储器SM0至SM31进行有针对性的驱动。
图6详细地示出了该连接存储器控制字SW中各个位的含意。根据图6，一个连接存储器控制字包括21位，其中前12位用于存储器寻址，因此对应于地址信号Adr0至Adr3。根据图6，在连接存储器控制字SW的另外5位中传送选择预定语音存储器SM0至SM31的选择信号。连接存储器控制字SW的其它位对本发明不重要，因此在下文中不再进行详细描述。
但是根据图5，在交换网络或所属时间交换单元ZEK中有必要通过所属连接存储器CM0至CM3的4个不相同的连接存储器控制字SW0～SW3可以对每一个语音存储器SM0至SM31进行驱动，以便在所属数据输出线DOUT0至DOUT3处获得相应的被交换的数据信道。特别是在一个交换网络中利用多个时间交换单元ZKE的情况下，由此特别经济地实现了交换网络，此时功率损失最小。通过这种方法，实现了迄今还未公知的无障碍的交换网络，其大小目前也是未知的。
上文借助于一个用于交换网络的多端口RAM存储装置对本发明进行了描述。但是，本发明不局限于此，本发明包括所有其它的可用于任何电路的多端口RAM存储装置。同样，第一时分复用系统不局限于5个时隙的帧，并且第二时分复用系统不局限于2304个时隙。其它所有的能基本上实现帧同步的时分复用系统都是可能的。同样，上文借助于一个写端子对本发明进行了描述。然而，可以实现更多的写端子。

Claims (12)

1.多端口RAM存储装置，该装置包括：
用于第一时分复用系统(UR)的且带有地址/控制端子(2)、读端子(3)、和写端子(4)的RAM存储单元(1)；
地址串行并行/转换器(5)，用于将第二时分复用系统(R)中的多个串行地址信号(Adr0…Adr3)转换成第一时分复用系统(UR)中的多个并行地址信号；
选择串行/并行转换器(6)，用于将第二时分复用系统(R)中的多个串行选择信号(Se10…Se13)转换成第一时分复用系统(UR)中的多个并行选择信号；
数据输入串行/并行转换器(7)，用于将第二时分复用系统(R)中的至少一个串行数据输入信号(DIN0)转换成第一时分复用系统(UR)中的至少一个并行数据输入信号；
第一时隙分配单元(8)，用于将第一时分复用系统(UR)的预定时隙(P0…P4)中的并行地址信号选择性地馈送到RAM存储单元(1)的地址/控制端子(2)；
第二时隙分配单元(9)，用于分配在RAM存储单元(1)读端子被读出的第一时分复用系统的预定时隙(P0…P4)中的并行数据输出信号；
并行/串行分配器(10)，用于将第一时分复用系统(UR)的多个并行数据输出信号转换成第二时分复用系统(R)的多个串行数据输出信号(DOUT0…DOUT3)；和
控制单元(11)，用于根据多个并行选择信号控制第一和第二时隙分配单元(8、9)。
2.根据权利要求1的多端口RAM存储装置，其特征在于：功率控制单元(12)，用于根据控制单元(11)控制RAM存储单元(1)的功耗。
3.根据权利要求2的多端口RAM存储装置，其特征在于：功率控制单元(12)通过开/关时钟信号(CLK)对第一时分复用系统(UR)中的各时隙(P1)的RAM存储单元(1)的功耗进行控制。
4.根据权利要求1至3中的一项的多端口RAM存储装置，其特征在于：同步脉冲(SI)将串行/并行转换器(5、6、7)和并行/串行转换器(10)同步化。
5.根据权利要求1至4中的一项的多端口RAM存储装置，其特征在于：控制单元(11)表现为有限状态机。
6.根据权利要求1至5中的一项的多端口RAM存储装置，其特征在于：控制单元(11)对第二时隙分配单元(9)进行如此控制，使得在从RAM存储单元(1)读出并行数据输出信号时的时间延迟(τ)被补偿。
7.根据权利要求1至6中的一项的多端口RAM存储装置，其特征在于：该装置在数字电信交换设备中的交换网络的时间交换单元(ZKE)中表现为语音存储器(SM0…SM31)。
8.根据权利要求1至7中的一项的多端口RAM存储装置，其特征在于：多个串行地址信号(Adr0…Adr3)和多个串行选择信号(Se10…Se13)在交换网络中表现为多个连接存储器(CM0…CM3)的多个控制字信号(SW)。
9.根据权利要求1至8中的一项的多端口RAM存储装置，其特征在于：第一时分复用系统(UR)拥有实现n个端子的数据信道(P0…P4)。
10.根据权利要求9的多端口RAM存储装置，其特征在于：第二时分复用系统(R)拥有m个数据信道，数据输入信号(DIN0)被分配给n个数据信道(P0…P4)中的一个预定的写数据信道(W)。
11.根据权利要求10的多端口RAM存储装置，其特征在于：所述n个数据信道(P0…P4)中的另外n-1个数据信道被分配给n-1个读数据信道(R0、R1、R2、R3)或n-1个地址信号(Adr0…Adr3)和n-1个数据输出信道(D0…D3)或n-1个数据输出信号(DOUT0…DOUT3)。
12.根据权利要求9至11中的一项的多端口RAM存储装置，其特征在于：n＝5和m＝2304。
CNB008172803A 1999-12-17 2000-12-13 多端口ram存储装置 Expired - Fee Related CN1165006C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19961138.6 1999-12-17
DE19961138A DE19961138C2 (de) 1999-12-17 1999-12-17 Multiport-RAM-Speichervorrichtung

Publications (2)

Publication Number Publication Date
CN1411577A true CN1411577A (zh) 2003-04-16
CN1165006C CN1165006C (zh) 2004-09-01

Family

ID=7933189

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB008172803A Expired - Fee Related CN1165006C (zh) 1999-12-17 2000-12-13 多端口ram存储装置

Country Status (4)

Country Link
US (1) US6842436B2 (zh)
CN (1) CN1165006C (zh)
DE (1) DE19961138C2 (zh)
WO (1) WO2001045109A2 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100375498C (zh) * 2003-11-06 2008-03-12 松下电器产业株式会社 信号处理方法及信号处理装置
CN100452240C (zh) * 2004-05-06 2009-01-14 海力士半导体有限公司 具有串行输入/输出接口的多端口存储器装置
CN1783330B (zh) * 2004-10-29 2010-05-05 三洋电机株式会社 存储元件
CN102508802A (zh) * 2011-11-16 2012-06-20 刘大可 基于并行随机存储器的数据写入、读取方法、装置及系统
CN103199977A (zh) * 2012-12-27 2013-07-10 中华电信股份有限公司 同步序列数据传输方法与电路装置
WO2014187138A1 (zh) * 2013-05-24 2014-11-27 中兴通讯股份有限公司 一种解码方法及装置

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1363197B1 (de) 2002-04-23 2008-09-10 Phoenix Contact GmbH & Co. KG System zur Datenübertragung zwischen Mikrocomputereinrichtungen
JP4419868B2 (ja) * 2005-02-25 2010-02-24 ソニー株式会社 情報処理装置および方法、メモリ制御装置および方法、記録媒体、並びにプログラム
US20080080226A1 (en) * 2006-09-25 2008-04-03 Thomas Mikolajick Memory system and method of operating the memory system
US7783826B2 (en) * 2006-09-28 2010-08-24 Qimonda Ag Data bus width converter
KR100870734B1 (ko) 2007-04-18 2008-11-27 삼성전자주식회사 복수의 프로세서에 직렬 인터페이스 모드 및 병렬인터페이스 모드로 통신을 하는 멀티 포트 메모리 장치,이를 구비한 통신 시스템, 및 통신 방법
US8762620B2 (en) 2007-12-27 2014-06-24 Sandisk Enterprise Ip Llc Multiprocessor storage controller
US8365041B2 (en) 2010-03-17 2013-01-29 Sandisk Enterprise Ip Llc MLC self-raid flash data protection scheme
CN102063065B (zh) * 2010-11-26 2012-05-09 无锡市雷华科技有限公司 距离延迟控制电路
US8909982B2 (en) 2011-06-19 2014-12-09 Sandisk Enterprise Ip Llc System and method for detecting copyback programming problems
US8910020B2 (en) 2011-06-19 2014-12-09 Sandisk Enterprise Ip Llc Intelligent bit recovery for flash memory
US9058289B2 (en) 2011-11-07 2015-06-16 Sandisk Enterprise Ip Llc Soft information generation for memory systems
US8954822B2 (en) 2011-11-18 2015-02-10 Sandisk Enterprise Ip Llc Data encoder and decoder using memory-specific parity-check matrix
US9048876B2 (en) 2011-11-18 2015-06-02 Sandisk Enterprise Ip Llc Systems, methods and devices for multi-tiered error correction
US8924815B2 (en) 2011-11-18 2014-12-30 Sandisk Enterprise Ip Llc Systems, methods and devices for decoding codewords having multiple parity segments
EP2871792A4 (en) * 2012-07-09 2015-09-16 Zte Corp METHOD AND DEVICE FOR STORING DATA
US9699263B1 (en) 2012-08-17 2017-07-04 Sandisk Technologies Llc. Automatic read and write acceleration of data accessed by virtual machines
US9501398B2 (en) 2012-12-26 2016-11-22 Sandisk Technologies Llc Persistent storage device with NVRAM for staging writes
US9612948B2 (en) 2012-12-27 2017-04-04 Sandisk Technologies Llc Reads and writes between a contiguous data block and noncontiguous sets of logical address blocks in a persistent storage device
US9239751B1 (en) 2012-12-27 2016-01-19 Sandisk Enterprise Ip Llc Compressing data from multiple reads for error control management in memory systems
US9454420B1 (en) 2012-12-31 2016-09-27 Sandisk Technologies Llc Method and system of reading threshold voltage equalization
US9003264B1 (en) 2012-12-31 2015-04-07 Sandisk Enterprise Ip Llc Systems, methods, and devices for multi-dimensional flash RAID data protection
US9214965B2 (en) 2013-02-20 2015-12-15 Sandisk Enterprise Ip Llc Method and system for improving data integrity in non-volatile storage
US9329928B2 (en) 2013-02-20 2016-05-03 Sandisk Enterprise IP LLC. Bandwidth optimization in a non-volatile memory system
US9870830B1 (en) 2013-03-14 2018-01-16 Sandisk Technologies Llc Optimal multilevel sensing for reading data from a storage medium
US9367246B2 (en) 2013-03-15 2016-06-14 Sandisk Technologies Inc. Performance optimization of data transfer for soft information generation
US9136877B1 (en) 2013-03-15 2015-09-15 Sandisk Enterprise Ip Llc Syndrome layered decoding for LDPC codes
US9009576B1 (en) 2013-03-15 2015-04-14 Sandisk Enterprise Ip Llc Adaptive LLR based on syndrome weight
US9244763B1 (en) 2013-03-15 2016-01-26 Sandisk Enterprise Ip Llc System and method for updating a reading threshold voltage based on symbol transition information
US9236886B1 (en) 2013-03-15 2016-01-12 Sandisk Enterprise Ip Llc Universal and reconfigurable QC-LDPC encoder
US9092350B1 (en) 2013-03-15 2015-07-28 Sandisk Enterprise Ip Llc Detection and handling of unbalanced errors in interleaved codewords
US9170941B2 (en) 2013-04-05 2015-10-27 Sandisk Enterprises IP LLC Data hardening in a storage system
US10049037B2 (en) 2013-04-05 2018-08-14 Sandisk Enterprise Ip Llc Data management in a storage system
US9159437B2 (en) 2013-06-11 2015-10-13 Sandisk Enterprise IP LLC. Device and method for resolving an LM flag issue
US9384126B1 (en) 2013-07-25 2016-07-05 Sandisk Technologies Inc. Methods and systems to avoid false negative results in bloom filters implemented in non-volatile data storage systems
US9524235B1 (en) 2013-07-25 2016-12-20 Sandisk Technologies Llc Local hash value generation in non-volatile data storage systems
US9043517B1 (en) 2013-07-25 2015-05-26 Sandisk Enterprise Ip Llc Multipass programming in buffers implemented in non-volatile data storage systems
US9639463B1 (en) 2013-08-26 2017-05-02 Sandisk Technologies Llc Heuristic aware garbage collection scheme in storage systems
US9361221B1 (en) 2013-08-26 2016-06-07 Sandisk Technologies Inc. Write amplification reduction through reliable writes during garbage collection
US9519577B2 (en) 2013-09-03 2016-12-13 Sandisk Technologies Llc Method and system for migrating data between flash memory devices
US9442670B2 (en) 2013-09-03 2016-09-13 Sandisk Technologies Llc Method and system for rebalancing data stored in flash memory devices
US9158349B2 (en) 2013-10-04 2015-10-13 Sandisk Enterprise Ip Llc System and method for heat dissipation
US9323637B2 (en) 2013-10-07 2016-04-26 Sandisk Enterprise Ip Llc Power sequencing and data hardening architecture
US9298608B2 (en) 2013-10-18 2016-03-29 Sandisk Enterprise Ip Llc Biasing for wear leveling in storage systems
US9442662B2 (en) 2013-10-18 2016-09-13 Sandisk Technologies Llc Device and method for managing die groups
US9436831B2 (en) 2013-10-30 2016-09-06 Sandisk Technologies Llc Secure erase in a memory device
US9263156B2 (en) 2013-11-07 2016-02-16 Sandisk Enterprise Ip Llc System and method for adjusting trip points within a storage device
US9244785B2 (en) 2013-11-13 2016-01-26 Sandisk Enterprise Ip Llc Simulated power failure and data hardening
US9152555B2 (en) 2013-11-15 2015-10-06 Sandisk Enterprise IP LLC. Data management with modular erase in a data storage system
US9703816B2 (en) 2013-11-19 2017-07-11 Sandisk Technologies Llc Method and system for forward reference logging in a persistent datastore
US9520197B2 (en) 2013-11-22 2016-12-13 Sandisk Technologies Llc Adaptive erase of a storage device
US9520162B2 (en) 2013-11-27 2016-12-13 Sandisk Technologies Llc DIMM device controller supervisor
US9280429B2 (en) 2013-11-27 2016-03-08 Sandisk Enterprise Ip Llc Power fail latching based on monitoring multiple power supply voltages in a storage device
US9122636B2 (en) 2013-11-27 2015-09-01 Sandisk Enterprise Ip Llc Hard power fail architecture
US9582058B2 (en) 2013-11-29 2017-02-28 Sandisk Technologies Llc Power inrush management of storage devices
US9250676B2 (en) 2013-11-29 2016-02-02 Sandisk Enterprise Ip Llc Power failure architecture and verification
US9092370B2 (en) 2013-12-03 2015-07-28 Sandisk Enterprise Ip Llc Power failure tolerant cryptographic erase
US9235245B2 (en) 2013-12-04 2016-01-12 Sandisk Enterprise Ip Llc Startup performance and power isolation
US9129665B2 (en) 2013-12-17 2015-09-08 Sandisk Enterprise Ip Llc Dynamic brownout adjustment in a storage device
US9549457B2 (en) 2014-02-12 2017-01-17 Sandisk Technologies Llc System and method for redirecting airflow across an electronic assembly
US9497889B2 (en) 2014-02-27 2016-11-15 Sandisk Technologies Llc Heat dissipation for substrate assemblies
US9703636B2 (en) 2014-03-01 2017-07-11 Sandisk Technologies Llc Firmware reversion trigger and control
US9485851B2 (en) 2014-03-14 2016-11-01 Sandisk Technologies Llc Thermal tube assembly structures
US9348377B2 (en) 2014-03-14 2016-05-24 Sandisk Enterprise Ip Llc Thermal isolation techniques
US9519319B2 (en) 2014-03-14 2016-12-13 Sandisk Technologies Llc Self-supporting thermal tube structure for electronic assemblies
US9454448B2 (en) 2014-03-19 2016-09-27 Sandisk Technologies Llc Fault testing in storage devices
US9448876B2 (en) 2014-03-19 2016-09-20 Sandisk Technologies Llc Fault detection and prediction in storage devices
US9390814B2 (en) 2014-03-19 2016-07-12 Sandisk Technologies Llc Fault detection and prediction for data storage elements
US9626399B2 (en) 2014-03-31 2017-04-18 Sandisk Technologies Llc Conditional updates for reducing frequency of data modification operations
US9626400B2 (en) 2014-03-31 2017-04-18 Sandisk Technologies Llc Compaction of information in tiered data structure
US9390021B2 (en) 2014-03-31 2016-07-12 Sandisk Technologies Llc Efficient cache utilization in a tiered data structure
US9697267B2 (en) 2014-04-03 2017-07-04 Sandisk Technologies Llc Methods and systems for performing efficient snapshots in tiered data structures
US10656842B2 (en) 2014-05-30 2020-05-19 Sandisk Technologies Llc Using history of I/O sizes and I/O sequences to trigger coalesced writes in a non-volatile storage device
US8891303B1 (en) 2014-05-30 2014-11-18 Sandisk Technologies Inc. Method and system for dynamic word line based configuration of a three-dimensional memory device
US10656840B2 (en) 2014-05-30 2020-05-19 Sandisk Technologies Llc Real-time I/O pattern recognition to enhance performance and endurance of a storage device
US9645749B2 (en) 2014-05-30 2017-05-09 Sandisk Technologies Llc Method and system for recharacterizing the storage density of a memory device or a portion thereof
US10162748B2 (en) 2014-05-30 2018-12-25 Sandisk Technologies Llc Prioritizing garbage collection and block allocation based on I/O history for logical address regions
US10372613B2 (en) 2014-05-30 2019-08-06 Sandisk Technologies Llc Using sub-region I/O history to cache repeatedly accessed sub-regions in a non-volatile storage device
US10114557B2 (en) 2014-05-30 2018-10-30 Sandisk Technologies Llc Identification of hot regions to enhance performance and endurance of a non-volatile storage device
US9070481B1 (en) 2014-05-30 2015-06-30 Sandisk Technologies Inc. Internal current measurement for age measurements
US10146448B2 (en) 2014-05-30 2018-12-04 Sandisk Technologies Llc Using history of I/O sequences to trigger cached read ahead in a non-volatile storage device
US9703491B2 (en) 2014-05-30 2017-07-11 Sandisk Technologies Llc Using history of unaligned writes to cache data and avoid read-modify-writes in a non-volatile storage device
US9093160B1 (en) 2014-05-30 2015-07-28 Sandisk Technologies Inc. Methods and systems for staggered memory operations
US9652381B2 (en) 2014-06-19 2017-05-16 Sandisk Technologies Llc Sub-block garbage collection
US9443601B2 (en) 2014-09-08 2016-09-13 Sandisk Technologies Llc Holdup capacitor energy harvesting
CN105373494A (zh) * 2015-12-01 2016-03-02 中国科学院上海技术物理研究所 一种基于fpga的四口ram

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2657878C3 (de) * 1976-12-21 1979-11-08 Standard Elektrik Lorenz Ag, 7000 Stuttgart Schaltungsanordnung für ein Zeitmultiplex-Nachrichtenübertragungssystem zum empfangsseitigen Speichern und kanalweisen Zusammenstellen von in Form von Überrahmen übertragenen Informationen
JPS5763925A (en) * 1980-10-06 1982-04-17 Nec Corp Transmitter for time-division multiplex radio communication
US4387457A (en) * 1981-06-12 1983-06-07 Northern Telecom Limited Digital conference circuit and method
US5475631A (en) * 1989-03-09 1995-12-12 Micron Technology, Inc. Multiport RAM based multiprocessor
JPH0612863A (ja) * 1992-06-26 1994-01-21 Toshiba Corp デュアルポートｄｒａｍ
JP4018159B2 (ja) * 1993-06-28 2007-12-05 株式会社ルネサステクノロジ 半導体集積回路
US5440523A (en) * 1993-08-19 1995-08-08 Multimedia Communications, Inc. Multiple-port shared memory interface and associated method
US5822776A (en) * 1996-03-11 1998-10-13 Mitel Corporation Multiplexed random access memory with time division multiplexing through a single read/write port

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100375498C (zh) * 2003-11-06 2008-03-12 松下电器产业株式会社 信号处理方法及信号处理装置
CN100452240C (zh) * 2004-05-06 2009-01-14 海力士半导体有限公司 具有串行输入/输出接口的多端口存储器装置
CN1783330B (zh) * 2004-10-29 2010-05-05 三洋电机株式会社 存储元件
CN102508802A (zh) * 2011-11-16 2012-06-20 刘大可 基于并行随机存储器的数据写入、读取方法、装置及系统
CN103199977A (zh) * 2012-12-27 2013-07-10 中华电信股份有限公司 同步序列数据传输方法与电路装置
WO2014187138A1 (zh) * 2013-05-24 2014-11-27 中兴通讯股份有限公司 一种解码方法及装置

Also Published As

Publication number Publication date
US6842436B2 (en) 2005-01-11
WO2001045109A2 (de) 2001-06-21
US20020184447A1 (en) 2002-12-05
DE19961138A1 (de) 2001-08-02
WO2001045109A3 (de) 2001-12-27
CN1165006C (zh) 2004-09-01
DE19961138C2 (de) 2001-11-22

Similar Documents

Publication Publication Date Title
CN1165006C (zh) 多端口ram存储装置
US5123012A (en) Time division switching apparatus
GB2110507A (en) Time division switching matrix
JPS6410159B2 (zh)
CA2445001A1 (en) Architectures for a single-stage grooming switch
EP0126484B1 (en) Time switch in a time division switching network
CA2049478C (en) Atm switch circuit configuration system
CA2100729C (en) Serial bit rate converter embedded in a switching matrix
JPH05153641A (ja) 空間／時間スイツチング装置
US6680939B1 (en) Expandable router
CN102521180B (zh) 一种多通道实时直读存储器结构
US4500986A (en) Asymmetrical time division matrix apparatus
US5754544A (en) Switching network for the pick-up and forwarding of data streams
US5299187A (en) Time-multiplexed highway line designating system
RU2176131C2 (ru) Устройство коммутации с временным разделением для электронной системы обмена данными
KR100366789B1 (ko) 교환시스템의 피씨엠 데이터 다중화 장치
KR100298341B1 (ko) 64x64비트스위치회로
KR0157382B1 (ko) 에이티엠 교환기의 스위칭 시스템 및 그의 용량확장방법
JPH02280439A (ja) 先き入れ先だしメモリを用いた時分割方式よりパケット方式へのデータ変換回路
JP3476664B2 (ja) Ａｔｍスイッチ
GB2359709A (en) Data processing system with a dynamically adjustable channel framework
JP3357581B2 (ja) 信号多重化装置
KR960016386B1 (ko) 교환시스템간 접속장치
CN1841975A (zh) 一种时分复用交换系统中的资源交换装置
JPH0410898A (ja) クロスコネクト装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NOKIA SIEMENS COMMUNICATION CO., LTD.

Free format text: FORMER OWNER: SIEMENS AG

Effective date: 20080509

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20080509

Address after: Munich, Germany

Patentee after: Nokia Siemens Networks GmbH

Address before: Munich, Germany

Patentee before: Siemens AG

C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee