CN102508802A - 基于并行随机存储器的数据写入、读取方法、装置及系统 - Google Patents

Abstract

本发明提供一种基于并行随机存储器的数据写入、读取方法、装置及系统，所述数据写入方法包括：获取写入数据、写入数据的地址及写入数据对应的并行写入地址；将写入数据的地址置换为写入数据对应的并行写入地址；根据写入数据对应的并行写入地址，将写入数据于并行随机存储器中进行写入。所述数据读取方法包括：获取并行随机存储器的并行读取地址和并行读取地址对应的读出数据地址；根据并行读取地址，从并行随机存储器中获取读出数据；将读出数据的并行读取地址置换为并行读取地址对应的读出数据地址后进行读取。本发明提供一种灵活的存储子系统存取设计方案以对各种存取方式提供无冲突的并行数据访问，并提高数据存取效率以节省数据存取时间。

Description

基于并行随机存储器的数据写入、读取方法、装置及系统

技术领域

本发明涉及集成电路技术领域，尤其涉及一种基于并行随机存储器的数据写入、读取方法、装置及系统。

背景技术

嵌入式系统对数字信号处理器的运算能力的要求不断提高。针对嵌入式数字信号处理应用开发的数字信号处理器采用几种类型的并行结构。超长指令字(VLIW，Very LongInstruction Word)结构的处理器使用指令级并行，使用并行的硬件资源来同时执行多条指令以提高运算效率。单指令多数据(SIMD，Single Instruction Multiple Data)结构的处理器使用数据级并行，其使用一条指令对多路数据进行相同的运算操作来提高运算速度。这两种并行结构都需要对数据进行并行存取。尤其是SIMD结构的处理器，数据的并行存取对计算的性能有很大的影响。

数字信号处理器存储子系统设计通常采用一个宽字长的随机存储器或者多个并行随机存储器来提供并行数据。前者只能提供和宽存储单元对齐的长数据的存取，多路数据并行存取的自由度很低。采用并行的多路随机存储器可提供更灵活的数据存取，并行数据可从任意存储位置开始。

数字信号处理算法对并行数据存取的要求远大于以上两种存储子系统能够提供的存取方式。例如矩阵算法要求对矩阵的行和列上的多个数据进行并行存取以进行SIMD运算。一些图形算法要求对相隔的像素或者颜色分量进行提取然后进行并行运算。这样上述的简单的存储子系统设计难以达到要求。

并行数字信号处理器的存储子系统设计对提高处理器的处理能力起到关键作用。对于各种复杂的数字信号处理算法，最好有一种灵活的存储子系统设计可以对各种存取方式提供无冲突的并行数据访问。

发明内容

本发明实施例提供一种基于并行随机存储器的数据写入、读取方法、装置及系统，以对数字信号处理器中各种复杂的数字信号处理算法，提供一种灵活的存储子系统存取设计方案以对各种存取方式提供无冲突的并行数据访问。

一方面，本发明实施例提供了一种基于并行随机存储器的数据写入方法，所述基于并行随机存储器的数据写入方法包括：

获取写入数据、所述写入数据的地址及所述写入数据对应的并行写入地址；

将所述写入数据的地址置换为所述写入数据对应的并行写入地址；

根据所述写入数据对应的并行写入地址，将所述写入数据于并行随机存储器中进行写入。

可选的，在本发明一实施例中，所述获取写入数据、所述写入数据的地址及所述写入数据对应的并行写入地址，可以包括：当为处理器对所述并行随机存储器进行数据写入时，获取来自所述处理器的写入数据和所述写入数据的地址的同时，获取来自所述处理器的所述写入数据对应的并行写入地址。

可选的，在本发明一实施例中，所述获取写入数据、所述写入数据的地址及所述写入数据对应的并行写入地址，可以包括：当为处理器外部设备通过直接内存存取DMA对所述并行随机存储器进行数据写入时，首先通过所述DMA提供来自所述处理器外部设备的写入数据和所述写入数据的地址，然后利用可重构的地址序列生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址。

可选的，在本发明一实施例中，所述利用可重构的地址序列生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址，包括：利用所述并行随机存储器本地的顺序地址生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址。

可选的，在本发明一实施例中，所述顺序地址生成器至少包括如下之一：串行地址生成器、非连续的一维地址生成器、非连续的二维地址生成器。

可选的，在本发明一实施例中，所述利用可重构的地址序列生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址，包括：利用所述并行随机存储器本地的基于查找表的地址生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址。

可选的，在本发明一实施例中，所述写入数据对应的并行写入地址中包括写入选择标记位；所述根据所述写入数据对应的并行写入地址，将所述写入数据于并行随机存储器中进行写入，包括：根据所述写入数据对应的并行写入地址，利用其中的所述写入选择标记位，将所述写入数据于并行随机存储器中进行选择性写入。

另一方面，本发明实施例提供了一种基于并行随机存储器的数据读取方法，所述基于并行随机存储器的数据读取方法包括：

获取并行随机存储器的并行读取地址和所述并行读取地址对应的读出数据地址；

根据所述并行读取地址，从所述并行随机存储器中获取读出数据；

将所述读出数据的并行读取地址置换为所述并行读取地址对应的读出数据地址后进行读取。

可选的，在本发明一实施例中，所述获取并行随机存储器的并行读取地址和所述并行读取地址对应的读出数据地址，可以包括：当为处理器对所述并行随机存储器进行数据读取时，获取来自所述处理器的读出数据的并行读取地址的同时，获取来自所述处理器的所述并行读取地址对应的读出数据地址。

可选的，在本发明一实施例中，所述获取并行随机存储器的并行读取地址和所述并行读取地址对应的读出数据地址，可以包括：当为处理器外部设备通过直接内存存取DMA对所述并行随机存储器进行数据读取时，首先通过所述DMA提供来自所述处理器外部设备的读出数据地址，然后利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址。

可选的，在本发明一实施例中，所述利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址，可以包括：利用所述并行随机存储器本地的顺序地址生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址。

可选的，在本发明一实施例中，所述顺序地址生成器至少可以包括如下之一：串行地址生成器、非连续的一维地址生成器、非连续的二维地址生成器。

可选的，在本发明一实施例中，所述利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址，可以包括：利用所述并行随机存储器本地的基于查找表的地址生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址。

可选的，在本发明一实施例中，所述并行读取地址包括所述并行随机存储器中的一个或多个相同存储块的地址。

又一方面，本发明实施例提供了一种基于并行随机存储器的数据写入装置，所述基于并行随机存储器的数据写入装置包括：

第一获取单元，用于获取写入数据、所述写入数据的地址及所述写入数据对应的并行写入地址；

第一地址置换单元，用于将所述写入数据的地址置换为所述写入数据对应的并行写入地址；

写入单元，用于根据所述写入数据对应的并行写入地址，将所述写入数据于并行随机存储器中进行写入。

可选的，在本发明一实施例中，所述第一获取单元，进一步用于当为处理器对所述并行随机存储器进行数据写入时，获取来自所述处理器的写入数据和所述写入数据的地址的同时，获取来自所述处理器的所述写入数据对应的并行写入地址。

可选的，在本发明一实施例中，所述第一获取单元，进一步用于当为处理器外部设备通过直接内存存取DMA对所述并行随机存储器进行数据写入时，首先通过所述DMA提供来自所述处理器外部设备的写入数据和所述写入数据的地址，然后利用可重构的地址序列生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址。

可选的，在本发明一实施例中，所述第一获取单元，进一步具体用于利用可重构的地址序列生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址，包括：利用所述并行随机存储器本地的顺序地址生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址。

可选的，在本发明一实施例中，所述顺序地址生成器至少包括如下之一：串行地址生成器、非连续的一维地址生成器、非连续的二维地址生成器。

可选的，在本发明一实施例中，所述第一获取单元，进一步具体用于利用可重构的地址序列生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址，包括：利用所述并行随机存储器本地的基于查找表的地址生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址。

可选的，在本发明一实施例中，所述写入数据对应的并行写入地址中包括写入选择标记位；所述写入单元，进一步用于根据所述写入数据对应的并行写入地址，利用其中的所述写入选择标记位，将所述写入数据于并行随机存储器中进行选择性写入。

又一方面，本发明实施例提供了一种基于并行随机存储器的数据读取装置，所述基于并行随机存储器的数据读取装置包括：

第二获取单元，用于获取并行随机存储器的并行读取地址和所述并行读取地址对应的读出数据地址；

读出单元，用于根据所述并行读取地址，从所述并行随机存储器中获取读出数据；

第二地址置换单元，用于将所述读出数据的并行读取地址置换为所述并行读取地址对应的读出数据地址后以进行读取。

可选的，在本发明一实施例中，所述第二获取单元，进一步用于当为处理器对所述并行随机存储器进行数据读取时，获取来自所述处理器的读出数据的并行读取地址的同时，获取来自所述处理器的所述并行读取地址对应的读出数据地址。

可选的，在本发明一实施例中，所述第二获取单元，进一步用于当为处理器外部设备通过直接内存存取DMA对所述并行随机存储器进行数据读取时，首先通过所述DMA提供来自所述处理器外部设备的读出数据地址，然后利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址。

可选的，在本发明一实施例中，所述第二获取单元，进一步具体用于利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址，包括：利用所述并行随机存储器本地的顺序地址生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址。

可选的，在本发明一实施例中，所述顺序地址生成器至少包括如下之一：串行地址生成器、非连续的一维地址生成器、非连续的二维地址生成器。

可选的，在本发明一实施例中，所述第二获取单元，进一步具体用于利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址，包括：利用所述并行随机存储器本地的基于查找表的地址生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址。

可选的，在本发明一实施例中，所述并行读取地址包括所述并行随机存储器中的一个或多个相同存储块的地址。

又一方面，本发明实施例提供了一种存储子系统，所述存储子系统应用于并行数字信号处理器，所述存储子系统包括并行随机存储器及上述基于并行随机存储器的数据写入装置。

又一方面，本发明实施例提供了一种存储子系统，所述存储子系统应用于并行数字信号处理器，所述存储子系统包括并行随机存储器及上述基于并行随机存储器的数据读取装置。

再一方面，本发明实施例提供了一种存储子系统，所述存储子系统应用于并行数字信号处理器，所述存储子系统包括并行随机存储器、上述基于并行随机存储器的数据写入装置和上述基于并行随机存储器的数据读取装置。

上述技术方案具有如下有益效果：因为采用将写入数据或读出数据采用串行地址与并行地址置换的技术手段，所以可以对数字信号处理器中各种复杂的数字信号处理算法，提供一种灵活的存储子系统存取设计方案以对各种存取方式提供无冲突的并行数据访问，并提高数据存取效率以节省数字信号处理器的数据存取时间。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例一种基于并行随机存储器的数据写入方法流程图；

图2为本发明应用实例串行地址生成器工作示意图；

图3为本发明应用实例非连续的一维地址生成器工作示意图；

图4为本发明应用实例非连续的二维地址生成器工作示意图；

图5为本发明应用实例基于查找表的地址生成器工作示意图；

图6为本发明应用实例另一种基于查找表的地址生成器工作示意图；

图7为本发明应用实例基于并行随机存储器的处理器数据写入方法示意图；

图8为本发明应用实例基于并行随机存储器的DMA数据写入方法示意图；

图9为本发明应用实例基于并行随机存储器的处理器数据进行选择性写入方法示意图；

图10本发明实施例一种基于并行随机存储器的数据读取方法流程图；

图11为本发明应用实例基于并行随机存储器的处理器进行数据读取方法示意图；

图12为本发明应用实例基于并行随机存储器的DMA进行数据读取方法示意图；

图13为本发明另一种应用实例基于并行随机存储器的处理器进行数据读取方法示意图；

图14为本发明实施例一种基于并行随机存储器的数据写入装置结构示意图；

图15为本发明实施例一种基于并行随机存储器的数据读取装置结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，为本发明实施例一种基于并行随机存储器的数据写入方法流程图，所述基于并行随机存储器的数据写入方法包括：

101、获取写入数据、所述写入数据的地址及所述写入数据对应的并行写入地址。

可选的，在本发明一实施例中，上述步骤101可以包括：

当为处理器对所述并行随机存储器进行数据写入时，获取来自所述处理器的写入数据和所述写入数据的地址的同时，获取来自所述处理器的所述写入数据对应的并行写入地址。

当为处理器外部设备通过直接内存存取DMA对所述并行随机存储器进行数据写入时，首先通过所述DMA提供来自所述处理器外部设备的写入数据和所述写入数据的地址，然后利用可重构的地址序列生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址。

所述利用可重构的地址序列生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址，可以包括：利用所述并行随机存储器本地的顺序地址生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址。所述顺序地址生成器至少包括如下之一：串行地址生成器、非连续的一维地址生成器、非连续的二维地址生成器。可以参考图2-图4所示：如图2所示，为本发明应用实例串行地址生成器工作示意图，外部的处理器在DMA的配置寄存器中配置该地址生成器的起始地址，随后其地址产生逻辑在输入的使能信号的激发下，将产生串行连续地址的输出地址串。如图3所示，为本发明应用实例非连续的一维地址生成器工作示意图，外部的处理器在DMA的配置寄存器中配置该地址生成器的起始地址和地址间隔，随后其地址产生逻辑在输入的使能信号的激发下，将产生非连续的一维串行地址的输出地址串。如图4所示，为本发明应用实例非连续的二维地址生成器工作示意图，外部的处理器在DMA的配置寄存器中配置该地址生成器的起始地址、行间隔以及列间隔，随后其地址产生逻辑在输入的使能信号的激发下，将产生非连续的二维串行地址的输出地址串。

所述利用可重构的地址序列生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址，还可以包括：利用所述并行随机存储器本地的基于查找表的地址生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址。可以参考图5-图6所示：如图5所示，为本发明应用实例基于查找表的地址生成器工作示意图，外部的处理器在DMA的配置寄存器中配置该地址生成器的查找表起始地址、查找表地址间隔，随后其地址产生逻辑在输入的使能信号的激发下，将产生基于查找表的输出地址串。需要说明的是，上述顺序地址生成器和基于查找表的地址生成器还可以结合使用，如图6所示，为本发明应用实例另一种基于查找表的地址生成器工作示意图，外部的处理器在DMA的配置寄存器中配置该地址生成器的起始地址、地址间隔、查找表起始地址、查找表地址间隔，随后其地址产生逻辑在输入的使能信号的激发下，将产生另一种基于查找表的输出地址串。

102、将所述写入数据的地址置换为所述写入数据对应的并行写入地址。

103、根据所述写入数据对应的并行写入地址，将所述写入数据于并行随机存储器中进行写入。

如图7所示，为本发明应用实例基于并行随机存储器的处理器数据写入方法示意图，首先，获取写入数据(D0、D1、D2、D3)、所述写入数据的地址(D0的地址01、D1的地址02、D2的地址03、D3的地址04)及所述写入数据对应的并行写入地址(D0的地址01对应地址A7、D1的地址02对应地址A5、D2的地址03对应地址A0、D3的地址04对应地址A10)；其次，将所述写入数据的地址置换为所述写入数据对应的并行写入地址(D0的地址01置换为地址A7、D1的地址02置换为地址A5、D2的地址03置换为地址A0、D3的地址04置换为地址A10)，根据所述写入数据对应的并行写入地址，将所述写入数据于并行随机存储器中进行写入(数据D0被写入到地址A7，其位于第4块存储器的第2个内存单元；最后，数据D1被写入到地址A5，其位于第2块存储器的第2个内存单元；数据D2被写入到地址A0，其位于第1块存储器的第1个内存单元；数据D3被写入到地址A10，其位于第3块存储器的第3个内存单元)。需要说明的是，以上应用实例以4个数据或者4个并行的随机存储器为例进行说明，但本发明应用实例写入数据或并行的随机存储器的个数并不以此数为限，其他个数的写入数据或并行的随机存储器只要应用本发明上述方案，也在本发明的保护范围之内。

如图8所示，为本发明应用实例基于并行随机存储器的DMA数据写入方法示意图，先获得写入数据，然后并行写入地址由地址产生器生成，其他与上述方法类似，在此不再赘述。

可选的，在本发明一实施例中，所述写入数据对应的并行写入地址中包括写入选择标记位；所述步骤103中的根据所述写入数据对应的并行写入地址，将所述写入数据于并行随机存储器中进行写入，可以包括：根据所述写入数据对应的并行写入地址，利用其中的所述写入选择标记位，将所述写入数据于并行随机存储器中进行选择性写入。

如图9所示，为本发明应用实例基于并行随机存储器的处理器数据进行选择性写入方法示意图，并行写入操作的时候，数据可以通过写入选择标记位(1表示有效，0表示无效)选择写入，未通过写入选择标记位选中的数值其地址位为无效，其对应数据将被忽略而不写入到并行存储器中，如图8中数据D1和D3的写入被屏蔽，只有数据D1和D3被选择写入。并行写入地址通过SIMD处理器编译器保证有效的地址间没有存储器冲突，即不会写入到同一个随机存储器中。需要说明的是，以上应用实例以4个数据或者4个并行的随机存储器为例进行说明，但本发明应用实例写入数据或并行的随机存储器的个数并不以此数为限，其他个数的写入数据或并行的随机存储器只要应用本发明上述方案，也在本发明的保护范围之内。

上述基于并行随机存储器的数据写入方法技术方案因为采用获取写入数据、写入数据的地址及写入数据对应的并行写入地址；将写入数据的地址置换为写入数据对应的并行写入地址；根据写入数据对应的并行写入地址，将写入数据于并行随机存储器中进行写入的技术手段，所以可以对数字信号处理器中各种复杂的数字信号处理算法，提供一种灵活的存储子系统存取设计方案以对各种存取方式提供无冲突的并行数据访问，并提高数字信号处理器的数据存取效率以节省数字信号处理器的数据存取时间。

如图10所示，本发明实施例一种基于并行随机存储器的数据读取方法流程图，所述基于并行随机存储器的数据读取方法包括：

1001、获取并行随机存储器的并行读取地址和所述并行读取地址对应的读出数据地址。

可选的，在本发明一实施例中，所述获取并行随机存储器的并行读取地址和所述并行读取地址对应的读出数据地址，可以包括：

当为处理器对所述并行随机存储器进行数据读取时，获取来自所述处理器的读出数据的并行读取地址的同时，获取来自所述处理器的所述并行读取地址对应的读出数据地址。

当为处理器外部设备通过直接内存存取DMA对所述并行随机存储器进行数据读取时，首先通过所述DMA提供来自所述处理器外部设备的读出数据地址，然后利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址。可选的，在本发明一实施例中，所述利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址，可以包括：利用所述并行随机存储器本地的顺序地址生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址。所述顺序地址生成器至少可以包括如下之一：串行地址生成器、非连续的一维地址生成器、非连续的二维地址生成器。具体可以参考上述图2-图4所述，以下不再赘述。

可选的，在本发明一实施例中，所述利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址，可以包括：利用所述并行随机存储器本地的基于查找表的地址生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址。具体可以参考上述图5-图6所述，以下不再赘述。

1002、根据所述并行读取地址，从所述并行随机存储器中获取读出数据。

1003、将所述读出数据的并行读取地址置换为所述并行读取地址对应的读出数据地址后进行读取。

如图11所示，为本发明应用实例基于并行随机存储器的处理器进行数据读取方法示意图，首先，获取并行随机存储器的并行读取地址(地址A10、地址A0、地址A5、地址A7)和所述并行读取地址对应的读出数据地址(地址A10对应地址01、地址A0对应地址02、地址A5对应地址03、地址A7对应地址04)；其次，根据所述并行读取地址，从所述并行随机存储器中获取读出数据(第一个数为位于地址A10的D3，第二个数为位于地址A0的D2，第三个数为位于地址A5的D1，第四个数为位于地址A7的D0)；最后，将所述读出数据的并行读取地址置换为所述并行读取地址对应的读出数据地址(D3的地址A10置换为地址01、D2的地址A0置换为地址02、D1的地址A5置换为地址03、D0的地址A7置换为地址04)后进行读取。需要说明的是，以上应用实例以4个数据或者4个并行的随机存储器为例进行说明，但本发明应用实例写入数据或并行的随机存储器的个数并不以此数为限，其他个数的写入数据或并行的随机存储器只要应用本发明上述方案，也在本发明的保护范围之内。

如图12所示，为本发明应用实例基于并行随机存储器的DMA进行数据读取方法示意图，首先通过所述DMA获取来自所述处理器外部设备的读出数据地址，然后利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址，其他与上述方法类似，在此不再赘述。

可选的，在本发明一实施例中，所述并行读取地址包括所述并行随机存储器中的一个或多个相同存储块的地址。如图13所示，为本发明另一种应用实例基于并行随机存储器的处理器进行数据读取方法示意图，其中三个输出访问同一个存储器的相同数据D1。

上述基于并行随机存储器的数据读取方法技术方案因为采用获取并行随机存储器的并行读取地址和所述并行读取地址对应的读出数据地址；根据所述并行读取地址，从所述并行随机存储器中获取读出数据；将所述读出数据的并行读取地址置换为所述并行读取地址对应的读出数据地址后进行读取的技术手段，所以可以对数字信号处理器中各种复杂的数字信号处理算法，提供一种灵活的存储子系统存取设计方案以对各种存取方式提供无冲突的并行数据访问，并提高数据存取效率以节省数字信号处理器的数据存取时间。

对应于上述方法实施例，如图14所示，为本发明实施例一种基于并行随机存储器的数据写入装置结构示意图，所述基于并行随机存储器的数据写入装置包括：

第一获取单元1401，用于获取写入数据、所述写入数据的地址及所述写入数据对应的并行写入地址；

第一地址置换单元1402，用于将所述写入数据的地址置换为所述写入数据对应的并行写入地址；

写入单元1403，用于根据所述写入数据对应的并行写入地址，将所述写入数据于并行随机存储器中进行写入。

可选的，在本发明一实施例中，所述第一获取单元1401，进一步用于当为处理器对所述并行随机存储器进行数据写入时，获取来自所述处理器的写入数据和所述写入数据的地址的同时，获取来自所述处理器的所述写入数据对应的并行写入地址。

可选的，在本发明一实施例中，所述第一获取单元1401，进一步用于当为处理器外部设备通过直接内存存取DMA对所述并行随机存储器进行数据写入时，首先通过所述DMA提供来自所述处理器外部设备的写入数据和所述写入数据的地址，然后利用可重构的地址序列生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址。

可选的，在本发明一实施例中，所述第一获取单元1401，进一步具体用于利用可重构的地址序列生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址，包括：利用所述并行随机存储器本地的顺序地址生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址。

可选的，在本发明一实施例中，所述顺序地址生成器至少包括如下之一：串行地址生成器、非连续的一维地址生成器、非连续的二维地址生成器。

可选的，在本发明一实施例中，所述第一获取单元1401，进一步具体用于利用可重构的地址序列生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址，包括：利用所述并行随机存储器本地的基于查找表的地址生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址。

可选的，在本发明一实施例中，所述写入数据对应的并行写入地址中包括写入选择标记位；所述写入单元1403，进一步用于根据所述写入数据对应的并行写入地址，利用其中的所述写入选择标记位，将所述写入数据于并行随机存储器中进行选择性写入。

上述技术方案可以对数字信号处理器中各种复杂的数字信号处理算法，提供一种灵活的存储子系统存取设计方案以对各种存取方式提供无冲突的并行数据访问，并提高数据存取效率以节省数字信号处理器的数据存取时间。

对应于上述方法实施例，如图15所示，为本发明实施例本发明实施例提供了一种基于并行随机存储器的数据读取装置结构示意图，所述基于并行随机存储器的数据读取装置包括：

第二获取单元1501，用于获取并行随机存储器的并行读取地址和所述并行读取地址对应的读出数据地址；

读出单元1502，用于根据所述并行读取地址，从所述并行随机存储器中获取读出数据；

第二地址置换单元1503，用于将所述读出数据的并行读取地址置换为所述并行读取地址对应的读出数据地址后以进行读取。

可选的，在本发明一实施例中，所述第二获取单元1501，进一步用于当为处理器对所述并行随机存储器进行数据读取时，获取来自所述处理器的读出数据的并行读取地址的同时，获取来自所述处理器的所述并行读取地址对应的读出数据地址。

可选的，在本发明一实施例中，所述第二获取单元1501，进一步用于当为处理器外部设备通过直接内存存取DMA对所述并行随机存储器进行数据读取时，首先通过所述DMA提供来自所述处理器外部设备的读出数据地址，然后利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址。

可选的，在本发明一实施例中，所述第二获取单元1501，进一步具体用于利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址，包括：利用所述并行随机存储器本地的顺序地址生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址。

可选的，在本发明一实施例中，所述顺序地址生成器至少包括如下之一：串行地址生成器、非连续的一维地址生成器、非连续的二维地址生成器。

可选的，在本发明一实施例中，所述第二获取单元1501，进一步具体用于利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址，包括：利用所述并行随机存储器本地的基于查找表的地址生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址。

可选的，在本发明一实施例中，所述并行读取地址包括所述并行随机存储器中的一个或多个相同存储块的地址。

上述技术方案可以对数字信号处理器中各种复杂的数字信号处理算法，提供一种灵活的存储子系统存取设计方案以对各种存取方式提供无冲突的并行数据访问，并提高数据存取效率以节省数字信号处理器的数据存取时间。

另外，本发明实施例还提供一种存储子系统，所述存储子系统应用于并行数字信号处理器，所述存储子系统包括并行随机存储器及上述基于并行随机存储器的数据写入装置。

另外，本发明实施例还提供一种存储子系统，所述存储子系统应用于并行数字信号处理器，所述存储子系统包括并行随机存储器及上述基于并行随机存储器的数据读取装置。

另外，本发明实施例还提供了一种存储子系统，所述存储子系统应用于并行数字信号处理器，所述存储子系统包括并行随机存储器、上述基于并行随机存储器的数据写入装置和上述基于并行随机存储器的数据读取装置。

需要说明的是，本发明实施例上述基于并行随机存储器的数据写入装置和/或基于并行随机存储器的数据读取装置可以单独设置于并行随机存储器外，也可以与并行随机存储器设置在同一个硬件单元之中，本发明实施例并不以此为限。

基于并行随机存储器的数据写入装置是一个N路或一路输入、N路输出的多路选择器，每个输出可选择N个输入的任一个，N路输入用于运算结果的存储，一路输入用于DMA的数据引入。N路输出连至并行随机存储器的N路输入。

并行随机存储器是由N块随机存储器构成的并行存储单元。该并行存储单元包含N路输入和N路输出。输入可以由基于并行随机存储器的数据写入装置提供，输出连接至基于并行随机存储器的数据读取装置。

基于并行随机存储器的数据读取装置是由N路输入，N路或一路输出的多路选择器。每个输出可选择N个输入的任一个。N路输出用于输入数据的读取，一路输出用于向DMA的数据输出。N路输入由硬件并行随机存储器提供。

本发明公开了一种可重构和可编程的支持并行无冲突数据存取的存储子系统设计。该存储子系统采用并行随机存储器作为存储单元。通过基于并行随机存储器的数据写入装置和基于并行随机存储器的数据读取装置来控制数据在存储器中和在并行传输中的位置，来达到并行无冲突的数据访问。基于并行随机存储器的数据写入装置和基于并行随机存储器的数据读取装置均为可重构和可编程的硬件模块，二者都提供面向处理器的并行数据访问和外部存储器控制器的数据流访问。

本发明实施例上述技术方案因为采用将写入数据或读出数据采用串行地址与并行地址置换的技术手段，所以可以对数字信号处理器中各种复杂的数字信号处理算法，提供一种灵活的存储子系统存取设计方案以对各种存取方式提供无冲突的并行数据访问，并提高数据存取效率以节省数字信号处理器的数据存取时间。

本领域技术人员还可以了解到本发明实施例列出的各种说明性逻辑块(illustrativelogical block)，单元，和步骤可以通过电子硬件、电脑软件，或两者的结合进行实现。为清楚展示硬件和软件的可替换性(interchangeability)，上述的各种说明性部件(illustrativecomponents)，单元和步骤已经通用地描述了它们的功能。这样的功能是通过硬件还是软件来实现取决于特定的应用和整个系统的设计要求。本领域技术人员可以对于每种特定的应用，可以使用各种方法实现所述的功能，但这种实现不应被理解为超出本发明实施例保护的范围。

本发明实施例中所描述的各种说明性的逻辑块，或单元都可以通过通用处理器，数字信号处理器，专用集成电路(ASIC)，现场可编程门阵列(FPGA)或其它可编程逻辑装置，离散门或晶体管逻辑，离散硬件部件，或上述任何组合的设计来实现或操作所描述的功能。通用处理器可以为微处理器，可选地，该通用处理器也可以为任何传统的处理器、控制器、微控制器或状态机。处理器也可以通过计算装置的组合来实现，例如数字信号处理器和微处理器，多个微处理器，一个或多个微处理器联合一个数字信号处理器核，或任何其它类似的配置来实现。

本发明实施例中所描述的方法或算法的步骤可以直接嵌入硬件、处理器执行的软件模块、或者这两者的结合。软件模块可以存储于RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动磁盘、CD-ROM或本领域中其它任意形式的存储媒介中。示例性地，存储媒介可以与处理器连接，以使得处理器可以从存储媒介中读取信息，并可以向存储媒介存写信息。可选地，存储媒介还可以集成到处理器中。处理器和存储媒介可以设置于ASIC中，ASIC可以设置于用户终端中。可选地，处理器和存储媒介也可以设置于用户终端中的不同的部件中。

在一个或多个示例性的设计中，本发明实施例所描述的上述功能可以在硬件、软件、固件或这三者的任意组合来实现。如果在软件中实现，这些功能可以存储与电脑可读的媒介上，或以一个或多个指令或代码形式传输于电脑可读的媒介上。电脑可读媒介包括电脑存储媒介和便于使得让电脑程序从一个地方转移到其它地方的通信媒介。存储媒介可以是任何通用或特殊电脑可以接入访问的可用媒体。例如，这样的电脑可读媒体可以包括但不限于RAM、ROM、EEPROM、CD-ROM或其它光盘存储、磁盘存储或其它磁性存储装置，或其它任何可以用于承载或存储以指令或数据结构和其它可被通用或特殊电脑、或通用或特殊处理器读取形式的程序代码的媒介。此外，任何连接都可以被适当地定义为电脑可读媒介，例如，如果软件是从一个网站站点、服务器或其它远程资源通过一个同轴电缆、光纤电脑、双绞线、数字用户线(DSL)或以例如红外、无线和微波等无线方式传输的也被包含在所定义的电脑可读媒介中。所述的碟片(disk)和磁盘(disc)包括压缩磁盘、镭射盘、光盘、DVD、软盘和蓝光光盘，磁盘通常以磁性复制数据，而碟片通常以激光进行光学复制数据。上述的组合也可以包含在电脑可读媒介中。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (27)

1.一种基于并行随机存储器的数据写入方法，其特征在于，所述基于并行随机存储器的数据写入方法包括：

获取写入数据、所述写入数据的地址及所述写入数据对应的并行写入地址；

将所述写入数据的地址置换为所述写入数据对应的并行写入地址；

根据所述写入数据对应的并行写入地址，将所述写入数据于并行随机存储器中进行写入。

2.如权利要求1所述基于并行随机存储器的数据写入方法，其特征在于，所述获取写入数据、所述写入数据的地址及所述写入数据对应的并行写入地址，包括：

当为处理器对所述并行随机存储器进行数据写入时，获取来自所述处理器的写入数据和所述写入数据的地址的同时，获取来自所述处理器的所述写入数据对应的并行写入地址。

3.如权利要求1所述基于并行随机存储器的数据写入方法，其特征在于，所述获取写入数据、所述写入数据的地址及所述写入数据对应的并行写入地址，包括：

当为处理器外部设备通过直接内存存取DMA对所述并行随机存储器进行数据写入时，首先通过所述DMA提供来自所述处理器外部设备的写入数据和所述写入数据的地址，然后利用可重构的地址序列生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址。

4.如权利要求3所述基于并行随机存储器的数据写入方法，其特征在于，所述利用可重构的地址序列生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址，包括：

利用所述并行随机存储器本地的顺序地址生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址；所述顺序地址生成器至少包括如下之一：串行地址生成器、非连续的一维地址生成器、非连续的二维地址生成器。

5.如权利要求3所述基于并行随机存储器的数据写入方法，其特征在于，所述利用可重构的地址序列生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址，包括：

利用所述并行随机存储器本地的基于查找表的地址生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址。

6.如权利要求1所述基于并行随机存储器的数据写入方法，其特征在于，所述写入数据对应的并行写入地址中包括写入选择标记位；

所述根据所述写入数据对应的并行写入地址，将所述写入数据于并行随机存储器中进行写入，包括：根据所述写入数据对应的并行写入地址，利用其中的所述写入选择标记位，将所述写入数据于并行随机存储器中进行选择性写入。

7.一种基于并行随机存储器的数据读取方法，其特征在于，所述基于并行随机存储器的数据读取方法包括：

获取并行随机存储器的并行读取地址和所述并行读取地址对应的读出数据地址；

根据所述并行读取地址，从所述并行随机存储器中获取读出数据；

将所述读出数据的并行读取地址置换为所述并行读取地址对应的读出数据地址后进行读取。

8.如权利要求7所述基于并行随机存储器的数据读取方法，其特征在于，所述获取并行随机存储器的并行读取地址和所述并行读取地址对应的读出数据地址，包括：

当为处理器对所述并行随机存储器进行数据读取时，获取来自所述处理器的读出数据的并行读取地址的同时，根据来自所述处理器的所述并行读取地址产生并获取来自所述处理器的所述并行读取地址对应的读出数据地址。

9.如权利要求7所述基于并行随机存储器的数据读取方法，其特征在于，所述获取并行随机存储器的并行读取地址和所述并行读取地址对应的读出数据地址，包括：

当为处理器外部设备通过直接内存存取DMA对所述并行随机存储器进行数据读取时，首先通过所述DMA提供来自所述处理器外部设备的读出数据地址，然后利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址。

10.如权利要求9所述基于并行随机存储器的数据读取方法，其特征在于，所述利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址，包括：

利用所述并行随机存储器本地的顺序地址生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址；所述顺序地址生成器至少包括如下之一：串行地址生成器、非连续的一维地址生成器、非连续的二维地址生成器。

11.如权利要求9所述基于并行随机存储器的数据读取方法，其特征在于，所述利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址，包括：

利用所述并行随机存储器本地的基于查找表的地址生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址。

12.如权利要求7所述基于并行随机存储器的数据读取方法，其特征在于，所述并行读取地址包括所述并行随机存储器中的一个或多个相同存储块的地址。

13.一种基于并行随机存储器的数据写入装置，其特征在于，所述基于并行随机存储器的数据写入装置包括：

第一获取单元，用于获取写入数据、所述写入数据的地址及所述写入数据对应的并行写入地址；

第一地址置换单元，用于将所述写入数据的地址置换为所述写入数据对应的并行写入地址；

写入单元，用于根据所述写入数据对应的并行写入地址，将所述写入数据于并行随机存储器中进行写入。

14.如权利要求13所述基于并行随机存储器的数据写入装置，其特征在于，所述第一获取单元，进一步用于当为处理器对所述并行随机存储器进行数据写入时，获取来自所述处理器的写入数据和所述写入数据的地址的同时，获取来自所述处理器的所述写入数据对应的并行写入地址。

15.如权利要求13所述基于并行随机存储器的数据写入装置，其特征在于，所述第一获取单元，进一步用于当为处理器外部设备通过直接内存存取DMA对所述并行随机存储器进行数据写入时，首先通过所述DMA提供来自所述处理器外部设备的写入数据和所述写入数据的地址，然后利用可重构的地址序列生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址。

16.如权利要求15所述基于并行随机存储器的数据写入装置，其特征在于，所述第一获取单元，进一步具体用于利用可重构的地址序列生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址，包括：利用所述并行随机存储器本地的顺序地址生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址；所述顺序地址生成器至少包括如下之一：串行地址生成器、非连续的一维地址生成器、非连续的二维地址生成器。

17.如权利要求15所述基于并行随机存储器的数据写入装置，其特征在于，所述第一获取单元，进一步具体用于利用可重构的地址序列生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址，包括：利用所述并行随机存储器本地的基于查找表的地址生成器生成来自所述处理器外部设备的所述写入数据对应的并行写入地址。

18.如权利要求13所述基于并行随机存储器的数据写入装置，其特征在于，所述写入数据对应的并行写入地址中包括写入选择标记位；

所述写入单元，进一步用于根据所述写入数据对应的并行写入地址，利用其中的所述写入选择标记位，将所述写入数据于并行随机存储器中进行选择性写入。

19.一种基于并行随机存储器的数据读取装置，其特征在于，所述基于并行随机存储器的数据读取装置包括：

第二获取单元，用于获取并行随机存储器的并行读取地址和所述并行读取地址对应的读出数据地址；

读出单元，用于根据所述并行读取地址，从所述并行随机存储器中获取读出数据；

第二地址置换单元，用于将所述读出数据的并行读取地址置换为所述并行读取地址对应的读出数据地址后以进行读取。

20.如权利要求19所述基于并行随机存储器的数据读取装置，其特征在于，所述第二获取单元，进一步用于当为处理器对所述并行随机存储器进行数据读取时，获取来自所述处理器的读出数据的并行读取地址的同时，获取来自所述处理器的所述并行读取地址对应的读出数据地址。

21.如权利要求19所述基于并行随机存储器的数据读取装置，其特征在于，所述第二获取单元，进一步用于当为处理器外部设备通过直接内存存取DMA对所述并行随机存储器进行数据读取时，首先通过所述DMA提供来自所述处理器外部设备的读出数据地址，然后利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址。

22.如权利要求21所述基于并行随机存储器的数据读取装置，其特征在于，所述第二获取单元，进一步具体用于利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址，包括：利用所述并行随机存储器本地的顺序地址生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址；所述顺序地址生成器至少包括如下之一：串行地址生成器、非连续的一维地址生成器、非连续的二维地址生成器。

23.如权利要求21所述基于并行随机存储器的数据读取装置，其特征在于，所述第二获取单元，进一步具体用于利用可重构的地址序列生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址，包括：利用所述并行随机存储器本地的基于查找表的地址生成器生成来自所述处理器外部设备的所述读出数据地址对应的所述并行随机存储器的并行读取地址。

24.如权利要求19所述基于并行随机存储器的数据读取装置，其特征在于，所述并行读取地址包括所述并行随机存储器中的一个或多个相同存储块的地址。

25.一种存储子系统，所述存储子系统应用于并行数字信号处理器，其特征在于，所述存储子系统包括并行随机存储器及权利要求13-18中任一项所述基于并行随机存储器的数据写入装置。

26.一种存储子系统，所述存储子系统应用于并行数字信号处理器，其特征在于，所述存储子系统包括并行随机存储器及权利要求19-24中任一项所述基于并行随机存储器的数据读取装置。

27.一种存储子系统，所述存储子系统应用于并行数字信号处理器，其特征在于，所述存储子系统包括并行随机存储器、权利要求13-18中任一项所述基于并行随机存储器的数据写入装置和权利要求19-24中任一项所述基于并行随机存储器的数据读取装置。

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