CN101866676A

CN101866676A - 用于多通道快闪存储系统的数据存取方法及其数据存取装置

Info

Publication number: CN101866676A
Application number: CN200910132843A
Authority: CN
Inventors: 刘昭荫; 刘嘉桦
Original assignee: JMICRON TECHNOLOGY Corp
Current assignee: JMICRON TECHNOLOGY Corp; Jmicron Tech Corp
Priority date: 2009-04-16
Filing date: 2009-04-16
Publication date: 2010-10-20

Abstract

本发明提供一种使用于多通道快闪存储系统的数据存取方法及其数据存取装置。该数据存取方法包含有：通过直接存储器存取将多笔数据分别写入至一缓冲单元的多缓冲区域中；以及依序由该多缓冲区域中读取出该多笔数据，并将所读出的该多笔数据分别且同步储存至多个快闪存储单元中；其中该多笔数据中每一笔数据是错误更正码所保护的数据区块。

Description

用于多通道快闪存储系统的数据存取方法及其数据存取装置

技术领域

本发明有关一种数据存取机制，尤指一种于多通道快闪存储系统下的数据存取方法及其相关数据存取装置。

背景技术

一般而言，对快闪存储系统来说，主机端每次只存取一快闪存储单元，而在完成该快闪存储单元的数据存取之后再进行下一个快闪存储单元的数据存取。然而，快闪存储单元的数据存取延迟时间相对于主机端与快闪存储单元之间的数据传输时间来说过长，因此，无论是只存取单一快闪存储单元或是依序地存取多个快闪存储单元，现有技术皆需等候一段较长的数据存取延迟时间，以便快闪存储单元完成数据的读取或写入；此一过长的数据存取延迟时间，将使得整体的数据处理效能大为下降。

发明内容

因此，本发明的目的之一在于提供一种于多通道快闪存储系统下的数据存取方法及其相关数据存取装置，以解决现有技术的问题。

依据本发明一方面提供一种使用于多通道(multi-channel)快闪存储系统的数据存取方法。该数据存取方法包含有：通过直接存储器存取(direct memoryaccessing，DMA)将多笔数据分别写入至一缓冲单元(buffer unit)的多个缓冲区域中；以及依序由该多个缓冲区域中读取出该多笔数据，并将所读出的该多笔数据分别且同步储存至多个快闪存储单元中，其中该多笔数据中每一笔数据是一错误更正码(Error Correction Code，ECC)所保护的一数据区块。

此外，依据本发明另一方面提供一种使用于多通道快闪存储系统的数据存取装置。该数据存取装置耦接于多个快闪存储单元，且包含有一缓冲单元以及一控制电路；该缓冲单元，包含有多个缓冲区域，而该控制电路耦接至该缓冲单元，并用来控制该缓冲单元的该多个缓冲区域的数据读写，其中该控制电路接收多笔数据并通过直接存储器存取将该多笔数据分别写入至该缓冲单元的该多个缓冲区域中，以及该控制电路依序由该多个缓冲区域中读取出所储存的该多笔数据，并将所读出的该多笔数据分别且同步储存至该多个快闪存储单元中，其中该多笔数据中每一笔数据是一错误更正码所保护的一数据区块。

如上所述，本发明的优势在于利用该数据存取装置分别且同步地对多个快闪存储单元进行数据存取(读取或写入)，来同时进行这些快闪存储单元的数据存取，以有效地缩短整体快闪存储单元的数据存取延迟时间，并达到减少缓冲单元的硬件制造成本的目的。

附图说明

图1为本发明一实施例的数据存取装置的示意图。

图2为图1所示的数据存取装置进行数据写入操作的示意图。

图3为图1所示的数据存取装置对部分快闪存储单元进行数据写入操作的示意图。

图4为图1所示的数据存取装置对快闪存储单元进行数据读取操作的示意图。

具体实施方式

请搭配参照图1与图2，图1是本发明第一实施例的数据存取装置100的示意图，图2是图1所示的数据存取装置100进行数据写入的操作示意图。如图1所示，数据存取装置100包含有一缓冲单元105与一控制电路110，数据存取装置100是使用于一多通道(multi-channel)的快闪存储系统中，并耦接于多个快闪存储单元，例如偶数个快闪存储单元，于此多通道代表着数据存取装置100耦接至多个快闪存储单元并且主机端(host)通过数据存取装置100同步地存取这些快闪存储单元，快闪存储单元的个数并非本发明的限制；缓冲单元105包含有多个缓冲区域(以本实施例来说是四个缓冲区域1051～1054，但本发明并不以此为限)，缓冲区域1051～1054是分别对应于图2所示的快闪存储单元115a～115d，用来分别暂存欲写入至快闪存储单元115a～115d的储存区数据(sector data)，控制电路110则耦接至缓冲单元105并用来控制缓冲单元105的缓冲区域1051～1054的数据读写，在本实施例中，控制电路110控制由主机端写入至快闪存储单元的储存区数据流。

如图2所示，数据存取装置100耦接至快闪存储单元115a～115d，而由于数据存取装置100的运作，主机端可通过控制电路110与缓冲单元105来同步地存取(读取或写入)快闪存储单元115a～115d，换言之，以主机端进行数据写入来说，该主机端所输出的具有连续逻辑区块地址(logical block address，LBA)的数据流会被分散地写入至快闪存储单元115a～115d中，举例来说，该主机端进行具有连续逻辑区块地址的多笔数据D₁～D₈的写入，其中数据D₁～D₈分别是具有以储存区(sector)为单位大小的数据且每一数据的大小是512字节，亦即，每一笔数据是一错误更正码所保护的数据区块，数据存取装置100则分别且同步地将这些数据D₁～D₈写入至快闪存储单元115a～115d中，亦即，快闪存储单元115a～115d将会同时运作，详细来说，为了达到同步地将数据写入至多个快闪存储单元中的目的，当主机端写入数据时，控制电路110是先接收该四笔数据D₁～D₄并通过直接存储器存取(Direct Memory Accessing，DMA)技术将这些数据D₁～D₄分别写入至缓冲单元105的缓冲区域1051～1054中，之后控制电路110再依序地由缓冲区域1051～1054中读取出所储存的这些数据D₁～D₄，并将所读出的这些数据D₁～D₄分别且同步地储存至这些快闪存储单元115a～115d中；由于是同步地将数据D₁～D₄分别写入至快闪存储单元115a～115d中，所以可有效地避免等候个别快闪存储单元115a～115d进行存取的时间，因此，整体快闪存储单元所花费的存取时间将大幅降低。

通过数据存取装置100的运作，数据D₁是被暂存于快闪存储单元115a的内部寄存器120a的暂存区1201a中，数据D₂是被暂存于快闪存储单元115b的内部寄存器120b的暂存区1201b中，而数据D₃是被暂存于快闪存储单元115c的内部寄存器120c的暂存区1201c中，以及数据D₄是被暂存于快闪存储单元115d的内部寄存器120d的暂存区1201d中，依此类推，数据D₅～D₈则亦被分别且同步地暂存于快闪存储单元115a～115d的内部寄存器120a～120d的暂存区1202a～1202d中，而在本实施例中，寄存器120a～120d中的每一寄存器是于暂存四笔储存区数据之后再将该四笔储存区数据写入至一相对应的实体储存区块(分别以125a～125d表示的)中，然而此并非本发明的限制，若一储存页定义为具有两储存区数据的数据大小，则上述寄存器可于暂存两笔储存区数据之后再将该两笔储存区数据写入至一相对应的实体储存区块中，或者每一寄存器可基于每一笔数据的数据大小(亦一储存区数据大小)将前述数据写入至实体储存区块中；凡此设计变型皆符合本发明的精神。承前所述，数据存取装置100是将连续逻辑区块地址的多笔数据分散且同步地写入至多个快闪存储单元115a～115d中，亦即，当数据存取装置100于写入数据至一快闪存储单元并等候一较长的存取延迟时间(从单笔数据的写入到快闪存储单元完成该笔数据写入的时间相对较长)时，其可同时将另一笔数据写入至另一快闪存储单元中，因此，对数据写入来说，数据存取装置100可缩短整体快闪存储单元的存取延迟时间(flash access delay time)；以本实施例来说，整体快闪存储单元的存取延迟时间可减少为原本的四分之一。

此外，本发明并未限定当主机端进行数据写入时是同步地对所有的快闪存储单元进行数据存取；在另一实施例中，当主机端进行数据写入时，亦可只对部分多个(并非所有的)快闪存储单元同步地进行数据写入，请参照图3，其所绘示为图1所示的数据存取装置100对部分快闪存储单元进行数据写入的示意图。举例来说，当主机端写入数据时，控制电路110是依序地接收数据D₁、D₃、D₅与D₇并通过直接存储器存取技术将这些数据暂存缓冲单元105的缓冲区域1051中，以及依序地接收数据D₂、D₄、D₆与D₈并通过直接存储器存取技术将这些数据暂存缓冲单元105的缓冲区域1052中，而后控制电路110再由缓冲区域1051与1052中读取出所储存的数据D₁、D₂，并将数据D₁、D₂分别且同步地写入至快闪存储单元115a、115b的内部寄存器120a、120b的暂存区1201a、1201b中，并依此类推，读取出所储存的数据D₃～D₈，再将数据D₃～D₈分别写入至暂存区1202a、1202b、1203a、1203b、1204a、1204b中，如图所示。

请参照图4，其所绘示为图1所示的数据存取装置100对快闪存储单元进行数据读取的操作示意图。承前所述，数据存取装置100是分别将数据D₁～D₄写入至快闪存储单元115a～115d，因此依此类推，若主机端的数据流另具有多笔储存区数据D₅～D₁₆(这些数据是对应到连续的逻辑区块地址)，则数据D₅、D₉、D₁₃写入至快闪存储单元115a，数据D₆、D₁₀、D₁₄写入至快闪存储单元115b，数据D₇、D₁₁、D₁₅写入至快闪存储单元115c，以及数据D₈、D₁₂、D₁₆写入至快闪存储单元115d。当主机端欲由这些快闪存储单元115a～115d中读取出数据D₁～D₁₆时，此时每一快闪存储单元115a～115是先将数据由相对应的实体储存区块中读取出并暂存至相应的内部寄存器中，例如，快闪存储单元115a是将数据由实体储存区块(以125a表示的)中读取出并暂存至寄存器120a，其它快闪存储单元115b～115d的操作则亦同，其中以快闪存储单元115a来说，储存区数据暂存至寄存器120a的先后顺序是D₁、D₅、D₉、D₁₃，而以其它快闪存储单元115b～115d来说，储存区数据暂存至寄存器120b的先后顺序是D₂、D₆、D₁₀、D₁₄，储存区数据暂存至寄存器120c的先后顺序是D₃、D₇、D₁₁、D₁₅，储存区数据暂存至寄存器120d的先后顺序是D₄、D₈、D₁₂、D₁₆，如图所示。

因此，数据存取装置100中的控制电路110可分别且同步地由这些快闪存储单元115a～115d的内部寄存器120a～120d中的暂存区1201a～1201d将数据D₁～D₄读取出，并储存至缓冲单元105中，之后再将数据D₁～D₄传送至主机端，数据D₅～D₈、D₉～D₁₂、D₁₃～D₁₆亦是被分别且同步地由不同的快闪存储单元读取出。于此，假设主机端与数据存取装置100之间的传输频宽是150兆字节(Mega Bytes，MB)，而一原本的快闪存储单元与数据存取装置100之间的传输频宽是30兆字节，如图4所示，数据存取装置100分别且同步地由四个快闪存储单元115a～115d中读取出储存区数据，所以，快闪存储单元115a～115d与数据存取装置100之间的数据传输频宽将可达到120兆字节，亦即，快闪存储单元115a～115d与数据存取装置100之间的数据传输频宽相较现有的存取技术来说提高了四倍，且由于该数据传输频宽(120兆字节主机端、数据存取装置10100之间的传输频宽相当接近，因此，数据存取装置100中的缓冲单元105所具有的缓冲区相较来说可缩小为原本的四分之一，有效地减少数据存取装置100的硬件制造成本，需注意的是，虽然缓冲单元105所具有的缓冲区可缩小为四分之一，然而此并不会使主机端读取数据时的速度下降，亦即，仍可维持整体的数据读存效能；以上所述的传输频宽数字多寡仅用于解释本实施例所能够达到的效能，而并非是本发明的限制。

再者，若如图3所示，数据存取装置100只对部分两快闪存储单元115a、115b同步地进行数据写入，则主机端进行数据读取时，数据存取装置100则是同步地由两快闪存储单元115a、115b中读取出相对应的数据，其操作类似于图4所示的数据读取操作，为避免篇幅过于冗长，在此不另赘述。

简言之，本发明的数据存取装置100是分别且同步地多个快闪存储单元进行数据存取(读取或写入)，来同时进行这些快闪存储单元的数据存取，以有效地缩短整体快闪存储单元的数据存取延迟时间，并达到缩减缓冲单元的硬件制造成本的目的。

Claims

1.一种使用于多通道快闪存储系统的数据存取方法，其包含有：

通过直接存储器存取将多笔数据分别写入至一缓冲单元的多个缓冲区域中；以及

依序由该多个缓冲区域中读取出该多笔数据，并将所读出的该多笔数据分别且同步储存至多个快闪存储单元中；

其中该多笔数据中每一笔数据是一错误更正码所保护的一数据区块。

2.根据权利要求1所述的数据存取方法，其特征在于该多快闪存储单元包含有一第一快闪存储单元与异于该第一快闪存储单元的一第二快闪存储单元，且该多笔数据包含有一第一笔数据与一第二笔数据，以及将所读出的该多笔数据分别且同步储存至该多个快闪存储单元的步骤包含有：

同步地将该第一笔数据储存至该第一快闪存储单元以及将该第二笔数据储存至该第二快闪存储单元；

其中该第一、第二笔数据对应至两连续逻辑地址。

3.根据权利要求2所述的数据存取方法，其特征在于该多笔数据另包含有一第三笔数据与一第四笔数据，以及将所读出的该多笔数据分别且同步储存至该多个快闪存储单元的步骤包含有：

同步地将该第三笔数据储存至该第一快闪存储单元以及将该第四笔数据储存至该第二快闪存储单元；

其中该第一、第二、第三、第四笔数据是对应至四个连续的逻辑地址。

4.根据权利要求1所述的数据存取方法，其特征在于该多个快闪存储单元包含有一第一快闪存储单元与异于该第一快闪存储单元的一第二快闪存储单元，以及该方法另包含有：

同步地由该第一快闪存储单元中读取出一第一笔数据以及由该第二快闪存储单元中读取出一第二笔数据；

其中该第一、第二笔数据是对应至两连续的逻辑地址且该第一、第二笔数据分别为一错误更正码所保护的一数据区块。

5.根据权利要求4所述的数据存取方法，其特征在于该多快闪存储单元另包含有一第三快闪存储单元与一第四快闪存储单元，以及该方法另包含有：

同步地由该第三快闪存储单元中读取出一第三笔数据以及由该第四快闪存储单元中读取出一第四笔数据；

其中该第一、第二、第三、第四笔数据是对应至四个连续的逻辑地址，且该第三、第四笔数据分别为一错误更正码所保护的一数据区块。

6.一种使用于多通道快闪存储系统的数据存取装置，该数据存取装置耦接于多个快闪存储单元，以及该数据存取装置包含有：

一缓冲单元，包含有多个缓冲区域；以及

一控制电路，耦接至该缓冲单元，用来控制该缓冲单元的该多个缓冲区域的数据读写；

其中该控制电路接收多笔数据并通过直接存储器存取将该多笔数据分别写入至该缓冲单元的该多缓冲区域中；以及，该控制电路依序由该多缓冲区域中读取出所储存的该多笔数据，并将所读出的该多笔数据分别且同步储存至该多个快闪存储单元中，其中该多笔数据中每一笔数据是一错误更正码所保护的一数据区块。

7.根据权利要求6所述的数据存取装置，其特征在于该多个快闪存储单元包含有一第一快闪存储单元与异于该第一快闪存储单元的一第二快闪存储单元，且该多笔数据包含有一第一笔数据与一第二笔数据；以及，该控制电路同步地将该第一笔数据由该缓冲单元读取出并储存至该第一快闪存储单元以及将该第二笔数据由该缓冲单元读取出并储存至该第二快闪存储单元，其中该第一、第二笔数据对应至两连续的逻辑区块地址。

8.根据权利要求7所述的数据存取装置，其特征在于该多笔数据另包含有一第三笔数据与一第四笔数据；以及，该控制电路同步地将该第三笔数据由该缓冲单元读取出并储存至该第一快闪存储单元以及将该第四笔数据由该缓冲单元读取出并储存至该第二快闪存储单元，其中该第一、第二、第三、第四笔数据是对应至四个连续的逻辑区块地址。

9.根据权利要求6所述的数据存取装置，其特征在于该多个快闪存储单元包含有一第一快闪存储单元与异于该第一快闪存储单元的一第二快闪存储单元；以及，该控制电路同步地由该第一快闪存储单元中读取出一第一笔数据并将该第一笔数据储存至该缓冲单元中及由该第二快闪存储单元中读取出一第二笔数据并将该第二笔数据储存至该缓冲单元中，其中该第一、第二笔数据是对应至两连续的逻辑区块地址且该第一、第二笔数据分别为一错误更正码所保护的一数据区块。

10.根据权利要求9所述的数据存取装置，其特征在于该多个快闪存储单元另包含有一第三快闪存储单元与一第四快闪存储单元；以及，该控制电路同步地由该第三快闪存储单元中读取出一第三笔数据并将该第三笔数据储存至该缓冲单元中及由该第四快闪存储单元中读取出一第四笔数据并将该第四笔数据储存至该缓冲单元中，其中该第一、第二、第三、第四笔数据是对应至四个连续的逻辑区块地址，且该第三、第四笔数据分别为一错误更正码所保护的一数据区块。