CN102736860A - 同步nand的数据操作系统及方法 - Google Patents

Abstract

本发明涉及数据处理技术领域，公开了一种同步NAND的数据操作系统及方法，所述系统包括：数据访问控制器、逻辑控制器、数据访问通道、缓存；其中，所述缓存与NAND相连；所述数据访问控制器通过所述数据访问通道对所述缓存进行读写操作，并控制所述逻辑控制器的配置、开启与关闭；所述逻辑控制器用于控制所述缓存和NAND之间的数据传递。利用本发明，可以实现对同步NAND中数据的读写操作。

Description

同步NAND的数据操作系统及方法

技术领域

本发明涉及数据处理技术领域，更具体地说，涉及一种同步NAND的数据操作系统及方法。

背景技术

现有技术中，快闪记忆体可分为两大规格，一是NAND，一是NOR。其中，NAND以储存数据为主，NOR以储存程序代码为主。

目前，相对于通常使用的异步NAND标准。开放式NAND闪存接口(OPEN NAND FLASH INTERFACE，ONFI)标准提供了一种同步NAND标准，根据ONFI标准要求，同步NAND必须读写偶数个字节。对同步NAND写数据和读数据的时序分别如图1和图2所示。

其中，涉及以下信号：

CLK为同步NAND时钟信号；

CE#为片选信号；

ALE为地址使能信号，使能地址数据；

CLE为命令使能信号，使能命令数据；

W/R#为读写控制信号，读数据时W/R#为低，写数据时为高；

DQS为数据读写位置控制信号，写数据时在DQS跳变时刻将数据写入NAND，读数据时在DQS跳变时刻从NAND读出数据；

DQ为数据线上的信号。

各信号的关系如下：

1.写数据时NAND控制器(以下简称为控制器)保持W/R#信号为高，此时控制器每保持ALE、CLE信号1个时钟周期同时为高，则控制器需要驱动DQS信号进行1次上升沿跳变和1次下降沿跳变。控制其要在首个时钟上升沿且ALE、CLE同时为高时刻起的tDQSS时间范围内驱动DQS信号进行1次上升沿跳变并随后驱动一次下降沿跳变。DQS信号跳变的时刻，控制器驱动DQ信号提供对应的写数据。

2.读数据时控制器保持W/R#信号为低，此时控制器每保持ALE、CLE信号1个时钟周期同时为高，则NAND对应要在时钟上升沿且ALE、CLE同时为高时刻起的tDQSCK时间范围内驱动DQS信号进行1次上升沿跳变并随后驱动一次下降沿跳变。DQS信号跳变的时刻，NAND驱动DQ信号提供对应的读数据。

其中，tDQSS和tDQSCK为NAND时序参数标示值。tDQSS表示首个时钟上升沿且ALE、CLE同时为高时刻起的写数据许可时间范围；tDQSCK表示时钟上升沿且ALE、CLE同时为高时刻起的读数据许可时间范围。

而现有技术中如何在满足图1和图2所示时序关系的情况下，实现对同步NAND中数据的读写操作，目前还没有相应的解决方案。

发明内容

本发明实施例提供一种同步NAND的数据操作系统及方法，以实现对同步NAND中数据的读写操作。

为此，本发明实施例提供如下技术方案：

一种同步NAND的数据操作系统，包括：

数据访问控制器、逻辑控制器、数据访问通道、缓存；其中，所述缓存与同步NAND相连；所述数据访问控制器通过所述数据访问通道对所述缓存进行读写操作，并控制所述逻辑控制器的配置、开启与关闭；所述逻辑控制器用于控制所述缓存与同步NAND之间的数据传递。

优选地，所述逻辑控制器，具体用于向同步NAND中写入数据时，根据所述缓存中的数据控制同步NAND的地址使能信号ALE、命令使能信号CLE和数据读写位置控制信号DQS；从同步NAND中读取数据时，根据需读取的字节数控制同步NAND的地址使能信号ALE、命令使能信号CLE。

优选地，所述数据访问控制器为CPU，所述数据访问通道包括：数据总线和控制总线。

一种同步NAND的数据操作方法，包括：

在数据访问通道和同步NAND之间设置缓存；

需要向同步NAND中写入数据时，通过所述数据访问通道将第一设定字节数据写入所述缓存，写入完成后配置并启动逻辑控制器，由逻辑控制器从所述缓存中读取第一设定字节数据，并将读取的第一设定字节数据写入同步NAND中；

需要从同步NAND中读取数据时，配置并启动逻辑控制器，由逻辑控制器从同步NAND中读取第二设定字节数据，并将读取的第二设定字节数据写入所述缓存；在逻辑控制器完成读操作后，通过所述数据访问通道从所述缓存中读取所述第二设定字节数据。

优选地，所述由逻辑控制器从所述缓存中读取第一设定字节数据，并将读取的第一设定字节数据写入同步NAND中包括：

逻辑控制器根据所述缓存中的数据，控制同步NAND的地址使能信号ALE、命令使能信号CLE和数据读写位置控制信号DQS；

逻辑控制器驱动对所述缓存的读使能信号有效，从所述缓存中读取第一设定字节数据；

逻辑控制器驱动同步NAND的读写控制信号使写有效，将从所述缓存中读取的第一设定字节数据写入同步NAND中。

优选地，所述将从所述缓存中读取的第一设定字节数据写入同步NAND中包括：

逻辑控制器通过控制同步NAND的数据读写位置控制信号DQS和数据线上的信号DQ，将从所述缓存中读取的第一设定字节数据写入同步NAND中。

优选地，所述逻辑控制器根据所述缓存中的数据控制同步NAND的地址使能信号ALE、命令使能信号CLE和数据读写位置控制信号DQS包括：

如果所述缓存中当前有Q个字节的数据，则同时拉高ALE和CLE[Q/2]个时钟周期，并且驱动DQS进行[Q/2]次上升沿跳变和[Q/2]次下降沿跳变，向同步NAND中写入2*[Q/2]个字节数据，其中，[Q/2]表示对Q/2取整。

优选地，所述由逻辑控制器从同步NAND中读取第二设定字节数据，并将读取的第二设定字节数据写入所述缓存包括：

逻辑控制器根据第二设定字节数据的字节总数R控制同步NAND的地址使能信号ALE、命令使能信号CLE；

逻辑控制器驱动同步NAND的读写控制信号W/R#使读有效，从同步NAND中读取第二设定字节数据；

逻辑控制器驱动对所述缓存的写使能信号有效，将从同步NAND中读取的第二设定字节数据写入所述缓存。

优选地，所述从同步NAND中读取第二设定字节数据包括：

同步NAND根据所述第二设定字节数据在同步NAND中的地址，控制同步NAND的数据读写位置控制信号DQS和数据线上的信号DQ。

优选地，所述逻辑控制器根据第二设定字节数据的字节总数控制同步NAND的地址使能信号ALE、命令使能信号CLE包括：

第二设定字节数据的字节总数为R，则同时拉高ALE和CLE[R/2]个时钟周期，对应同步NAND会驱动DQS信号进行[R/2]次上升沿跳变和[R/2]次下降沿跳变，从NAND中读取2*[R/2]个字节数据，其中，[R/2]表示对R/2取整。

本发明实施例同步NAND的数据操作系统及方法，在数据访问通道和同步NAND之间设置缓存，需要向同步NAND中写入数据时，先将数据写入缓存，然后再将数据从缓存中读出并写入同步NAND；需要从同步NAND中读取数据时，先将数据从同步NAND中读出并写入缓存，然后再从缓存中读取该数据。而在同步NAND读写进行过程中，对同步NAND及缓存的读写操作都由逻辑控制器控制完成，从而保证在对同步NAND进行写操作时，使同步NAND的ALE、CLE信号同时变高若干时钟周期前，已准备足够的写数据；在对同步NAND进行读操作时，使ALE、CLE信号同时变高若干时钟周期前，已准备足够的存储读数据的空间。从而满足了同步NAND的读写数据的时序要求，简单、方便地实现对同步NAND的读写操作。

附图说明

图1是现有同步NAND写数据的时序图；

图2是现有同步NAND读数据的时序图；

图3是本发明实施例同步NAND的数据操作系统的结构框图；

图4是本发明实施例同步NAND的数据操作方法的流程图；

图5是本发明实施例的系统写数据到同步NAND时的时序图；

图6是本发明实施例的系统从同步NAND中读数据时的时序图。

具体实施方式

为了使本技术领域的人员更好地理解本发明实施例的方案，下面结合附图和实施方式对本发明实施例作进一步的详细说明。

首先，由图1和图2所示时序图可见，写数据时控制器必须准备足够的写数据才可以使ALE、CLE信号同时变高相应若干时钟周期；读数据时控制器必须准备足够的存储读数据的空间才可以使ALE、CLE信号同时变高若干时钟周期。

为此，本发明实施例同步NAND的数据操作系统及方法，在数据访问通道和同步NAND之间设置缓存，需要向同步NAND中写入数据时，先将数据写入缓存，然后再将数据从缓存中读出并写入同步NAND；需要从同步NAND中读取数据时，先将数据从同步NAND中读出并写入缓存，然后再从缓存中读取该数据。而在同步NAND读写进行过程中，对同步NAND及缓存的读写操作都由逻辑控制器控制完成，从而保证在对同步NAND进行写操作时，使同步NAND的ALE、CLE信号同时变高若干时钟周期前，已准备足够的写数据；在对同步NAND进行读操作时，使ALE、CLE信号同时变高若干时钟周期前，已准备足够的存储读数据的空间。

如图3所示，是本发明实施例同步NAND的数据操作系统的结构框图。

该同步NAND的数据操作系统包括：数据访问控制器301、逻辑控制器302、数据访问通道303、缓存304。其中：

缓存304与同步NAND300相连；数据访问控制器301通过数据访问通道303对缓存304进行读写操作，并控制逻辑控制器302的配置、开启与关闭；逻辑控制器302控制缓存304与同步NAND300之间的数据传递。

在具体应用中，所述数据访问控制器301可以是CPU(中央处理器)，所述数据访问通道303包括：数据总线和控制总线。

该数据访问控制器301通过缓存304实现对同步NAND中数据的读写操作，具体地，数据访问控制器301通过数据访问通道303对缓存304进行读写操作，并控制逻辑控制器302的配置、开启与关闭，以使逻辑控制器302控制同步NAND300的地址使能信号ALE、命令使能信号CLE，保证在对同步NAND进行写操作时，使NAND的ALE、CLE信号同时变高若干时钟周期前，已准备足够的写数据；在对同步NAND进行读操作时，在使ALE、CLE信号同时变高若干时钟周期前，已准备足够的存储读数据的空间。

在数据访问控制器301需要向同步NAND中写入数据时，逻辑控制器302根据缓存304中的数据控制同步NAND300的地址使能信号ALE、命令使能信号CLE和数据读写位置控制信号DQS；从同步NAND300中读取数据时，逻辑控制器302根据第二设定字节数据的字节总数控制同步NAND300的地址使能信号ALE、命令使能信号CLE。

如图4所示，是本发明实施例同步NAND的数据操作方法的流程图，包括以下步骤：

步骤401，在数据访问通道和同步NAND之间设置缓存。

步骤402，需要向同步NAND中写入数据时，通过上述数据访问通道将第一设定字节数据写入所述缓存，写入完成后配置并启动逻辑控制器，由逻辑控制器从所述缓存中读取第一设定字节数据，并将读取的第一设定字节数据写入同步NAND中。

具体地，所述逻辑控制器从所述缓存中读取第一设定字节数据，并将读取的第一设定字节数据写入同步NAND中的过程如下：

逻辑控制器根据所述缓存中的数据，控制同步NAND的地址使能信号ALE、命令使能信号CLE和数据读写位置控制信号DQS，具体控制方式将在后面详细说明；

逻辑控制器驱动对所述缓存的读使能信号有效，从所述缓存中读取第一设定字节数据；

逻辑控制器驱动同步NAND的读写控制信号使写有效，将从所述缓存中读取的第一设定字节数据写入同步NAND中，在该过程中，逻辑控制器通过控制同步NAND的数据读写位置控制信号DQS和数据线上的信号DQ，将从所述缓存中读取的第一设定字节数据写入同步NAND中。

步骤403，需要从同步NAND中读取数据时，配置并启动逻辑控制器，由逻辑控制器从同步NAND中读取第二设定字节数据，并将读取的第二设定字节数据写入所述缓存；在逻辑控制器完成读操作后，通过所述数据访问通道从所述缓存中读取所述第二设定字节数据。

具体地，逻辑控制器从同步NAND中读取第二设定字节数据，并将读取的第二设定字节数据写入所述缓存的过程如下：

逻辑控制器根据第二设定字节数据的字节总数控制同步NAND的地址使能信号ALE、命令使能信号CLE，具体控制方式将在后面详细说明；

逻辑控制器驱动同步NAND的读写控制信号W/R#使读有效，从同步NAND中读取第二设定字节数据，在该过程中，同步NAND根据所述第二设定字节数据在同步NAND中的地址，控制同步NAND的数据读写位置控制信号DQS和数据线上的信号DQ；

逻辑控制器驱动对所述缓存的写使能信号有效，将从同步NAND中读取的第二设定字节数据写入所述缓存。

需要说明的是，上述第一设定字节数据和第二设定字节数据，各自总字节数都必须为不大于缓存空间的偶数。

下面结合图3所示本发明实施例同步NAND的数据操作系统的结构框图，进一步详细说明实现对同步NAND中数据进行读写操作的过程。

为了描述方便，将缓存304的存储空间的总字节数用P表示，缓存304中已使用的存储空间字节数用Q表示，缓存304中剩余的空闲空间字节数用K表示，则K＝P-Q。Q的初始值为0，K的初始值为P。

向同步NAND写数据时，数据访问控制器301将W字节数据通过数据访问通道303写到缓存中，然后数据访问控制器301配置并启动逻辑控制器302，逻辑控制器302启动后，将缓存中的W字节数据读出并写到同步NAND中，当数据访问控制器301查询到逻辑控制器302完成写操作时，即完成一次写同步NAND过程。

在上述逻辑控制器302写数据到同步NAND时，逻辑控制器302根据缓存中已使用的存储空间字节数Q值来控制ALE、CLE和DQS信号。当前缓存中有Q个字节数据，则可同时拉高ALE和CLE[Q/2]个时钟周期([]表示取整)，相应地，逻辑控制器302也需要驱动DQS信号进行[Q/2]次上升沿跳变和[Q/2]次下降沿跳变，逻辑控制器302写入2*[Q/2]个字节的数据到同步NAND中，即2*[Q/2]＝W。

上述写数据到同步NAND过程中各信号的时序图如图5所示，其中，CLK BUF为时钟信号，rd2为逻辑控制器302对缓存的读使能信号。

从同步NAND中读数据时，数据访问控制器301配置并启动逻辑控制器302，逻辑控制器302被启动后从同步NAND中读R字节数据并将读取的R字节数据写入缓存，当数据访问控制器301查询到逻辑控制器302完成读操作时，数据访问控制器301通过数据访问通道303从缓存中读取R字节数据，即完成一次读同步NAND过程。

在上述逻辑控制器302从同步NAND中读R字节数据时，逻辑控制器302根据第二设定字节数据的字节总数R来控制ALE、CLE信号。当第二设定字节数据的字节总数为R时，可同时拉高ALE和CLE[R/2]个时钟周期，对应同步NAND会驱动DQS信号进行[R/2]次上升沿跳变和[R/2]次下降沿跳变，逻辑控制器302可以从同步NAND中读取2*[R/2]个字节数据。

上述从同步NAND中读数据过程中各信号的时序图如图6所示，其中，CLK BUF为时钟信号，wr2为逻辑控制器302对缓存的写使能信号。

需要说明的是，在本发明实施例中，数据访问控制器301和逻辑控制器302都需要对缓存304进行读写控制，在具体应用时，可以通过以下逻辑实现：

rd＝rd1|rd2，wr＝wr1|wr2；

其中，“|”表示逻辑或的关系，rd和wr表示缓存304的读写控制信号，rd1、wr1表示数据访问控制器301的读写控制信号，rd2和wr2表示逻辑控制器302的读写控制信号。

在同步NAND读写过程中，rd1和rd2不会同时有效，wr1和wr2不会同时有效。

由此可见，本发明实施例同步NAND的数据操作系统及方法，在数据访问通道和同步NAND之间设置缓存，需要向同步NAND中写入数据时，先将数据写入缓存，然后再将数据从缓存中读出并写入同步NAND；需要从同步NAND中读取数据时，先将数据从同步NAND中读出并写入缓存，然后再从缓存中读取该数据。而在同步NAND读写进行过程中，对同步NAND及缓存的读写操作都由逻辑控制器控制完成，从而保证在对同步NAND进行写操作时，使同步NAND的ALE、CLE信号同时变高若干时钟周期前，已准备足够的写数据；在对同步NAND进行读操作时，使ALE、CLE信号同时变高若干时钟周期前，已准备足够的存储读数据的空间。从而满足了同步NAND的读写数据的时序要求，简单、方便地实现对同步NAND的读写操作。

本说明书中的各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的系统实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

以上公开的仅为本发明的优选实施方式，但本发明并非局限于此，任何本领域的技术人员能思之的没有创造性的变化，以及在不脱离本发明原理前提下所作的若干改进和润饰，都应落在本发明的保护范围内。

Claims (10)

1.一种同步NAND的数据操作系统，其特征在于，包括：

数据访问控制器、逻辑控制器、数据访问通道、缓存；其中，所述缓存与同步NAND相连；所述数据访问控制器通过所述数据访问通道对所述缓存进行读写操作，并控制所述逻辑控制器的配置、开启与关闭；所述逻辑控制器用于控制所述缓存与同步NAND之间的数据传递。

2.如权利要求1所述的系统，其特征在于，

所述逻辑控制器，具体用于向同步NAND中写入数据时，根据所述缓存中的数据控制同步NAND的地址使能信号ALE、命令使能信号CLE和数据读写位置控制信号DQS；从同步NAND中读取数据时，根据所需读取的字节数控制同步NAND的地址使能信号ALE、命令使能信号CLE。

3.如权利要求1所述的系统，其特征在于，所述数据访问控制器为CPU，所述数据访问通道包括：数据总线和控制总线。

4.一种同步NAND的数据操作方法，其特征在于，包括：

在数据访问通道和同步NAND之间设置缓存；

需要向同步NAND中写入数据时，通过所述数据访问通道将第一设定字节数据写入所述缓存，写入完成后配置并启动逻辑控制器，由逻辑控制器从所述缓存中读取第一设定字节数据，并将读取的第一设定字节数据写入同步NAND中；

需要从同步NAND中读取数据时，配置并启动逻辑控制器，由逻辑控制器从同步NAND中读取第二设定字节数据，并将读取的第二设定字节数据写入所述缓存；在逻辑控制器完成读操作后，通过所述数据访问通道从所述缓存中读取所述第二设定字节数据。

5.如权利要求4所述的方法，其特征在于，所述由逻辑控制器从所述缓存中读取第一设定字节数据，并将读取的第一设定字节数据写入同步NAND中包括：

逻辑控制器根据所述缓存中的数据，控制同步NAND的地址使能信号ALE、命令使能信号CLE和数据读写位置控制信号DQS；

逻辑控制器驱动对所述缓存的读使能信号有效，从所述缓存中读取第一设定字节数据；

逻辑控制器驱动同步NAND的读写控制信号使写有效，将从所述缓存中读取的第一设定字节数据写入同步NAND中。

6.如权利要求5所述的方法，其特征在于，所述将从所述缓存中读取的第一设定字节数据写入同步NAND中包括：

逻辑控制器通过控制同步NAND的数据读写位置控制信号DQS和数据线上的信号DQ，将从所述缓存中读取的第一设定字节数据写入同步NAND中。

7.如权利要求5所述的方法，其特征在于，所述逻辑控制器根据所述缓存中的数据控制同步NAND的地址使能信号ALE、命令使能信号CLE和数据读写位置控制信号DQS包括：

如果所述缓存中当前有Q个字节的数据，则同时拉高ALE和CLE[Q/2]个时钟周期，并且驱动DQS进行[Q/2]次上升沿跳变和[Q/2]次下降沿跳变，向同步NAND中写入2*[Q/2]个字节数据，其中，[Q/2]表示对Q/2取整。

8.如权利要求4所述的方法，其特征在于，所述由逻辑控制器从同步NAND中读取第二设定字节数据，并将读取的第二设定字节数据写入所述缓存包括：

逻辑控制器根据第二设定字节数据的字节总数控制同步NAND的地址使能信号ALE、命令使能信号CLE；

逻辑控制器驱动同步NAND的读写控制信号W/R#使读有效，从同步NAND中读取第二设定字节数据；

逻辑控制器驱动对所述缓存的写使能信号有效，将从同步NAND中读取的第二设定字节数据写入所述缓存。

9.如权利要求8所述的方法，其特征在于，所述从同步NAND中读取第二设定字节数据包括：

同步NAND根据所述第二设定字节数据在同步NAND中的地址，控制同步NAND的数据读写位置控制信号DQS和数据线上的信号DQ。

10.如权利要求8所述的方法，其特征在于，所述逻辑控制器根据第二设定字节数据的字节总数控制同步NAND的地址使能信号ALE、命令使能信号CLE包括：

第二设定字节数据的字节总数为R，则同时拉高ALE和CLE[R/2]个时钟周期，对应同步NAND会驱动DQS信号进行[R/2]次上升沿跳变和[R/2]次下降沿跳变，从NAND中读取2*[R/2]个字节数据，其中，[R/2]表示对R/2取整。

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