JP2018506915A

JP2018506915A - データリンク電力低減およびスループット向上のためのマルチ変調

Info

Publication number: JP2018506915A
Application number: JP2017539409A
Authority: JP
Inventors: ララン・ジー・ミシュラ; ジョージ・ワイリー; リチャード・ウィートフェルト; ジェームズ・パニアン
Original assignee: クアルコム，インコーポレイテッド
Priority date: 2015-02-04
Filing date: 2016-02-03
Publication date: 2018-03-08
Also published as: CN107223312B; CN107223312A; TWI596904B; US20160226682A1; US9537687B2; EP3254376A1; WO2016126862A1; TW201635707A

Abstract

パルス幅変調と位相変調とを組み合わせるマルチ変調方式が提供される。

Description

関連出願の相互参照
本出願は、2016年2月4日に出願された米国仮出願第62/112,084号の利益を主張する。

本出願は、シグナリングに関し、より詳細には、パルス幅変調と位相変調とを組み合わせたマルチ変調デジタルシグナリング方式に関する。

モバイルデバイスなどのシステム内の集積回路間の通信をサポートするために、いくつかのデジタルシグナリングプロトコルが開発されてきた。これらのシグナリングプロトコルは、本明細書では、伝送回路がその伝送ピンを電源電圧レベルまで高くするか、またはビットを伝送するためにそのピンを接地するかのいずれかという点で「デジタル」と見なされる。そのようなデジタルシグナリングプロトコルの例としては、汎用I/O(GPIO)および汎用非同期送受信機(UART:universal asynchronous receiver transmitter)がある。たとえば、UARTトランスミッタは、UARTレシーバの受信ピン上で受信されるデジタル信号を伝送ピンを介して駆動する。UARTレシーバは、受信信号がバイナリハイであったか、またはバイナリローであったかを判定するためにオーバーサンプリングクロックを使用して受信信号をサンプリングする。

電力消費量を低減するために、ランレングス符号化(RLE:run length encoding)などの様々な可逆的データ圧縮技法が利用されてきた。しかし、ランレングス符号化は、圧縮度がデータのランダム性に依存するとき、固定された予測可能なスループット向上を保証しない。データ伝送が完全にランダムである場合、ランレングス符号化は、いかなる利益も提供しない。他のより複雑な方式は、改善されたスループットを提供するが、デジタルシグナリングに適合しない。たとえば、直角位相シフトキー(QPSK)方式の使用は、従来のデジタルシグナリングの2倍のスループットを有するが、2つの独立した正弦サブキャリアの使用を必要とする。対照的に、デジタルシグナルプロトコルは、シンボル伝送の間、トランスミッタがその伝送ピンを電源電圧および/またはグランドに駆動する必要しかないので、はるかに簡単である。同様に、デジタルシグナリングレシーバは、電圧ハイまたはローの信号がオーバーサンプリングクロックの各サンプリングにおいて受信されているかどうかを判定する必要しかない。

したがって、当技術分野では、スループットが増加し電力消費量が減少する、改善されたデジタルシグナリングプロトコルが必要である。

従来のデジタルシグナリング技法を介してスループットを向上させるために、位相符号化パルス幅変調シンボルを伝送するトランスミッタが提供される。たとえば、シンボルが2つの考えられるパルス幅を有すると仮定されたい。従来のパルス幅変調方式では、これら2つのパルス幅は1ビットを表す。しかし、加えて、シンボルも少なくとも2つの考えられる位相を有する。2位相実施形態では、パルスは、ビット周期(シンボル周期)の終点に合わせられた、それらの立下りエッジを有するか、またはビット周期の始点に合わせられた、それらの立上りエッジを有するかのいずれかであるように合わせられる。したがって、この2つの位相整合は、別のビットを表す。パルス幅変調と位相変調の両方のこの組合せを仮定すれば、得られたシンボルは、本明細書では「マルチ変調」シンボルまたは「マルチ変調」ワードとして示される。マルチ変調シンボルの伝送は、増加したスループットおよび低減された電力消費量のために、バイナリ位相変調方式またはパルス幅変調方式と比較して極めて有利である。さらに、これらの利点は、従来のデジタルシグナリング技法から逸脱することなく得られる。言い換えれば、トランスミッタは、得られたマルチ変調シンボルの伝送の間に伝送ピンを電源電圧およびグランドに駆動する必要しかない。したがって、QPSKなどにおけるアナログ正弦曲線に関わる複雑性が回避される。これらの利点は、以下の発明を実施するための形態を通してより十分に理解される場合がある。

4つの例示的なマルチ変調2ビットシンボルを示す図である。図1のマルチ変調シンボルのうちのいくつかと、バイナリ位相変調入力ビットとパルス幅変調入力ビットの対応するセットとの間の関係を示す図である。本開示の一実施形態によるトランスミッタに関するブロック図である。図3Aのトランスミッタによって伝送されるマルチ変調シンボルの信号点配置図を示す概念図である。本開示の一実施形態によるレシーバのブロック図である。図3のトランスミッタから伝送されるマルチ変調シンボルを復調するためのオーバーサンプリングクロックサンプルを示す図である。図3Aのトランスミッタと図3Cのレシーバとを組み込んだ例示的なシステムを示す図である。本開示の一実施形態による、マルチ変調シンボルを伝送する方法のフローチャートである。

本開示の実施形態およびそれらの利点は、以下の発明を実施するための形態を参照することによって最も良く理解される。同様の参照番号が、図のうちの1つまたは複数に示された同様の要素を識別するために使用されることを了解されたい。

たとえば、UARTプロトコルにおいて使用される従来のデジタルシグナリングを介してスループットを2倍にするデジタルシグナリングプロトコルが提供される。その点において、UARTビットは、一般に、ビット周期にわたって電源レベルまたはグランドのいずれかにある電圧信号によって表される。これは、従来のインバータが出力ドライバとして使用される場合があるとき、単純さの点で極めて有利である。本明細書で開示するデジタルシグナリングプロトコルは、伝送されたマルチ変調シンボルが少なくとも第1のパルス幅および第2のパルス幅を有するようにパルス幅変調されるバイナリハイ部分を含むという点で、この単純さを維持する。対応するトランスミッタは、各マルチ変調シンボルのバイナリハイ部分を伝送するためにその伝送ピンを電源電圧にアサートする。トランスミッタは、各マルチ変調シンボルの残りのバイナリロー部分を伝送するためにその伝送ピンを接地する。従来のデジタルシグナリング技法を介してスループットを向上させるために、トランスミッタはまた、各マルチ変調シンボルのバイナリハイ部分に関する2つのエッジ整合の間で選択する。これら2つのエッジ整合は、各マルチ変調シンボルの周期またはシンボル長に関して定義される。第1のエッジ整合では、バイナリハイ部分の立上りエッジは、シンボル周期の始点と合わせられる。第2のエッジ整合では、バイナリハイ部分の立下りエッジは、シンボル周期の終点と合わせられる。

以下の例示的な実施形態は、2つのパルス幅および2つの位相だけを使用したシステムを対象とするが、任意の数のパルス幅および位相が本明細書で開示するように組み合わされる場合があることが了解されよう。バイナリハイ部分に関する2つの例示的なパルス幅が図1に示される。バイナリハイ部分は、以下の説明では、「パルス」として示される。第1のパルス100は、シンボル周期の25%であるが、第2のパルス105は、シンボル周期の75%である。立下りエッジを有するパルス100と105の両方が、シンボル周期の終点と合わせられることに留意されたい。したがって、パルス100および105は、パルス立下りエッジがシンボル周期の終点と合わせられる、上記で説明した第2のエッジ整合の一例である。論理ハイシステムでは、したがって、パルス100と105の両方が、論理0(グランド)で始動し、論理ハイ(電源電圧)で終了する。論理ローシステムでは、パルス100および105はどちらも、論理ハイ値(グランド)で始動し、論理ロー値(電源電圧)で終了することを示すのが均等である。以下の説明は、一般性を失わない論理ハイシステムを対象とする。パルス100と105の両方がビット周期(シンボル周期)境界線で同時に終了するように位相調整されるので、パルス100および105は、第1の位相を表すものと見なされる場合がある。相補的な第2の位相は、パルス110と115の対によって表される。パルス110は、これもシンボル周期の25%に等しいパルス幅を有するという点でパルス100に類似する。しかし、パルス110は、パルス100と異なり、シンボル周期の始点と同時に開始するように位相が180度シフトされる。したがって、パルス110の立上りエッジは、シンボル周期の始点と合わせられる。同様に、パルス115は、パルス115の立上りエッジがシンボル周期の始点または開始点と合わせられるようにパルス105に対して180度シフトされる。パルス110とは対照的に、パルス115は、シンボル周期の75%の幅を有する。パルス110および115は、パルス立上りエッジがシンボル周期の始点と合う、上記で説明した第1のエッジ整合の一例である。

したがって、パルス100および105と比較して、パルス110および115によって表されるバイナリ位相変調が存在する。第1のエッジ整合または第2のエッジ整合は、このバイナリ位相変調を定義する。同様に、パルス100/105および110/115の各対は、バイナリパルス幅変調を表す。したがって、パルス100、105、110、および115の組合せは、各パルスが2ビットマルチ変調シンボルを含むものと見なされてもよいように、バイナリ位相変調とバイナリパルス幅変調の両方を表す。したがって、パルス100、105、110、および115は、それぞれ、マルチ変調シンボル100、105、110、および115としても示される場合がある。QPSKなどの代替のコーディング技法とは異なり、パルス100、105、110、および115の変調は、完全にバイナリであり、トランスミッタは、ビット周期の一部の継続時間の間はバイナリハイ信号を伝送し、ビット周期の残りの継続時間の間はバイナリロー信号を伝送する必要があるだけである。各パルスが2ビットワードを表すので、[00]、[01]、[10]、および[11]として表される場合がある4つの考えられるバイナリ2ビットワードが存在する。どの2ビットワードが所与のパルスに割り当てられるかは任意である。4つのそのような選択肢が存在し、図1は、パルス100がワード[00]を表し、パルス105がワード[01]を表し、パルス110がワード[10]を表し、パルス115がワード[11]を表す、1つの選択肢を表す。70/30または80/20などの代替のパルス幅がバイナリパルス幅変調方式に使用される場合があることが了解されよう。加えて、代替の実施形態では、パルス幅および位相の数は、たった2つから増加する場合がある。

バイナリ位相変調をバイナリパルス幅変調と組み合わせる、得られた「マルチモード」変調によるスループット向上および電力低減は、図2を参照してより十分に理解される場合がある。図2に示すように、従来のパルス幅変調シーケンス200を生成するためにパルス幅変調を使用して表される、8つのバイナリビットD0〜D7が存在する。これらの同じビットは、従来の位相変調シーケンス205を生成するために位相変調を使用して表される場合もある。位相変調用のキャリアは、バイナリ0を表す、ビット周期の終点と合わせられる立下りエッジを有する矩形パルス(ビット周期の50%のパルス幅)である。そのような整合は、矩形パルスの0度の位相変調を表すという点で、本明細書では「反転されない」と呼ばれる。逆に、バイナリ1の位相変調は、ビット周期の始点と合わせられる立上りエッジを有する矩形パルスによって表される。そのような変調は、180度の位相変調を表すという点で、本明細書では「反転される」として示される。

いずれかの従来のデジタルシーケンス200および205では、8つのビットD0〜D7を伝送するには、8つのビット周期を必要とする。対照的に、マルチ変調シーケンス210は、単一変調シーケンス200および205よりもスループットが2倍大きいことを表す、たった4つのビット周期においてこれら8つのビットを伝送する。マルチ変調シーケンス210を生成するために、ビットD0〜D7の半分は、パルス幅変調ビットとして指定され、半分は、位相変調ビットとして指定される。たとえば、ビットD0、D2、D4、およびD6は、位相変調ビットを表すものと仮定される場合がある。逆に、ビットD1、D3、D5、およびD7は、パルス幅変調ビットを表すものと仮定される場合がある。この例では、バイナリ1はビット周期の75%のパルスによって表されるが、バイナリ0はビット周期の25%のパルスによって表される。これらのパルスはすべて、シーケンス200において示すように、それらのそれぞれのビット周期の終点と合わせられる、それらの立下りエッジを有する。

位相変調ビットD0、D2、D3、およびD6の各位相は、後続のパルス幅変調ビット(それぞれ、ビットD1、D3、D5、およびD7)を変調する。この場合、これらの位相変調ビットのバイナリ1は、パルス変調が「反転される」ように180度位相反転を表すものと仮定される。逆に、これらの位相変調ビットのバイナリ0は、位相変化を表さない(「反転されない」)ものと仮定される。PWMビットD1は、この例では25%パルス幅に対応する0である。位相変調ビットD0がバイナリ1値を有するので、PWMビットD1のパルスは、対応するマルチ変調ワードA(図1に関して説明したマルチ変調シンボル110に対応する)を形成するために反転される。PWMビットD3は、この例では75%パルス幅に対応するバイナリ1である。逆に、位相ビットD2は、PWMビットD3からのパルスが、対応するマルチ変調ワードB(図1のマルチ変調シンボル105に対応する)を形成するために反転されないようにバイナリ0値を有する。しかしながら、位相変調ビットD4は、PWMビットD5のパルスが、対応するマルチ変調ワードC(図1のマルチ変調シンボル115に対応する)を形成するために反転されるようにバイナリ1値を有する。最後に、位相ビットD6は、PWMビットD7からのパルスが、対応するマルチ変調ワードD(図1のマルチ変調シンボル105に再び対応する)を形成するために反転されないようにバイナリ0である。入力PWMビットおよび位相変調ビットと比較した、得られたマルチ変調ワードのいくつかの利点を直ちに見ることができる。たとえば、スループットは、マルチ変調シンボル周期が位相ビットおよびPWMビットのビット周期と同じである場合、2つだけ増加する。加えて、電力消費量が1/2だけ減少するように、シーケンス200またはシーケンス205における8つのパルスの使用と比較して、シーケンス210ではマルチ変調ワードにおける4つのパルスの伝送しかない。最後に、マルチ変調ワードA〜Dからの電磁干渉(EMI)は、従来のシーケンス200または205と比較して低減されるが、その理由は、立上りエッジおよび立下りエッジの数が1/2だけ低減されるからである。

ここで、マルチ変調シンボルの伝送のために構成される例示的なトランスミッタ300が、図3Aにおいて示すように説明される。ビットデマルチプレクサ305が、入力データストリームを受信し、入力ビットストリームをPWM入力ビットおよび位相入力ビットに多重分離する。たとえば、入力ビットストリームがビットD0〜ビットD15の範囲の16個のビットを含む場合、デマルチプレクサ305は、位相ビットを形成するためにビットD0、D2、D4、D6、D8、D10、D12、およびD14を多重分離する場合がある。逆に、ビットD1、D3、D5、D7、D9、D11、D13、およびD15は、PWMビットを形成する。この実施形態では、各位相ビットおよび連続するPWMビットは、変調器310によって、図1の4つの考えられるマルチ変調シンボル100、105、110、および115のうちの1つに変調される入力ビット対を形成する。たとえば、ビットD0とD1はある入力ビット対を形成し、ビットD2とD3は別の入力ビット対を形成する、などである。変調器310は、4つの考えられる入力組合せ[00]、[01]、[10]、および[11]を記憶する4ビットルックアップテーブル328を含む場合がある。ルックアップテーブルは、入力ビット対[00]が受信されたとき、マルチ変調シンボル100を選択する。同様に、ルックアップテーブルは、入力ビット対[01]が受信されたとき、マルチ変調シンボル105を選択する、などである。出力ドライバ325は、オーバーサンプリングクロックソース320からのクロック信号(たとえば、クロックエッジ)のサイクルに従って生成されたサンプルに応答してルックアップテーブル328によって選択されたマルチ変調シンボルを伝送する。出力ドライバ325は、得られた伝送マルチ変調シンボルを外部のレシーバ(以下でさらに説明する)に提供するために、得られたサンプルを伝送ピン315を介して送り出すインバータ326を含む場合がある。本明細書で使用する「ピン」は、集積回路が回路板または他の物理的な相互接続(たとえば、パッケージ相互接続または相互接続を介したスルーホール)上のリードに結合するために使用するパッドまたは実際のピンなどの構造をカバーする総称である。スループットのさらなる増加を提供するために、入力データストリームは、ビット多重分離の前に符号化されたランレングスであることなどによって可逆的に符号化される場合がある。

図3Bは、4つのマルチ変調シンボル100〜115の得られた位相信号点配置図(phase constellation)を示す。すべてのシンボルは、x軸上にある。マルチ変調シンボル100および105はそれらの立下りエッジをビット境界線の終点と合わせられるので、これらのシンボルは、任意に負の位相を有するものと見なされるが、マルチ変調シンボル110および115は、正の位相を有するものと見なされる。マルチ変調シンボル105および115のパルス幅がマルチ変調シンボル100および110のパルス幅よりも長いので、マルチ変調シンボル105および115は、それらのより大きいエネルギーを表すために原点から、より大きく変位する。

トランスミッタ300の伝送ピン315は、図3Cに示すように、プリント回路板上のリードなどの適切な伝送チャネルを介してレシーバ360の受信ピン335に結合する。レシーバ360は、受信ピン335上の受信シンボルを復調するための復調器345を含む。たとえば、復調器345は、オーバーサンプリングクロック330のクロック信号(たとえば、クロックエッジ)のサイクルに応答して受信シンボルのサンプルを生成するためのインバータ370を含む入力回路340を含む場合がある。したがって、受信シンボルは、復調器345におけるサンプルの列によって表される。復調器345は、開始サンプルがしきい値(たとえば、2で除算されたトランスミッタ300によって使用された電源電圧)よりも大きいかどうかを判定するために、その列内の開始サンプル(または、サンプル)を分析する場合がある。開始サンプルがしきい値よりも大きい場合、復調器345は、受信したマルチ変調シンボルが、シンボル周期の始点との立上りエッジ整合を有し、ビットマルチプレクサ350によって受信される対応する位相変調ビット(たとえば、対応するビット375)を生成すると判定する。同様に、変調器345は、どのパルス幅が受信したマルチ変調シンボルに対応するかを判定するために電圧しきい値を超えるサンプルの受信列のサンプルの数をカウントする場合がある。判定されたパルス幅に基づいて、変調器345は、ビットマルチプレクサ350によってさらに受信される対応する位相変調ビット(たとえば、対応するビット375)を生成する。ビットマルチプレクサ350は、次いで、受信データビットストリーム380を生成するために得られたビット列を多重化する。トランスミッタ300は、レシーバ360がそのオーバーサンプリングクロック330をトランスミッタ300のオーバーサンプリングクロック320に周期的に合わせてもよいように、そのオーバーサンプリングクロックのサイクルに応答してサンプルのトレーニング列を周期的に伝送する場合がある。

オーバーサンプリングクロック信号400のサンプルに関して実行される、レシーバ360におけるマルチ変調シンボル100〜115の復調が図4に示される。オーバーサンプリングクロック330と320を互いに同相に維持するために、トランスミッタ300は、50%デューティサイクルを有するパルスの列などのトレーニングシーケンスを周期的に伝送する場合がある。マルチ変調シンボルは、次いで、通常UARTにおいて実行される、フレームおよびヘッダを使用して伝送される場合がある。フレーム寸法およびヘッダ寸法は、レシーバとトランスミッタの両方に知られる。したがって、レシーバは、この既知の構造に関するフレームのシンボル境界線を決定する場合がある。図4に示すように、図3のレシーバ360は、位相を判定するために各マルチ変調シンボル100〜115のオーバーサンプリングクロック信号400に従ってサンプリングされた初期サンプルを使用する場合がある。その第1のサンプルが0である場合、レシーバ360は、マルチ変調シンボル100または105のいずれかを復調しつつあることを知る。これらのマルチ変調シンボル間を区別するために、レシーバ360は、各サンプルを電源電圧の1/2などのしきい値と比較することによってシンボルのパルス幅を判定するために、バイナリ0であるサンプルのカウントと比較して、バイナリ1(電源電圧)であるマルチ変調シンボルにわたるサンプルの数をカウントする場合がある。逆に、初期サンプルがバイナリ1である場合、レシーバ360は、次いで、マルチ変調シンボル110と115との間を区別しなければならない。この差異は、受信したマルチ変調シンボルのサンプリングからのバイナリ1サンプリングのカウントを、この同じサンプリングからのバイナリ0サンプルのカウントと比較することによって実行される場合もある。そのようなオーバーサンプリング方式は、より高次の(バイナリよりも大きい)位相およびパルス幅変調を復調するために容易に拡張される場合がある。加えて、マルチ変調シンボルは、電力消費量のさらに大きい低減とスループットの増加とを可能にするために複数の振幅を使用する場合もある。

システムオンチップ(SOC)505が、複数の周辺デバイス510とマルチ変調シンボルを通信するために、トランスミッタ300などのトランスミッタ(図示せず)およびレシーバ360などのレシーバ(図示せず)で構成される、例示的なシステム500が図5に示される。したがって、各周辺デバイス510は、対応するレシーバおよびトランスミッタも含む。得られたマルチ変調シンボルは、システムバス515を介して伝送される場合がある。システム500は、セルラーフォン、スマートフォン、携帯情報端末、タブレットコンピュータ、ラップトップコンピュータ、デジタルカメラ、ハンドヘルドゲームデバイス、または他の適切なデバイスを含んでもよい。SOC505はまた、周辺デバイス510と通信することに加えて、システムバス515を介して、DRAMなどのメモリ520およびディスプレイコントローラ525と通信する。ディスプレイコントローラ525は、今度は、ディスプレイ535を駆動するビデオプロセッサ530に結合する。

ここで、トランスミッタ300の例示的な動作方法が、図6のフローチャートに関して説明される。本方法は、少なくとも1つのパルス幅変調ビットおよび少なくとも1つの位相変調ビットを受信する動作600を含む。ビットデマルチプレクサ305におけるデータビットストリームの受信と、トランスミッタ300内の変調器310への位相変調ビットおよびパルス幅変調ビットの得られた多重分離は、動作600の一例である。本方法は、少なくとも1つのパルス幅変調ビットに基づく動作605も含み、選択されたパルス幅を提供するために少なくとも第1のパルス幅と第2のパルス幅との間で選択するステップを含む。同様に、本方法は、少なくとも1つの位相変調ビットに基づく動作610を含み、選択されたエッジ整合を提供するために、少なくとも、シンボル周期の始点との選択されたパルス幅の立上りエッジ整合と、またシンボル周期の終点との選択されたパルス幅の立下りエッジ整合との間で選択するステップを含む。ルックアップテーブル328による適切なシンボルの選択は、動作605および610の一例である。最後に、本方法は、選択されたパルス幅および選択されたエッジ整合に従ってシンボル周期内にシンボルを伝送する動作615を含み、このシンボルは、選択されたパルス幅の間は電源電圧に等しく、選択されたパルス幅の外部ではグランドに等しい。出力ドライバ325によるシンボルの伝送は、動作615の一例である。

当業者には現時点で了解されるように、目下の特定の応用例に応じて、本開示のデバイスの材料、装置、構成および使用方法において、また、それらに対して、多くの修正、代替、および変形を、その範囲から逸脱することなく行うことができる。これに照らして、本明細書において図示および説明されている特定の実施形態はそのいくつかの例としてのものにすぎないため、本開示の範囲はそれらの特定の実施形態の範囲に限定されるべきではなく、むしろ、下記に添付されている特許請求の範囲およびそれらの機能的な均等物の範囲と完全に同等であるべきである。

100 第1のパルス
105 第2のパルス
110 パルス
115 パルス
200 パルス幅変調シーケンス
205 位相変調シーケンス
210 マルチ変調シーケンス
300 トランスミッタ
305 ビットデマルチプレクサ
310 変調器
315 伝送ピン
320 オーバーサンプリングクロックソース
325 出力ドライバ
326 インバータ
328 ルックアップテーブル
330 オーバーサンプリングクロック
335 受信ピン
340 入力回路
345 復調器
350 ビットマルチプレクサ
360 レシーバ
370 インバータ
375 対応するビット
380 データビットストリーム
400 オーバーサンプリングクロック信号
500 システム
505 システムオンチップ、SOC
510 周辺デバイス
515 システムバス
520 メモリ
525 ディスプレイコントローラ
530 ビデオプロセッサ
535 ディスプレイ

Claims

少なくとも1つのパルス幅変調ビットおよび少なくとも1つの位相変調ビットを受信するステップと、
前記少なくとも1つのパルス幅変調ビットに基づいて、選択されたパルス幅を提供するために少なくとも第1のパルス幅と第2のパルス幅との間で選択するステップと、
前記少なくとも1つの位相変調ビットに基づいて、選択されたエッジ整合を提供するために、少なくとも、シンボル周期の始点との前記選択されたパルス幅の立上りエッジ整合と、また前記シンボル周期の終点との前記選択されたパルス幅の立下りエッジ整合との間で選択するステップと、
前記選択されたパルス幅および前記選択されたエッジ整合に応じて前記シンボル周期内にマルチ変調シンボルを伝送するステップであって、前記マルチ変調シンボルが、前記選択されたパルス幅の間は電源電圧に等しく、前記選択されたパルス幅の外部ではグランドに等しい、ステップと
を含む、方法。
前記第1のパルス幅が前記シンボル周期の第1の部分を含み、第2のパルス幅が前記シンボル周期の残りの第2の部分を含む、請求項1に記載の方法。
前記第1のパルス幅が前記シンボル周期の25%であり、前記第2のパルス幅が前記シンボル周期の75%である、請求項2に記載の方法。
前記マルチ変調シンボルを伝送するステップが、第1のオーバーサンプリングクロック信号のサイクルに応答して前記シンボルのサンプルを伝送するステップを含む、請求項1に記載の方法。
レシーバにおいて、サンプルの列を提供するために第2のオーバーサンプリングクロックに従って前記シンボル周期にわたって前記マルチ変調シンボルをサンプリングするステップと、
前記選択されたエッジ整合が前記立上りエッジ整合であるか、または前記立下りエッジ整合であるかを判定するために前記サンプルの列内の前記サンプルのうちの第1のサンプルを使用するステップと
をさらに含む、請求項4に記載の方法。
前記サンプルの列に関して、第1のカウントを提供するために前記電源電圧に等しい前記サンプルをカウントし、かつ第2のカウントを提供するためにグランドに等しい前記サンプルをカウントするステップと、
前記選択されたパルス幅が前記第1のパルス幅であるか、または前記第2のパルス幅であるかを判定するために前記第1のカウントと前記第2のカウントとを比較するステップと
をさらに含む、請求項4に記載の方法。
前記マルチ変調シンボルを伝送するステップが、伝送ピンを介して前記マルチ変調シンボルを伝送するステップを含む、請求項4に記載の方法。
前記第1のオーバーサンプリングクロック信号のサイクルに応答して前記伝送ピンを介してトレーニングシーケンスを周期的に伝送するステップをさらに含む、請求項7に記載の方法。
各トレーニングシーケンスを受信することに応答してレシーバにおいて第2のオーバーサンプリングクロック信号を周期的に合わせるステップをさらに含む、請求項8に記載の方法。
前記マルチ変調シンボルを伝送するステップが、少なくとも1つの他のマルチ変調シンボルとともに前記マルチ変調シンボルをランレングス符号化するステップをさらに含む、請求項1に記載の方法。
入力データビットストリームをパルス幅変調ビットの列および位相変調ビットの列に多重分離するためのビットデマルチプレクサであって、ビット対の列を形成するために各位相変調ビットが前記パルス幅変調ビットのうちの対応する1つとペアリングされる、ビットデマルチプレクサと、
各ビット対を受信し、かつ前記ビット対における前記パルス幅変調ビットのバイナリ値に基づいて、選択されたパルス幅をマルチ変調シンボルに提供するために少なくとも第1のパルス幅と第2のパルス幅との間で選択するように構成され、かつ対応する位相変調ビットのバイナリ値に応答して、選択されたエッジ整合を前記マルチ変調シンボルに提供するために、少なくともシンボル周期の始点との前記選択されたパルス幅の立上りエッジ整合と、前記シンボル周期の終点との選択されたパルス幅の立下りエッジ整合との間で選択するように構成される変調器と、
伝送ピンと、
前記シンボル周期内に前記伝送ピンを介して前記マルチ変調シンボルを駆動するように構成される出力ドライバであって、前記選択されたパルス幅の間は前記伝送ピンを充電し、かつ前記選択されたパルス幅の外部では前記伝送ピンをグランドに放電するように構成される、出力ドライバと
を含む、トランスミッタ。
前記変調器が、各ビット対に関して、前記ビット対のパルス幅変調ビットの前記バイナリ値に応答して前記選択されたパルス幅を参照し、かつ前記ビット対の位相変調ビットの前記バイナリ値に応答して前記選択されたエッジ整合を参照するように構成されるルックアップテーブルを含む、請求項11に記載のトランスミッタ。
前記出力ドライバがインバータを含む、請求項11に記載のトランスミッタ。
前記出力ドライバが、オーバーサンプリングクロックのサンプルに応答して伝送ピンを介して前記マルチ変調シンボルを駆動するようにさらに構成される、請求項13に記載のトランスミッタ。
前記出力ドライバが、前記オーバーサンプリングクロックのサンプルに応答してトレーニング列を周期的に伝送するようにさらに構成される、請求項14に記載のトランスミッタ。
受信ピンと、
受信したマルチ変調シンボル内のパルスが第1のパルス幅を有するか、または第2のパルス幅を有するかに応答して前記受信したマルチ変調シンボルのパルス幅変調ビットを判定するためにシンボル周期の間に前記受信ピン上で受信された前記受信したマルチ変調シンボルを復調するように構成され、かつ前記パルスが前記シンボル周期の始点との立上りエッジ整合を有するか、または前記シンボル周期の終点との立下りエッジ整合を有するかに応答して前記受信したマルチ変調シンボルの位相変調ビットを判定するように構成される復調器と、
前記パルス幅変調ビットおよび前記位相変調ビットを入力データストリームに多重化するように構成されるビットマルチプレクサと
を含む、レシーバ。
オーバーサンプリングクロック信号を提供するように構成されるオーバーサンプリングクロックソースであって、前記復調器が、サンプルの列を提供するために前記オーバーサンプリングクロック信号のサイクルに応答して前記受信したマルチ変調シンボルをサンプリングするように構成される、オーバーサンプリングクロックソース
をさらに含む、請求項16に記載のレシーバ。
前記復調器が、前記位相変調ビットを判定するために前記サンプルのうちの少なくとも第1のサンプルをしきい値と比較するようにさらに構成される、請求項17に記載のレシーバ。
前記復調器は、前記サンプルのうちのどれが前記しきい値を超えるかをカウントするために前記列内の各サンプルをしきい値と比較するようにさらに構成され、前記復調器は、前記カウントに応答して前記パルス幅変調ビットを判定するようにさらに構成される、請求項17に記載のレシーバ。
前記レシーバが、受信したトレーニング列に応答して前記オーバーサンプリングクロック信号を合わせるようにさらに構成される、請求項17に記載のレシーバ。