KR840001725A - 디코오드 논리를 갖는 디지탈 직렬 인터페이스 - Google Patents

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KR840001725A
KR840001725A KR1019820004298A KR820004298A KR840001725A KR 840001725 A KR840001725 A KR 840001725A KR 1019820004298 A KR1019820004298 A KR 1019820004298A KR 820004298 A KR820004298 A KR 820004298A KR 840001725 A KR840001725 A KR 840001725A
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South Korea
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pulse
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gate
logic
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KR1019820004298A
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English (en)
Inventor
제이. 고스 개리 (외 3)
Original Assignee
니콜라스 프레시노스
허니웰 인포오메이숀 시스템스 인코오포레이티드
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
    • H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
    • H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes

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Abstract

내용 없음

Description

디코오드 논리를 갖는 디지털 직렬 인터페이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 데이터통신 인터페이스에 대한 도식적인 블록다이어그램,
제4도는 디지털 변환논리의 논리블록 다이어그램,
제5도는 본 발명을 타이밍시키는데 사용되는 타이밍 다이어그램.

Claims (8)

  1. 이전의 펄스가 음일 때 양으로 되는 펄스와 이전의 펄스가 양일 때 음으로 되는 펄스인 양의 펄스와 음의 펄스 둘 중의 하나로 표시되어 논리 "0"의 특성을 갖는 논리 "1"과 "0"들을 지시하고, 펄스가 없을 때에 표시가 되는 논리 "1"의 특성을 갖는 논리 "1"과 "0"들을 지지하는 디코딩 전자 데이터 펄스에 대한 장치에 있어서, (a) 논리 "0"을 지시하는 첫 번째 주기 T1을 갖는 첫 번째 펄스를 수신하기 위한 제1수단; (b) 두 번째 주기 T2를 갖는 두 번째 펄스로 첫 번째 펄스를 전이시키기 위한 전술한 제1 수단에 결합되는 제2수단; 그리고, (c)두번째 펄스에 반응하는 양의 신호를 제공하기 위한 전술인 제2수단에 결합되제3 수단으로 구성되는 전술한 장치.
  2. 제1항에 있어서, 음의 신호가 두 번째 펄스에 반응해서 전술한 제3 수단에 의하여 제공되는 장치.
  3. 논리 "0"들을 표시하는 몇 개의 변환되는 양 또는 음의 전자펄스에 반응해서 발생된 주기 T1의 첫 번째 음의 전자펄스를 디코오딩하기 위한 장치에 있어서, (a) 주기 T1의 첫 번째 음의 펄스를 수신하기 위한 제1 수단; (b) 주기 T2의 두 번째 음의 펄스로 첫 번째 음의 펄스를 전이시키기 위한 제1 수단에 결합되는 제2 수단과; 그리고, (c) 전술한 두 번째 음의 펄스에 반응해서 양과 음의 신호를 제공하기 위한 전술한 제2 수단에 결함되는 제3 수단으로 구성되는 전술한 장치.
  4. 제3항에 있어서, 전술한 제1 수단이 음의 NOR게이트인 특성을 가지는 장치.
  5. 제4항에 있어서, 두 번째 양의 펄스에 반응해서 발생된 첫 번째 음의 전자펄스(업)을 수신하기 위한 하나의 게이트와 두 번째 음의 펄스에 반응해서 발생된 첫 번째 음의 전자펄스(다운)을 수신하기 위한 또다른 하나의 게이트인 최소한 두 개의 음의 NOR 게이트가 있는 장치.
  6. 제5항에 있어서, 전술한 제2 수단이 플립플롭과 양의 NAND 게이트인 특성을 지닌 장치.
  7. 제5항에 있어서, 최소한 하나의 다른 음의 NOR 게이트와 양의 NAND 게이트에 결합되는 최소한 두 개의 다른 플립플롭과, 최소한 하나의 음의 NOR 게이트와 양의 NAND 게이트에 결합되는 최소한 두 개의 플립플롭이 있는 특성을 가지는 장치.
  8. 제7항에 있어서, 전술한하나의 양의 NAND 게이트와 다른 하나의 양의 NAND 게이트에 결합되는 다른 NAND 게이트까지를 포함하는 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019820004298A 1981-09-23 1982-09-23 디코오드 논리를 갖는 디지탈 직렬 인터페이스 KR840001725A (ko)

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US30475681A 1981-09-23 1981-09-23
US81-304756 1981-09-23

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Family

ID=23177870

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KR1019820004298A KR840001725A (ko) 1981-09-23 1982-09-23 디코오드 논리를 갖는 디지탈 직렬 인터페이스

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* Cited by examiner, † Cited by third party
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EP0075480A3 (en) 1983-09-07
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YU211382A (en) 1985-03-20
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