JPH04334239A - データ・フォーマット検出回路 - Google Patents
データ・フォーマット検出回路Info
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- JPH04334239A JPH04334239A JP3105835A JP10583591A JPH04334239A JP H04334239 A JPH04334239 A JP H04334239A JP 3105835 A JP3105835 A JP 3105835A JP 10583591 A JP10583591 A JP 10583591A JP H04334239 A JPH04334239 A JP H04334239A
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- 238000004891 communication Methods 0.000 claims abstract description 15
- 238000006243 chemical reaction Methods 0.000 claims abstract description 11
- 238000005070 sampling Methods 0.000 claims description 15
- 230000001360 synchronised effect Effects 0.000 abstract description 4
- 238000003708 edge detection Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、データ・フォーマット
検出回路に関し、特に、ＤＣＥ（データ回線終端装置）
で使用するＤＴＥ（データ端末装置）−ＤＣＥ間の通信
データ・フォーマットを自動的に検出するデータ・フォ
ーマット検出回路に関する。
検出回路に関し、特に、ＤＣＥ（データ回線終端装置）
で使用するＤＴＥ（データ端末装置）−ＤＣＥ間の通信
データ・フォーマットを自動的に検出するデータ・フォ
ーマット検出回路に関する。
【０００２】ＤＣＥを介するデータ通信において、ＣＣ
ＩＴＴ勧告Ｖ．２５ｂｉｓ シリアル自動起呼手順の拡
張コマンドとしてＳＥＴコマンドが設定されている場合
がある。このようなデータ通信では、非同期通信時、Ｄ
ＣＥはＤＴＥよりＩＡキャラクタによる「ＳＥＴＣＲ」
（ＣＲ：キャリッジ・リターン）を受信することにより
通信に使用されているデータ・フォーマットの自動検出
を行う。 これ以降、検出したデータ・フォーマットに従って、Ｄ
ＴＥに対しコマンドの受信、インディケーションの送信
を行う。従って、ＤＣＥはＤＴＥより受信する「ＳＥＴ
ＣＲ」よりデータ・フォーマットの検出が必要となる。
ＩＴＴ勧告Ｖ．２５ｂｉｓ シリアル自動起呼手順の拡
張コマンドとしてＳＥＴコマンドが設定されている場合
がある。このようなデータ通信では、非同期通信時、Ｄ
ＣＥはＤＴＥよりＩＡキャラクタによる「ＳＥＴＣＲ」
（ＣＲ：キャリッジ・リターン）を受信することにより
通信に使用されているデータ・フォーマットの自動検出
を行う。 これ以降、検出したデータ・フォーマットに従って、Ｄ
ＴＥに対しコマンドの受信、インディケーションの送信
を行う。従って、ＤＣＥはＤＴＥより受信する「ＳＥＴ
ＣＲ」よりデータ・フォーマットの検出が必要となる。
【０００３】
【従来の技術】従来、この種のデータ・フォーマット検
出回路においては、ＤＴＥとの通信にＣＰＵより制御さ
れるシリアルインタフェースＬＳＩが用いられている。 ＣＰＵのソフトウェアがキャラクタ長の許す最大のデー
タ長のフォーマットで受信できるように設定して、シリ
アルインタフェースＬＳＩにＳＥＴコマンドを受信させ
、受信データを解析してフォーマットを検出している。
出回路においては、ＤＴＥとの通信にＣＰＵより制御さ
れるシリアルインタフェースＬＳＩが用いられている。 ＣＰＵのソフトウェアがキャラクタ長の許す最大のデー
タ長のフォーマットで受信できるように設定して、シリ
アルインタフェースＬＳＩにＳＥＴコマンドを受信させ
、受信データを解析してフォーマットを検出している。
【０００４】更に、検出結果のフォーマットで通信する
為に、ＣＰＵのソフトウェアがシリアルインタフェース
ＬＳＩに、インディケーション送信時には検出したフォ
ーマットによる設定を行い、コマンド受信時には次回の
ＳＥＴコマンドに備えて再びデータ長のフォーマットに
設定することを、交互に繰り返している。
為に、ＣＰＵのソフトウェアがシリアルインタフェース
ＬＳＩに、インディケーション送信時には検出したフォ
ーマットによる設定を行い、コマンド受信時には次回の
ＳＥＴコマンドに備えて再びデータ長のフォーマットに
設定することを、交互に繰り返している。
【０００５】
【発明が解決しようとする課題】上述した従来のデータ
・フォーマット検出回路では、ソフトウェアがコマンド
受信時とインディケーション送信時にシリアルインタフ
ェースＬＳＩの設定を変更しなければならない。
・フォーマット検出回路では、ソフトウェアがコマンド
受信時とインディケーション送信時にシリアルインタフ
ェースＬＳＩの設定を変更しなければならない。
【０００６】また、コマンド受信時にはシリアルインタ
フェースＬＳＩの設定は実際のフォーマットと異なって
いる場合が多い。そのため、ＣＰＵのソフトウェアが受
信データを以前のフォーマット検出結果に従って受け取
る必要がある。その結果、ソフトウェアがＣＰＵを頻繁
に占有し、ＣＰＵで処理すべき他の処理の稼働率が悪化
する。
フェースＬＳＩの設定は実際のフォーマットと異なって
いる場合が多い。そのため、ＣＰＵのソフトウェアが受
信データを以前のフォーマット検出結果に従って受け取
る必要がある。その結果、ソフトウェアがＣＰＵを頻繁
に占有し、ＣＰＵで処理すべき他の処理の稼働率が悪化
する。
【０００７】更に、コマンド受信時には必ず受信データ
がＳＥＴコマンドであるか否かを判定するソフトウェア
を起動させる必要がある。そのため、通信速度が高速で
、ＳＥＴコマンドに続いて他のコマンドを受信する必要
がある場合、シリアルインタフェースＬＳＩを設定する
ソフトウェア処理が、ＳＥＴコマンドに続いた他のコマ
ンド受信に間に合わない場合が生ずるといる欠点がある
。
がＳＥＴコマンドであるか否かを判定するソフトウェア
を起動させる必要がある。そのため、通信速度が高速で
、ＳＥＴコマンドに続いて他のコマンドを受信する必要
がある場合、シリアルインタフェースＬＳＩを設定する
ソフトウェア処理が、ＳＥＴコマンドに続いた他のコマ
ンド受信に間に合わない場合が生ずるといる欠点がある
。
【０００８】本発明の目的は、コマンド受信時およびイ
ンディケーション送信時に設定を行うためのソフトウェ
アが不要なデータ・フォーマット検出回路を提供するこ
とにある。
ンディケーション送信時に設定を行うためのソフトウェ
アが不要なデータ・フォーマット検出回路を提供するこ
とにある。
【０００９】本発明の他の目的は、通信速度が高速であ
っても、データ・フォーマットの検出が可能なデータ・
フォーマット検出回路を提供することにある。
っても、データ・フォーマットの検出が可能なデータ・
フォーマット検出回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明のデータ・フォー
マット検出回路は、キャラクタ長Ｌビットの調歩同期通
信時、受信データがマーク状態からスペース状態に変化
したことにより、前記受信データを１ビット毎にサンプ
ルする為のクロックを発生するクロック発生回路と；前
記クロックに従って前記受信データを１キャラクタ分サ
ンプルしてパラレルデータを出力するシリアル／パラレ
ル変換回路と；前記クロックより受信済みキャラクタ数
をカウントするカウンタと；受信を期待するキャラクタ
列と実際に受信したキャラクタ列が一致しているか否か
を判定する受信キャラクタ判定回路と；第１及び第２キ
ャラクタの特定のビットを保持するレジスタと；前記受
信キャラクタ判定回路が不一致を示す場合と前記レジス
タが保持した値に相当するデータ・フォーマットが存在
しない場合に回路全体を初期化する制御部と；を有する
ことを特徴とする。
マット検出回路は、キャラクタ長Ｌビットの調歩同期通
信時、受信データがマーク状態からスペース状態に変化
したことにより、前記受信データを１ビット毎にサンプ
ルする為のクロックを発生するクロック発生回路と；前
記クロックに従って前記受信データを１キャラクタ分サ
ンプルしてパラレルデータを出力するシリアル／パラレ
ル変換回路と；前記クロックより受信済みキャラクタ数
をカウントするカウンタと；受信を期待するキャラクタ
列と実際に受信したキャラクタ列が一致しているか否か
を判定する受信キャラクタ判定回路と；第１及び第２キ
ャラクタの特定のビットを保持するレジスタと；前記受
信キャラクタ判定回路が不一致を示す場合と前記レジス
タが保持した値に相当するデータ・フォーマットが存在
しない場合に回路全体を初期化する制御部と；を有する
ことを特徴とする。
【００１１】Ｌは、例えば、９，１０，および１１のい
ずれかである。また、特定のビットは、例えば、（Ｌ−
３）及び（Ｌ−２）ビットである。
ずれかである。また、特定のビットは、例えば、（Ｌ−
３）及び（Ｌ−２）ビットである。
【００１２】
【作用】クロック発生回路は受信データのサンプリング
クロックを発生する。シリアル／パラレル変換回路は受
信データを１キャラクタ分サンプルする。カウンタは受
信済みキャラクタ数をカウントする。受信キャラクタ判
定回路は受信データがフォーマットを検出すべきキャラ
クタ列であるか否かを判定する。レジスタはコマンドの
キャラクタ列の中からフォーマットを識別できるビット
をサンプルし保持する。制御部は各回路を初期化する。 本データ・フォーマット検出回路の動作によりコマンド
受信完了信号が有効となった時点でのフォーマット識別
コードが有効であり、フォーマット検出が完了する。
クロックを発生する。シリアル／パラレル変換回路は受
信データを１キャラクタ分サンプルする。カウンタは受
信済みキャラクタ数をカウントする。受信キャラクタ判
定回路は受信データがフォーマットを検出すべきキャラ
クタ列であるか否かを判定する。レジスタはコマンドの
キャラクタ列の中からフォーマットを識別できるビット
をサンプルし保持する。制御部は各回路を初期化する。 本データ・フォーマット検出回路の動作によりコマンド
受信完了信号が有効となった時点でのフォーマット識別
コードが有効であり、フォーマット検出が完了する。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１に本発明のデータ・フォーマット検出
回路の原理を示す。
回路の原理を示す。
【００１５】本発明のデータ・フォーマット検出回路は
、クロック発生回路１と、シリアル／パラレル変換回路
２と、カウンタ３と、受信キャラクタ判定回路４と、レ
ジスタ５と、制御部６とを有する。
、クロック発生回路１と、シリアル／パラレル変換回路
２と、カウンタ３と、受信キャラクタ判定回路４と、レ
ジスタ５と、制御部６とを有する。
【００１６】クロック発生回路１は受信データ１０のサ
ンプリングクロック１１を発生する。詳細に述べると、
クロック発生回路１は、受信データ１０を監視し、スタ
ートビットを検出したら受信データ１０のビット列に同
期したサンプリングクロック１１を出力する。クロック
発生回路１は後述するキャラクタ受信完了パルス１５に
より初期化される。
ンプリングクロック１１を発生する。詳細に述べると、
クロック発生回路１は、受信データ１０を監視し、スタ
ートビットを検出したら受信データ１０のビット列に同
期したサンプリングクロック１１を出力する。クロック
発生回路１は後述するキャラクタ受信完了パルス１５に
より初期化される。
【００１７】シリアル／パラレル変換回路２は受信デー
タ１０を１キャラクタ分サンプルする。すなわち、シリ
アル／パラレル変換回路１は受信データ１０をサンプリ
ングクロック１１に従ってサンプルする。キャラクタ長
をＬビットとした場合、シリアル／パラレル変換回路２
はＬビットのパラレルデータ１２を出力する。
タ１０を１キャラクタ分サンプルする。すなわち、シリ
アル／パラレル変換回路１は受信データ１０をサンプリ
ングクロック１１に従ってサンプルする。キャラクタ長
をＬビットとした場合、シリアル／パラレル変換回路２
はＬビットのパラレルデータ１２を出力する。
【００１８】カウンタ３は受信済みキャラクタ数をカウ
ントする。詳細に述べると、カウンタ３はサンプリング
クロック１１をカウントし、Ｌカウント毎にキャラクタ
受信完了パルス１５を出力する。また、フォーマットを
検出すべきコマンドのキャラクタ列を受信完了した時点
で、カウンタ３はコマンド受信完了信号１６を出力する
。
ントする。詳細に述べると、カウンタ３はサンプリング
クロック１１をカウントし、Ｌカウント毎にキャラクタ
受信完了パルス１５を出力する。また、フォーマットを
検出すべきコマンドのキャラクタ列を受信完了した時点
で、カウンタ３はコマンド受信完了信号１６を出力する
。
【００１９】受信キャラクタ判定回路４は受信データが
フォーマットを検出すべきキャラクタ列であるか否かを
判定する。すなわち、フォーマットを検出すべきキャラ
クタ列がＮキャラクタより構成されている場合、受信キ
ャラクタ判定回路４はＬビットのパラレルデータ１２を
キャラクタ受信完了パルス１５のタイミングで第１キャ
ラクタのキャラクタコードと比較し、これらが不一致の
場合、キャラクタエラー信号１７を出力する。Ｌビット
のパラレルデータと第１キャラクタのキャラクタコード
とが一致した場合には、受信キャラクタ判定回路４は次
のキャラクタ受信完了パルス１５でＬビットのパラレル
データと第２キャラクタコードとを比較し、第１キャラ
クタの場合と同様に動作する。以降、第２キャラクタか
ら第Ｎキャラクタまで、受信キャラクタ判定回路４は受
信キャラクタ列の判定を１キャラクタ毎に行う。
フォーマットを検出すべきキャラクタ列であるか否かを
判定する。すなわち、フォーマットを検出すべきキャラ
クタ列がＮキャラクタより構成されている場合、受信キ
ャラクタ判定回路４はＬビットのパラレルデータ１２を
キャラクタ受信完了パルス１５のタイミングで第１キャ
ラクタのキャラクタコードと比較し、これらが不一致の
場合、キャラクタエラー信号１７を出力する。Ｌビット
のパラレルデータと第１キャラクタのキャラクタコード
とが一致した場合には、受信キャラクタ判定回路４は次
のキャラクタ受信完了パルス１５でＬビットのパラレル
データと第２キャラクタコードとを比較し、第１キャラ
クタの場合と同様に動作する。以降、第２キャラクタか
ら第Ｎキャラクタまで、受信キャラクタ判定回路４は受
信キャラクタ列の判定を１キャラクタ毎に行う。
【００２０】レジスタ５はコマンドのキャラクタ列の中
からフォーマットを識別できるビットをサンプルし保持
する。詳細に述べると、レジスタ５はパラレルデータの
中から（Ｌ−３）ビット１３と（Ｌ−２）ビット１４を
選び、キャラクタ受信完了信号１５を用いて第１キャラ
クタと第２キャラクタのビット（Ｌ−３）とビット（Ｌ
−２）をサンプルし、これらサンプルした信号をフォー
マット識別コード１８として出力する。
からフォーマットを識別できるビットをサンプルし保持
する。詳細に述べると、レジスタ５はパラレルデータの
中から（Ｌ−３）ビット１３と（Ｌ−２）ビット１４を
選び、キャラクタ受信完了信号１５を用いて第１キャラ
クタと第２キャラクタのビット（Ｌ−３）とビット（Ｌ
−２）をサンプルし、これらサンプルした信号をフォー
マット識別コード１８として出力する。
【００２１】制御部６は各回路を初期化するためのもの
である。すなわち、制御部６はキャラクタエラー信号１
７が有効またはフォーマット識別信号１８の状態に該当
するフォーマットが存在しないときに初期化要求信号１
９を出力する。この初期化要求信号１９により各回路を
初期化させ、再び回路全体をコマンド待ち状態にする。
である。すなわち、制御部６はキャラクタエラー信号１
７が有効またはフォーマット識別信号１８の状態に該当
するフォーマットが存在しないときに初期化要求信号１
９を出力する。この初期化要求信号１９により各回路を
初期化させ、再び回路全体をコマンド待ち状態にする。
【００２２】本データ・フォーマット検出回路の動作に
よりコマンド受信完了信号１６が有効となった時点での
フォーマット識別コード１８が有効であり、フォーマッ
ト検出が完了する。
よりコマンド受信完了信号１６が有効となった時点での
フォーマット識別コード１８が有効であり、フォーマッ
ト検出が完了する。
【００２３】図２に本発明の一実施例によるデータ・フ
ォーマット検出回路を示す。
ォーマット検出回路を示す。
【００２４】本実施例によるデータ・フォーマット検出
回路は、エッジ検出回路３１と、分周回路３２と、シフ
トレジスタ３３と、ビット・カウンタ３４と、キャラク
タ・カウンタ３５と、キャラクタ比較器３６と、ビット
・レジスタ３７と、デコーダ３８と、２つのオアゲート
３９および４０とを有する。
回路は、エッジ検出回路３１と、分周回路３２と、シフ
トレジスタ３３と、ビット・カウンタ３４と、キャラク
タ・カウンタ３５と、キャラクタ比較器３６と、ビット
・レジスタ３７と、デコーダ３８と、２つのオアゲート
３９および４０とを有する。
【００２５】エッジ検出回路３１と分周回路３２とによ
って図１のクロック発生回路１が構成される。シフトレ
ジスタ３３は図１のシリアル／パラレル変換回路２とし
て働く。ビット・カウンタ３４とキャラクタ・カウンタ
３５との組み合わせは図１のカウンタ３として作用する
。キャラクタ比較器３６は受信キャラクタ判定回路４と
して働く。ビット・レジスタ３７は図１のレジスタ５と
して作用する。デコーダ３８とオアゲート３９との組み
合わせは図１の制御部６として働く。
って図１のクロック発生回路１が構成される。シフトレ
ジスタ３３は図１のシリアル／パラレル変換回路２とし
て働く。ビット・カウンタ３４とキャラクタ・カウンタ
３５との組み合わせは図１のカウンタ３として作用する
。キャラクタ比較器３６は受信キャラクタ判定回路４と
して働く。ビット・レジスタ３７は図１のレジスタ５と
して作用する。デコーダ３８とオアゲート３９との組み
合わせは図１の制御部６として働く。
【００２６】図２において、４２は受信データであり、
図１の受信データ１０に相当する。４３は動作クロック
であり、４４はスタート・ビット検出信号である。４５
はサンプリングクロックであり、図１のサンプリングク
ロック１１に相当する。４６、４７、および４８はそれ
ぞれ７ビットデータ、第８ビット、および第９ビットで
あり、これらは図１のパラレルデータ１２に相当する。 又、第８ビット４７および第９ビット４８はそれぞれ図
１のＬ−３ビット１３およびＬ−２ビット１４に相当す
る。４９はキャラクタ受信完了パルスで、図１のキャラ
クタ受信完了パルス１５に相当する。５０はコマンド受
信完了信号であり、図１のコマンド受信完了信号１６に
相当する。５１はキャラクタエラー信号であり、図１の
キャラクタエラー信号１７に相当する。５２、５３、５
４、および５５は、それぞれ、第２キャラクタ・９ビッ
ト、第２キャラクタ・８ビット、第１キャラクタ・９ビ
ット、および第１キャラクタ・８ビットであり、図１の
フォーマット識別信号１８に相当する。５６は初期化要
求信号であり、図１の初期化要求信号１９に相当する。
図１の受信データ１０に相当する。４３は動作クロック
であり、４４はスタート・ビット検出信号である。４５
はサンプリングクロックであり、図１のサンプリングク
ロック１１に相当する。４６、４７、および４８はそれ
ぞれ７ビットデータ、第８ビット、および第９ビットで
あり、これらは図１のパラレルデータ１２に相当する。 又、第８ビット４７および第９ビット４８はそれぞれ図
１のＬ−３ビット１３およびＬ−２ビット１４に相当す
る。４９はキャラクタ受信完了パルスで、図１のキャラ
クタ受信完了パルス１５に相当する。５０はコマンド受
信完了信号であり、図１のコマンド受信完了信号１６に
相当する。５１はキャラクタエラー信号であり、図１の
キャラクタエラー信号１７に相当する。５２、５３、５
４、および５５は、それぞれ、第２キャラクタ・９ビッ
ト、第２キャラクタ・８ビット、第１キャラクタ・９ビ
ット、および第１キャラクタ・８ビットであり、図１の
フォーマット識別信号１８に相当する。５６は初期化要
求信号であり、図１の初期化要求信号１９に相当する。
【００２７】図３に図２の回路の動作を説明するタイム
チャートを示し、図４に図２の回路の動作を説明するた
めの、第２キャラクタ・９ビット５２、第２キャラクタ
・８ビット５３、第１キャラクタ・９ビット５４、およ
び第１キャラクタ・８ビット５５の状態説明図を示す。
チャートを示し、図４に図２の回路の動作を説明するた
めの、第２キャラクタ・９ビット５２、第２キャラクタ
・８ビット５３、第１キャラクタ・９ビット５４、およ
び第１キャラクタ・８ビット５５の状態説明図を示す。
【００２８】以下、図２ないし図４を参照して、本実施
例の動作について説明する。
例の動作について説明する。
【００２９】本実施例のデータ・フォーマット検出回路
は、キャラクタ長Ｌが１１ビットである。
は、キャラクタ長Ｌが１１ビットである。
【００３０】受信データ４２として、ＳＥＴコマンドの
キャラクタ「Ｓ」が受信したとする。このとき、受信デ
ータ４２は図３の４２’に示す波形となる。波形４２’
においてＭはマーク状態、Ｓはスペース状態を示す。受
信データ４２のＢ８及びＢ９は、データ・フォーマット
により状態が異なる。
キャラクタ「Ｓ」が受信したとする。このとき、受信デ
ータ４２は図３の４２’に示す波形となる。波形４２’
においてＭはマーク状態、Ｓはスペース状態を示す。受
信データ４２のＢ８及びＢ９は、データ・フォーマット
により状態が異なる。
【００３１】エッヂ検出回路３１は受信データ４２の通
信速度より充分高速な動作クロック４３を用いて受信デ
ータ４２を監視している。エッヂ検出回路３１は、受信
データ４２の最初の立ち上がりでスタート・ビット検出
信号４４を有効にする（図３の波形４４’を参照）。ス
タート・ビット検出信号４４が有効になることにより、
リセットが解除される分周回路３２が受信データ４２の
通信速度と同等な速度のサンプリングクロック４５を出
力する。従って、図３の波形４５’に示すような、サン
プリングクロック４５は受信データ４２のスタートビッ
トに同期し、かつ、立ち上がりが各ビットの中央にくる
信号となる。
信速度より充分高速な動作クロック４３を用いて受信デ
ータ４２を監視している。エッヂ検出回路３１は、受信
データ４２の最初の立ち上がりでスタート・ビット検出
信号４４を有効にする（図３の波形４４’を参照）。ス
タート・ビット検出信号４４が有効になることにより、
リセットが解除される分周回路３２が受信データ４２の
通信速度と同等な速度のサンプリングクロック４５を出
力する。従って、図３の波形４５’に示すような、サン
プリングクロック４５は受信データ４２のスタートビッ
トに同期し、かつ、立ち上がりが各ビットの中央にくる
信号となる。
【００３２】シフトレジスタ３３はサンプリングクロッ
ク４５を用いて受信データ４２をシフトする為、受信デ
ータに比べ、第９ビット４８は１．５ビット分、第８ビ
ット４７は２．５ビット分遅れ、キャラクタ「Ｓ」の最
終ビットをサンプルした時点では、７ビットデータ４６
はキャラクタ「Ｓ」のＡＳＣＩＩコードと同じ５３Ｈと
なっている（図３の波形４８’，４７’，４６’参照）
。
ク４５を用いて受信データ４２をシフトする為、受信デ
ータに比べ、第９ビット４８は１．５ビット分、第８ビ
ット４７は２．５ビット分遅れ、キャラクタ「Ｓ」の最
終ビットをサンプルした時点では、７ビットデータ４６
はキャラクタ「Ｓ」のＡＳＣＩＩコードと同じ５３Ｈと
なっている（図３の波形４８’，４７’，４６’参照）
。
【００３３】ビット・カウンタ３４はサンプリングクロ
ック４５をカウントし、１１カウントしたときキャラク
タ受信完了パルス４９を発生する（図３の波形４９’参
照）。
ック４５をカウントし、１１カウントしたときキャラク
タ受信完了パルス４９を発生する（図３の波形４９’参
照）。
【００３４】このタイミングで、キャラクタ比較器３６
は７ビットデータ４６とキャラクタ「Ｓ」のＡＳＣＩＩ
コード５３Ｈとを比較する。これらが一致しなかった場
合、キャラクタ比較器３６は、図３の波形５１’の点線
で示したような、キャラクタエラー信号５１を発生し、
接続されている各回路を初期化する為にオアゲート３９
を通して初期化要求信号５６を発生する。
は７ビットデータ４６とキャラクタ「Ｓ」のＡＳＣＩＩ
コード５３Ｈとを比較する。これらが一致しなかった場
合、キャラクタ比較器３６は、図３の波形５１’の点線
で示したような、キャラクタエラー信号５１を発生し、
接続されている各回路を初期化する為にオアゲート３９
を通して初期化要求信号５６を発生する。
【００３５】ビット・レジスタ３７はキャラクタ受信完
了パルス４９の最初のパルスにより、第８ビット４７を
第１キャラクタ・８ビット５５として、第９ビット４８
を第１キャラクタ・９ビット５４として、出力する。ま
た、２回目のキャラクタ受信完了パルス４９により、ビ
ット・レジスタ３７は第８ビット４７を第２キャラクタ
・８ビット５３として、第９ビット４８を第２キャラク
タ・９ビット５２として、出力する。従って、図３の波
形５４’、５５’に示すように、第１キャラクタ・８ビ
ット５５としてキャラクタ「Ｓ」のＢ８が、第１キャラ
クタ・９ビット５４としてキャラクタ「Ｓ」のＢ９が出
力される。
了パルス４９の最初のパルスにより、第８ビット４７を
第１キャラクタ・８ビット５５として、第９ビット４８
を第１キャラクタ・９ビット５４として、出力する。ま
た、２回目のキャラクタ受信完了パルス４９により、ビ
ット・レジスタ３７は第８ビット４７を第２キャラクタ
・８ビット５３として、第９ビット４８を第２キャラク
タ・９ビット５２として、出力する。従って、図３の波
形５４’、５５’に示すように、第１キャラクタ・８ビ
ット５５としてキャラクタ「Ｓ」のＢ８が、第１キャラ
クタ・９ビット５４としてキャラクタ「Ｓ」のＢ９が出
力される。
【００３６】エッヂ検出回路３１は、キャラクタ受信完
了パルス４９によりオアゲート４０を通してリセットさ
れ、再び受信データ４２の立ち上がりを待つ為、第２キ
ャラクタ以降も同様な動作が行われる。
了パルス４９によりオアゲート４０を通してリセットさ
れ、再び受信データ４２の立ち上がりを待つ為、第２キ
ャラクタ以降も同様な動作が行われる。
【００３７】キャラクタ比較器３６ではリセットされな
い限り、キャラクタ受信完了パルス４９の２回目のパル
スで「Ｅ」、３回目のパルスで「Ｔ」、４回目のパルス
で「ＣＲ」のＡＳＣＩＩコードと７ビットデータ４６を
比較する。
い限り、キャラクタ受信完了パルス４９の２回目のパル
スで「Ｅ」、３回目のパルスで「Ｔ」、４回目のパルス
で「ＣＲ」のＡＳＣＩＩコードと７ビットデータ４６を
比較する。
【００３８】キャラクタ・カウンタ３５はキャラクタ受
信完了パルス４９を４カウントした時点でコマンド受信
完了信号５０を有効にする。この時点での信号５２〜５
５の状態の表す意味はその性質上、図４のようになる。
信完了パルス４９を４カウントした時点でコマンド受信
完了信号５０を有効にする。この時点での信号５２〜５
５の状態の表す意味はその性質上、図４のようになる。
【００３９】本回路が対応するフォーマットはキャラク
タ長が１１ビットであり、データ・ビット長は７または
８、パリティは偶数、奇数、スペース固定、マーク固定
、無のいずれか、ストップビット長は１または２である
。
タ長が１１ビットであり、データ・ビット長は７または
８、パリティは偶数、奇数、スペース固定、マーク固定
、無のいずれか、ストップビット長は１または２である
。
【００４０】図４の下側の９つの組合わせは、このフォ
ーマットでは有り得ない組合わせであり、ビットエラー
を起こしていると思われる。
ーマットでは有り得ない組合わせであり、ビットエラー
を起こしていると思われる。
【００４１】デコーダ３８は、コマンド受信完了信号５
０が有効になる直前に、信号５２〜５５が有り得ない組
合わせの場合は初期化要求信号５６を発生する。従って
、コマンド受信完了信号５０が有効になったときの信号
５２〜５５によりデータ・フォーマットが識別出来る。
０が有効になる直前に、信号５２〜５５が有り得ない組
合わせの場合は初期化要求信号５６を発生する。従って
、コマンド受信完了信号５０が有効になったときの信号
５２〜５５によりデータ・フォーマットが識別出来る。
【００４２】
【発明の効果】以上説明したように本発明は、クロック
発生回路、シリアル／パラレル変換回路、カウンタ、受
信キャラクタ判定回路、レジスタ、および制御部を有す
るので、調歩同期通信時、受信データからデータ・フォ
ーマットの検出を受信キャラクタの確認も含めて実行す
る。この為、設定のためのソフトウェアが不要となる。 また、それ故、通信速度が高速であってもデータ・フォ
ーマットの検出が可能となる。
発生回路、シリアル／パラレル変換回路、カウンタ、受
信キャラクタ判定回路、レジスタ、および制御部を有す
るので、調歩同期通信時、受信データからデータ・フォ
ーマットの検出を受信キャラクタの確認も含めて実行す
る。この為、設定のためのソフトウェアが不要となる。 また、それ故、通信速度が高速であってもデータ・フォ
ーマットの検出が可能となる。
【図１】本発明のデータ・フォーマット検出回路の原理
を示すブロック図である。
を示すブロック図である。
【図２】本発明の一実施例によるデータ・フォーマット
検出回路を示すブロック図である。
検出回路を示すブロック図である。
【図３】図２の回路の動作を説明するためのタイムチャ
ートである。
ートである。
【図４】図２の回路の動作を説明するための状態説明図
である。
である。
１ クロック発生回路
２ シリアル／パラレル変換回路
３ カウンタ
４ 受信キャラクタ判定回路
５ レジスタ
６ 制御部
１０ 受信データ
１１ サンプリングクロック
１２ パラレルデータ
１３ （Ｌ−３）ビット
１４ （Ｌ−２）ビット
１５ キャラクタ受信完了パルス
１６ コマンド受信完了信号
１７ キャラクタエラー信号
１８ フォーマット識別信号
１９ 初期化要求信号
３１ エッヂ検出回路
３２ 分周回路
３３ シフトレジスタ
３４ ビット・カウンタ
３５ キャラクタ・カウンタ
３６ キャラクタ比較器
３７ ビット・レジスタ
３８ デコーダ
３９ オアゲート
４０ オアゲート
４２ 受信データ
４３ 動作クロック
４４ スタート・ビット検出信号
４５ サンプリングクロック
４６ ７ビットデータ
４７ 第８ビット
４８ 第９ビット
４９ キャラクタ受信完了パルス
５０ コマンド受信完了信号
５１ キャラクタエラー信号
５２ 第２キャラクタ・９ビット
５３ 第２キャラクタ・８ビット
５４ 第１キャラクタ・９ビット
５５ 第１キャラクタ・８ビット
５６ 初期化要求信号
Claims (3)
- 【請求項１】 キャラクタ長Ｌビットの調歩同期通信
時、受信データがマーク状態からスペース状態に変化し
たことにより、前記受信データを１ビット毎にサンプル
する為のクロックを発生するクロック発生回路と、前記
クロックに従って前記受信データを１キャラクタ分サン
プルしてパラレルデータを出力するシリアル／パラレル
変換回路と、前記クロックより受信済みキャラクタ数を
カウントするカウンタと、受信を期待するキャラクタ列
と実際に受信したキャラクタ列が一致しているか否かを
判定する受信キャラクタ判定回路と、第１及び第２キャ
ラクタの特定のビットを保持するレジスタと、前記受信
キャラクタ判定回路が不一致を示す場合と前記レジスタ
が保持した値に相当するデータ・フォーマットが存在し
ない場合に回路全体を初期化する制御部と、を有するこ
とを特徴とするデータ・フォーマット検出回路。 - 【請求項２】 前記Ｌが９，１０，および１１のいず
れかである請求項１記載のデータ・フォーマット検出回
路。 - 【請求項３】 前記特定のビットが（Ｌ−３）及び（
Ｌ−２）ビットである請求項１記載のデータ・フォーマ
ット検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105835A JP2641999B2 (ja) | 1991-05-10 | 1991-05-10 | データ・フォーマット検出回路 |
| US07/881,779 US5274679A (en) | 1991-05-10 | 1992-05-11 | Hardware arrangement for specifying data format in asynchronous transmission |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105835A JP2641999B2 (ja) | 1991-05-10 | 1991-05-10 | データ・フォーマット検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04334239A true JPH04334239A (ja) | 1992-11-20 |
| JP2641999B2 JP2641999B2 (ja) | 1997-08-20 |
Family
ID=14418098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3105835A Expired - Lifetime JP2641999B2 (ja) | 1991-05-10 | 1991-05-10 | データ・フォーマット検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5274679A (ja) |
| JP (1) | JP2641999B2 (ja) |
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| DE19916631A1 (de) * | 1999-04-13 | 2000-10-26 | Siemens Ag | Verfahren und Vorrichtung zum Auffinden einer regelmäßig wiederkehrenden, vordefinierten Bitfolge in einem seriellen Datenstrom |
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-
1991
- 1991-05-10 JP JP3105835A patent/JP2641999B2/ja not_active Expired - Lifetime
-
1992
- 1992-05-11 US US07/881,779 patent/US5274679A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2641999B2 (ja) | 1997-08-20 |
| US5274679A (en) | 1993-12-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970318 |