JP2983959B1

JP2983959B1 - シリアルインターフェイス、及びこれを用いたモデム装置

Info

Publication number: JP2983959B1
Application number: JP10159341A
Authority: JP
Inventors: 隆鈴木
Original assignee: 松下電送システム株式会社
Priority date: 1998-06-08
Filing date: 1998-06-08
Publication date: 1999-11-29
Anticipated expiration: 2018-06-08
Also published as: JPH11355386A

Abstract

【要約】【課題】スタートビットに基づいて通信速度を計
測すると誤認識を生じ易く、誤った受信制御を行うこと
がある。【解決手段】速度測定部２０２は、スタートビットの
ビット長を測定し、さらにスタートビットの次のビット
まで、つまり２ビット目までのビット長を測定し、速度
データレジスタ２０３に保持させる。そして、クロック
生成部２０４は２ビット目までのビット長に基づいてク
ロックを生成し、ＵＡＲＴ２０５に受信制御させる。こ
れにより、正確なサンプリングクロックを生成すること
ができ、正確な受信を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＴコマンドを用
いた通信手順を行うことができるシリアルインターフェ
ース、およびこれを用いたモデム装置に関する。

【０００２】

【従来の技術】ＡＴコマンドはモデム装置におけるデフ
ァクトスタンダードになっており、このコマンドを用い
てモデム装置は通信を行うことができるようになってい
る。ＡＴコマンドは最初のＡ（４１ｈ）Ｔ（６１ｈ）で
始まる通信コマンドである。そして、モデム装置は、コ
マンドの先頭に必ずスタートビットである１ビット分の
‘Ｌ’を計測することにより通信スピードを認識し、そ
のスピードに対応したサンプリング制御を行なう。

【０００３】図８にＡＴコマンドを送受信するためのシ
リアルインターフェース部のブロック構成図を示す。

【０００４】従来のモデム装置におけるシリアルインタ
ーフェイス部は、コマンドの先頭を判断する開始判断部
８０１、速度測定とクロック生成のタイミングを制御す
る速度測定部８０２、測定した速度の値を保持する速度
データレジスタ部８０３、速度データレジスタの値を元
にクロック周波数を決定しクロックを生成するクロック
生成部８０５、シリアルデータをパラレルデータに変換
するシフトレジスタ群を内部に備えるとともに、前記ク
ロック生成部８０５からのクロックに基づいてサンプリ
ング制御を行なうＵＡＲＴ（Universal Asynchronous R
eceiver Transmitter）部（調歩同期送受信部）ＲＸ８
０６１、及びパラレルデータをシリアルデータに変換す
るＵＡＲＴ部ＴＸ８０６２、速度が確定する前の先頭キ
ャラクタ受信専用のシフトレジスタ部、データ処理ブロ
ックからのデータを一時格納するＦＩＦＯ部ＲＤ８０７
１、ＦＩＦＯ部ＷＴ８０７２とから構成される。

【０００５】図８の構成からなるシリアルインターフェ
ース部の動作を説明する。

【０００６】開始判断部８０１は受信データＲＸＤを監
視しコマンドの先頭であるかどうか（データの立ち下が
り）を判断し、次に新しいコマンドが来ると判断したと
きに速度測定部８０２に測定指示信号を送る。

【０００７】速度測定部８０２は測定指示を受けるとコ
ンピュータからの受信データＲＸＤを監視し、‘Ｌ’
（すなわちスタートビット）を受信したら内部のカウン
タを起動し、‘Ｌ’の時間を計測する。受信データＲＸ
Ｄの‘Ｌ’が終了するとカウンタを止め、カウント値を
速度値に変換した速度データと、測定終了信号を出力す
る。測定終了信号はスタートビット終了時の一回のみ出
力される。

【０００８】速度データレジスタ８０４は速度データを
受信する端子ＤＴと、測定終了信号を受信する端子ＬＤ
を備え、測定終了信号を受信するタイミングで入力され
た速度データを内部に保持する。

【０００９】クロック生成部８０５は速度データレジス
タ部８０４に保持された速度データに基づいて、通信速
度の数倍（８倍又は１６倍）のＵＡＲＴ用のＵＡＲＴク
ロックと、通信速度の等倍のシフトレジスタ用のシフト
クロックを生成する。また、測定終了信号を入力するリ
セット受信端子ＲＳＴがクロック生成部８０５には備え
られ、クロック生成部８０５で内部のクロック生成用カ
ウンタをリセットしクロックの位相をデータに同期させ
る。

【００１０】ＵＡＲＴ部８０６のＵＡＲＴ部ＲＸ部８０
６１は受信データＲＸＤのスタートビット信号をトリガ
ーにしてＵＡＲＴクロックをカウントすることにより受
信データＲＸＤのサンプリングポイントを決め、シリア
ルデータを受信する。

【００１１】ここで従来のモデム装置におけるシリアル
インターフェイス部では、先頭キャラクタ（ＡＴコマン
ドにおける「Ａ」など）を受信する場合、スタートビッ
ト終了後にＵＡＲＴクロックが確定するため、スタート
ビットトリガーによりＵＡＲＴを起動させることはでき
ない。このため、先頭キャラクタ受信のための受信部で
あるシフトレジスタ部８０３を必要としている。なお、
ＵＡＲＴ部は、通常、スタートビットと所定個のＵＡＲ
Ｔクロックと受信することにより起動するものである。

【００１２】ＵＡＲＴ部は先頭キャラクタを受信するこ
とができないため、シフトレジスタ部８０３を備える。

【００１３】シフトレジスタ部８０３は先頭キャラクタ
のスタートビットのビット長を計測し、通信速度を得た
後にクロック生成部８０５より通信速度に対応したシフ
トクロックを入力し、このシフトクロックのタイミング
でスタートビットの後のデータ１キャラクタ分を受信
し、サンプリングする。

【００１４】ＦＩＦＯ部８０７はシフトレジスタで受信
したデータとＵＡＲＴで送受信したデータを一時的に格
納し、送出する。

【００１５】図９は、図８の構成におけるシリアルイン
ターフェースを用いたモデム装置の「Ａ」を受信すると
きの理想的なタイミングチャート図である。

【００１６】「Ａ」を受信するときに、速度を判定する
ために使われる「Ａ」のスタートビットがＬで示され
る。Ｌの長さ（速度）を測定し、Ｈになった時点で、シ
フトクロックとＵＡＲＴクロックはスタートする。
「Ａ」はアスキーコードで「０１０００００１」と表さ
れるが、ＡＴコマンドでは後ろから送出され、モデム装
置は、受信データＲＸＤ「１０００００１０」をシフト
クロックのタイミングでサンプリングする。

【００１７】

【発明が解決しようとする課題】しかしながら、従来の
モデム装置におけるシリアルインターフェイス部では以
下の問題点があった。

【００１８】データ通信ではさまざまな通信速度が存在
しているが、パソコンを用いたデータ通信では、データ
通信の速度をパソコンからモデム装置へ通知することは
しない。そのため、モデム装置はスタートビットの長さ
を計測することにより、通信速度を計測し、通信速度に
対応したサンプリングクロックを生成し、データを受信
するようにしている。

【００１９】しかしながら、単に１ビットのみの計測で
は、サンプリングポイントがずれる場合がある。図１０
に誤差が生じた場合のタイミングチャート図を示す。

【００２０】図１０（ａ）は電気出力レベルでのシリア
ル信号の波形であり、シリアル信号は、電気素子の特性
上信号がＬ→Ｈの方がＨ→Ｌより時間がかかる。これを
電圧スレッシュレベルで区切り、シリアル信号を受信す
ると図１０（ｂ）に示すように、１ビットあたりの時間
はＬが長く、Ｈが短くなってしまう。

【００２１】従来のモデム装置では、この誤差につい
て、図１０（ｃ）に示すように、モデム装置の通信速度
が遅いため、１ビットに対して、誤差は無視できるほど
のものであった。現在の高速通信のモデム装置では、図
１０（ｄ）に示すように１ビットに対してその誤差は大
きく、無視できるものではないことが分かる。

【００２２】つまり、誤差が大きくなると、図１１に示
すようにサンプリングのタイミングが徐々にずれてい
き、図１１の例ではビット７をとばして、パリティビッ
トをサンプリングすることになり、「１００００００
１」を「１０００００００」として受信することにな
り、受信エラーの原因となる。

【００２３】本発明は、パソコンの特性によりビット長
がずれる場合でも、エラーすることなく、コマンドを認
識することができ、あらゆるパソコンに接続した場合で
もエラーになることがなく、自動的に識別設定すること
ができるモデム装置内に備えられるシリアルインターフ
ェースを実現することを目的とする。

【００２４】

【課題を解決するための手段】本発明は上述の課題を解
決するために、以下の構成を備える。

【００２５】

【００２６】

【００２７】請求項１記載のシリアルインターフェース
の発明は、ＡＴコマンドの１ビット目の第１のビット長
と２ビット目までの第２のビット長とを測定し、それぞ
れ第１の測定終了信号、第２の測定終了信号を出力する
速度測定手段と、第１の測定終了信号が出力された時点
では、第１のビット長に基づいた第１のサンプリングク
ロックを生成し、第２の測定終了信号が出力された時点
では、第２のビット長に基づいた第２のサンプリングク
ロックを生成するとともに、前記第１のサンプリングク
ロックをリセットするクロック生成手段と、このクロッ
ク生成手段からのサンプリングクロックに基づいて受信
制御を行なう通信制御手段を備え、第２のサンプリング
クロックを出力する時には位相をずらすという構成を備
えたものである。

【００２８】この構成により、２ビットのビット長を用
いて１ビットのビット長を算出するため、正確なビット
長、つまり通信速度データを得ることができる。さら
に、この通信速度データから適切なサンプリングクロッ
クによりサンプリングする場合、サンプリングクロック
の起動する開始点を適切な位置にずらすことにより、正
確なサンプリングによる受信制御を行なうことができ
る。

【００２９】請求項２記載の発明は、請求項１記載のシ
リアルインタフェースにおいて、前記サンプリング制御
手段は、前記第２のビット長が所定以上のビット長であ
るときには、第１のサンプリングクロックに基づいてサ
ンプリング制御を行なう構成を備えたものである。

【００３０】この構成により、コマンドエラーなどによ
り正確なコマンドを得られず、例えば「ＡＴ」を受信す
べきところを、「ＣＡＴ」を受けた場合に生ずる通信速
度データの誤認識を防止することができる。

【００３１】請求項３記載の発明は、請求項１又は請求
項２記載のシリアルインターフェースにおいて、前記速
度測定手段は、第１の測定終了信号を出力するときに、
前記サンプリング制御手段に起動信号を出力し、前記サ
ンプリング制御手段は起動信号に基づいて起動し、前記
第１のサンプリングクロック、または前記第２のサンプ
リングクロックで受信データのサンプリングを行なう構
成を備えたものである。

【００３２】この構成により、サンプリング制御手段
は、スタートビット、およびこれに付随する複数個のク
ロックを検出することなく、起動することができ、通信
開始時の通信速度を計測しているときからサンプリング
制御手段が起動することができるため、通信開始時に使
用されるシフトレジスタ部を省くことができ、構成を簡
易にすることができる。

【００３３】請求項４記載の発明は、請求項３記載のシ
リアルインターフェースにおいて、前記クロック生成手
段が前記速度測定手段がビット長を測定した後に前記サ
ンプリング制御手段にダミークロックを所定個出力し、
前記サンプリング制御手段がダミークロックを所定個計
数することによりサンプリング制御手段は起動するとい
う構成を備えたものである。

【００３４】この構成により、サンプリング制御手段
は、ダミークロックにより起動することができるため、
通信開始時に使用されるシフトレジスタ部を省くことが
でき、構成を簡易にすることができる。

【００３５】ダミークロックは、高速に発信されること
が必要であるため、請求項５記載のようにクロック生成
部から源振を出力することが望ましい。

【００３６】請求項６記載の発明は、請求項４または請
求項５記載のシリアルインターフェースにおいて、前記
クロック生成手段は、ダミークロックを出力した後に、
前記速度測定手段で測定した速度データに基づいたクロ
ックを生成するという構成を備えたものである。

【００３７】この構成により、適切なサンプリングクロ
ックを得ることができ、正しいサンプリング制御を行な
うことができる。

【００３８】請求項７記載の発明は、請求項１乃至６の
いずれかに記載のシリアルインターフェースにおいて、
前記サンプリング制御手段は、前記クロック生成手段か
らのクロックに基づいて、１サンプリングにつき複数箇
所サンプリングし、１サンプリングにつき互いに異なる
値をサンプリングしたときには、エラーとする構成を備
えたものである。

【００３９】この構成により、パリティビットが偶然に
も一致した場合でも、エラーを検出することができ、よ
り正確な受信制御を行なうことができる。

【００４０】請求項８記載のモデム装置の発明は、請求
項１乃至７記載のシリアルインターフェースと、符号復
号を行なうデータ処理部と、変復調、及びＡ／Ｄ変換を
行なうアナログ部と、外部回線との接続制御を行う回線
制御部という構成を備えたものである。

【００４１】この構成により、確実な通信を行なうこと
ができるモデム装置を実現することができ、あらゆるパ
ソコンに適応した通信を実現することができる。

【００４２】

【発明の実施の形態】以下、本発明のモデム装置におけ
るシリアルインターフェイス部を詳細に説明する。

【００４３】図１は、本発明のシリアルインターフェー
ス部を備えたモデム装置のブロック構成図である。

【００４４】パソコン１０１は、ＲＳ２３２Ｃによりモ
デム装置１０２に接続され、電話回線を介してデータ通
信するものである。

【００４５】モデム装置１０２は、シリアルインターフ
ェース部１０２１、圧縮伸長、符号復号を行なうデータ
処理部１０２２、Ａ／Ｄ変換、変復調を行なうアナログ
部１０２３、電話回線等の外部回線の接続のための制御
を行うＮＣＵ１０２４からなるものである。

【００４６】シリアルインターフェース部１０２１の詳
細ブロック構成図を図２に示す。モデム装置におけるシ
リアルインターフェイス部１０２１は、コマンドの先頭
を判断する開始判断部２０１、速度測定とクロック生成
のタイミングを制御する速度測定部２０２、測定した速
度の値を保持する速度データレジスタ部２０３、速度デ
ータレジスタの値を元にクロック周波数を決定しクロッ
クを生成するクロック生成部２０４、シリアルデータを
パラレルデータ（受信時は、その逆）に変換するようシ
フトレジスタ群からなり、前記クロック生成部２０４か
らのクロックに基づいてサンプリング制御を行なうＵＡ
ＲＴ部（調歩同期部）２０５（ＵＡＲＴ部ＲＸ２０５
１、ＵＡＲＴ部ＴＸ２０５２からなる）、速度が確定す
る前の先頭キャラクタ受信専用のシフトレジスタ部、デ
ータ処理ブロックからのデータを一時格納するＦＩＦＯ
部２０７（ＦＩＦＯ部ＲＤ２０７１、ＦＩＦＯ部ＷＴ２
０７２からなる）とからなる。

【００４７】以下、詳細を説明する。

【００４８】開始判断部２０１は、データ処理部１０２
２側から解析指示が出力され、この解析指示に基づいて
スタートビットの検出を開始するか否かを判断する。こ
の解析指示はモデムの電源投入時、または一つのコマン
ドの終了を示すＣＲ（リターン）の認識時にデータ処理
部から出力される。開始判断部２０１がスタートビット
（ビットの立ち下がり）を検出すると、速度測定部２０
２に測定指示信号を出力する。

【００４９】速度測定部２０２は、測定指示信号を入力
すると受信信号ＲＸＤの監視を開始する。監視中にハイ
（Ｈ）からロー（Ｌ）に変化したこと、つまりスタート
ビットを検出すると、内部のカウンタを起動し、Ｌの時
間を計測する。受信信号ＲＸＤのＬが終了すると、変換
テーブル２０２１を用いてカウント値を速度値に変換し
た速度データと、測定終了信号とを速度データレジスタ
２０３に出力する。また、同時にスタートビット終了信
号をＵＡＲＴ部２０５内のＲＸ部２０５１に出力し、Ｕ
ＡＲＴ部２０５を起動させる。なお、測定終了信号は１
ビット目の終了時と２ビット目の終了時との２回出力さ
れ、スタートビット終了信号は１ビット目の終了時に出
力される。スタートビット終了信号は、ＵＡＲＴ部２０
５を起動させる起動信号でもある。通常のＵＡＲＴは、
スタートビットと所定個のクロックとを受信することに
より起動するものである。

【００５０】速度データレジスタ２０３は、速度データ
を受信する端子ＤＴと、測定終了信号を受信する端子Ｌ
Ｄとを備え、測定終了信号を受信するタイミングで入力
された速度データを内部に保持する。なお、測定終了信
号は１ビット目の終了時と２ビット目の終了時との２回
出力され、その度に速度データは速度測定部２０２から
入力され、保持される。

【００５１】クロック生成部２０４は、速度データレジ
スタ２０３に保持されている速度データに基づいてＵＡ
ＲＴ部２０５のためのＵＡＲＴクロックを生成する。Ｕ
ＡＲＴクロックは通信速度の数倍、具体的には８倍、又
は１６倍のものからなる。また、クロック生成部２０４
は、速度測定部２０２からの測定終了信号に基づいて内
部のクロック生成のためのカウンタをリセットし、クロ
ックの位相を変え、データに同期させる。

【００５２】ＵＡＲＴ部２０５は、速度測定部２０２か
ら出力されるスタートビット終了信号の入力のタイミン
グで起動する。そして、ＵＡＲＴ部２０５は、ＵＡＲＴ
クロックを所定個カウントすることにより定められたサ
ンプリングポイントで、シリアルデータをサンプリング
する。サンプリングしたデータはＦＩＦＯ部２０６に出
力する。

【００５３】ＦＩＦＯ部２０６の出力部２０６１は、Ｕ
ＡＲＴ部２０５でサンプリングした受信データをデータ
処理部に出力する。

【００５４】また、データ処理部１０２２からのデータ
はＦＩＦＯ部２０６の受信部２０６２で一時記憶され、
ＵＡＲＴ部２０５のＴＸ部２０５２に出力され、クロッ
ク生成部２０４のＵＡＲＴクロックに基づいてＴＸＤと
してホスト１０１に出力される。

【００５５】以下、この構成のモデム装置を用いた動作
をタイミングチャートを用いて説明する。

【００５６】図３は、本発明における速度測定部２０２
から測定終了信号を２回出力することにより正常なクロ
ックを生成するときを示すタイミングチャートである。

【００５７】スタートビットを受信すると、速度測定部
２０２が速度を計測する。速度測定部２０２は、スター
トビットがオフなった時点、つまりビット０を受信した
時点で、１回目の第１測定終了信号３０１をクロック生
成部２０４に出力するとともに、測定開始から第１測定
終了信号３０１を出力するまでの時間を速度データに変
換してクロック生成部２０４に出力する。

【００５８】クロック生成部２０４は、第１の測定終了
信号に対応した速度データに基づいたＵＡＲＴクロック
を出力し、ＵＡＲＴ部２０５は、このＵＡＲＴクロック
に基づいてサンプリングポイントを定め、受信データＲ
ＸＤのサンプリングを行なう。

【００５９】次に、速度測定部２０２は、ビット０が終
了するときに２回目の第２測定終了信号３０２をクロッ
ク生成部２０４に出力するとともに、測定開始から測定
終了信号３０２を出力するまでのカウント値を２で割
り、このカウント値を速度データに変換してクロック生
成部２０４に出力する。なお、ここでは２進数であるこ
とを利用して、そのビット列を１つシフトとすることに
より、その値を１／２にすることなる。

【００６０】そして、速度データレジスタ２０３は、２
回目の測定終了信号３０２を受信した時点の速度データ
を記憶する。

【００６１】ＵＡＲＴ部２０５は、ビット０のデータ
を、測定終了信号３０１を受信した時点の速度データに
基づいて生成された第１のＵＡＲＴクロックに基づいた
サンプリングポイントでサンプリングし、ビット１以降
のデータを、測定終了信号３０２を受信した時点の速度
データに基づいて生成された第２のＵＡＲＴクロックに
基づいたサンプリングポイントでサンプリングする。

【００６２】この構成により、速度測定部２０２が測定
終了信号３０２を出力した時点で、測定開始から測定終
了信号３０２を出力するまでの時間、つまり速度データ
を速度データレジスタ２０３に記憶させることで、２ビ
ット分のデータを用いて速度を計測することができ、１
ビットで速度データを計測するよりも、正確な速度デー
タを計測することができる。

【００６３】また、受信データＲＸＤの立ち上がりの遅
さに対応することができるため、より正確な速度データ
を計測することができる。

【００６４】次に、２ビットを用いて速度データを算出
した場合に生ずる問題点、およびその解決方法を説明す
る。

【００６５】速度測定部２０２がスタートビット、ビッ
ト０を計測する場合、ビット０の立ち下がりを検知し
て、２ビットの境目を検出している。しかし、ビット
０、ビット１がともにＨの場合、ビット０の立ち下がり
を検出することができない。具体的には「ＣＡＴ」など
と操作者が誤って入力した場合に、このようなことが発
生する。このため、図４（ａ）のタイミングチャートに
示すように、速度測定部２０２は３ビット分の時間を計
測することになり、クロック生成部２０４は誤ったＵＡ
ＲＴクロックを生成することになる。

【００６６】以下、これを防止するため制御方法を、図
４（ｂ）のタイミングチャート図に沿って説明する。

【００６７】速度測定部２０２は、スタートビットの測
定を開始し、スタートビットを測定した時点で、第１の
測定終了信号を出力し、この時点で得たＵＡＲＴクロッ
クに基づいてＵＡＲＴ部２０５は受信データのサンプリ
ングを行なう。次にビット０の速度を測定する。通常の
コマンド（ＡＴ）であれば、ビット１はＬであるため、
ビット０の終了では立ち下がりが検出され、これをもっ
て測定終了信号を出力し、速度データを速度データレジ
スタ部２０３に保持させる。次に、ビット０の測定を行
ない、速度測定部２０２が計測するカウント値が所定以
上であると認識すると、ビット０の測定を中止する。そ
して、第２の測定終了信号を出力せず、ＵＡＲＴ部２０
５は、第１の測定終了信号を出力した時点で出力された
速度データに対応したサンプリングクロックに基づいて
データのサンプリングを継続する。

【００６８】この構成により、ビット０の立ち下がりが
検出できないときの、例えば「ＣＡＴ」のようなコマン
ドを入力した場合でも、クロック生成部２０４は、誤っ
たＵＡＲＴクロックを生成することない。そのため、Ｕ
ＡＲＴ部２０５は、誤ったＵＡＲＴクロックでサンプリ
ングすることなく、正しいサンプリング動作を行なうこ
とができる。

【００６９】通常、ＵＡＲＴ部２０５はスタートビット
と所定個のＵＡＲＴクロックに基づいて起動するため、
シリアルインターフェース部は、先頭キャラクタを受信
するためのシフトレジスタ部を必要としている。しかし
ながら、シフトレジスタ部は、本来必要のないものであ
り、コストダウンのためには、これを削除することが望
まれている。

【００７０】以下、シフトレジスタを不要とするＵＡＲ
Ｔの起動動作を説明するタイミングチャートを図５に示
す。この図５の実施例では測定終了信号を１回だけ出力
するものを想定した図であり、図１の構成を用いたもの
では、測定終了信号は２回出力されるものである。

【００７１】図５において、開始判断部２０１は解析指
示が送られるとＵＡＲＴクロックの出力を停止し、測定
指示を速度測定部２０２に出力する。速度測定部２０２
はスタートビットの検出を開始する。スタートビットを
検出すると、速度測定部２０２は、スタートビットの時
間を測定し、スタートビットの終了を検出すると、測定
終了信号をクロック生成部２０４に出力するとともに、
スタートビット終了信号をＵＡＲＴ部２０５（ＲＸ部２
０５１）に出力する。

【００７２】クロック生成部２０４は、スタートビット
の速度データに基づいてＵＡＲＴクロックを生成し、ス
タートビット終了信号が速度測定部２０２から出力され
ると同時に、ＵＲＡＴ部２０５にＵＡＲＴクロックを出
力する。

【００７３】ここでの、ＵＡＲＴ部２０５（ＲＸ２０５
１）は、通常のＵＡＲＴとは異なり、スタートビットを
受信することなく、ビット０からパリティビットまでを
受信することができる受信モードを有しているものであ
る。この受信モードはスタートビット終了信号を受信す
ることにより起動される。

【００７４】ＵＡＲＴ部２０５は、スタートビット終了
信号を受信すると、ＵＡＲＴクロックに基づいてデータ
をサンプリングする。

【００７５】この構成により、スタートビットを除いた
ビット０からパリティビットまでの信号を受信するため
の専用の回路であるシフトレジスタを備える必要がな
く、回路を簡易にすることができる。

【００７６】次に、シフトレジスタを用いることなくＵ
ＡＲＴ部２０５を起動させる他の制御について図６に基
づいて説明する。

【００７７】開始判断部２０１は、解析指示の受信によ
りＵＡＲＴクロックを停止させ、測定指示を速度測定部
２０２に出力し、速度測定部２０２はスタートビットの
監視を行なう。スタートビットの測定が終了すると、速
度測定部２０２は測定終了信号をクロック生成部２０４
に出力するとともに、速度データを速度データレジスタ
に出力する。

【００７８】クロック生成部２０４は測定終了信号を受
信すると、速度データレジスタから速度データを取り出
し、ＵＡＲＴクロックを生成するとともに、高速のＵＡ
ＲＴクロックをＵＡＲＴ部２０５に８クロック出力す
る。ＵＡＲＴ部２０５はＵＡＲＴクロックを８個計数す
ると、これをスタートビットと認識し、ＵＡＲＴ部２０
５は起動する。

【００７９】ＵＡＲＴ部２０５は、スタートビットに対
応して生成されたＵＡＲＴクロックに基づいてデータを
サンプリングする。

【００８０】この構成により、スタートビットをＵＡＲ
Ｔ部２０５が認識しなくとも、８クロックを出力するこ
とにより擬似的にスタートビットを認識させることがで
きるため、ＵＡＲＴ部２０５は起動することができ、シ
フトレジスタを用いることなく、簡易な構成で実現する
ことができる。また、この方法では、ＵＡＲＴ部は特別
なモード（起動信号受信）を備える必要がなく、より汎
用性のあるＵＡＲＴを用いることにより実現できる。

【００８１】なお、ここでは測定終了信号に基づいて８
クロックをクロック生成部２０４が出力しているが、ス
タートビットが開始した時点で８クロックを出力するよ
うにしても良い。ただし、その場合には、速度測定部２
０２からクロック生成部２０４に向けてスタートビット
開始を示す信号が出力されるための信号線が必要であ
る。

【００８２】以上の構成により、サンプリングエラーは
ほぼ無くなるが、さらに確実にエラーを検出するために
は、以下の方法を付加することが考えられる。つまり、
サンプリングエラーをしてもパリティエラー、フレーミ
ングエラーを起こさないときの対処する制御方法であ
る。以下、図７に沿って説明する。なお、図７は、測定
終了信号を１回出力したときの図であり、図２、図３に
示すものでは、２回目の測定終了信号が出力される。

【００８３】図７（ａ）において、受信信号のビット６
をサンプリングせずにビット７をサンプリングしてい
る。しかしながら、モデム装置としてはビット７の部分
をビット６をサンプリングしたと認識している。そし
て、パリティビットをビット７として認識し、ストップ
ビットをパリティビットとして認識している。

【００８４】そして、モデム装置がパリティビットと認
識したビットは、実はストップビットであるため、エラ
ーになる。しかし、偶然にずれた状態とパリティビット
の状態が一致する場合が有り、この場合エラーとなら
ず、文字化けなどが生じる。このため、図７（ｂ）に示
すようにサンプリングポイントを互いに近接する２個所
で行ない、２個所のサンプリングポイントでの結果がＨ
とＬで分かれた場合、エラー処理を行なう。

【００８５】サンプリングポイントを２個所にする方法
としては、ＵＡＲＴクロックの所定ビットでサンプリン
グするといったロジックを組むことにより簡単に構成で
きる。

【００８６】この制御方法により、エラーと検出される
べき状態のものをエラーとして処理することができる。

【００８７】

【発明の効果】以上説明したように、本発明におけるシ
リアルインターフェイス、及びこれを用いたモデム装置
は、特性の異なるあらゆるパソコンに適合することがで
き、通信エラー、データの文字化けなどを防止すること
ができる。

【図面の簡単な説明】

【図１】本発明におけるシリアルインターフェイスを備
えたモデム装置のブロック構成図

【図２】本発明におけるシリアルインターフェイスのブ
ロック構成図

【図３】本発明における２ビット分から速度データを算
出したときのクロックのタイミングチャート図

【図４】（ａ）本発明の実施の形態における２ビット
分から速度データ算出した時の不適当なクロックを得た
場合のタイミングチャート図（ｂ）本発明の実施の形態における２ビット分から速
度データ算出した時の不適当なクロックをリカバリーし
た場合のタイミングチャート図

【図５】本発明におけるＵＡＲＴを実行させる時のタイ
ミングチャート図

【図６】本発明におけるＵＡＲＴを実行させる時の第２
の実施例であるタイミングチャート図

【図７】（ａ）本発明におけるサンプリングポイント
がずれたときを説明するためのタイミングチャート図（ｂ）本発明におけるサンプリングポイントを２個所
にしたときのタイミングチャート図

【図８】従来のモデム装置で用いられたシリアルインタ
ーフェイス部のブロック構成図

【図９】従来のモデム装置における理想的な波形を示す
タイミングチャート図

【図１０】（ａ）シリアル信号の電気素子の特性によ
り誤差が生じるときを説明するタイミングチャート図（ｂ）シリアル信号の電気素子の特性により誤差が生
じるときを説明するタイミングチャート図（ｃ）従来のモデム装置におけるシリアル信号の電気
素子の特性により誤差が生じるときの説明図（ｄ）近年のモデム装置におけるシリアル信号の電気
素子の特性により誤差が生じるときの説明図

【図１１】従来のシリアルインターフェイスを用いた時
のサンプリングポイントがずれていることを示すタイミ
ングチャート図

【図１２】従来のシリアルインターフェイスを用いた時
のＵＡＲＴクロックが遅れて発生することを示すタイミ
ングチャート図

【符号の説明】

１０１パソコン１０２モデム装置１０２１シリアルＩ／Ｆ部１０２２データ処理部１０２３アナログ部１０２４ＮＣＵ２０１開始判断部２０２速度測定部２０２１変換テーブル２０３速度データレジスタ２０４クロック生成部２０５ＵＡＲＴ部２０５１ＵＡＲＴＲＸ部２０５２ＵＡＲＴＴＸ部２０６ＦＩＦＯ２０６１ＦＩＦＯＲＤ２０６２ＦＩＦＯＷＴ

Claims

(57)【特許請求の範囲】

【請求項１】ＡＴコマンドの１ビット目の第１のビッ
ト長と２ビット目までの第２のビット長とを測定し、そ
れぞれ第１の測定終了信号、第２の測定終了信号を出力
する速度測定手段と、第１の測定終了信号を受信した時
点では、第１のビット長に基づいた第１のサンプリング
クロックを生成し、第２の測定終了信号を受信した時点
では、第２のビット長に基づいた第２のサンプリングク
ロックを生成するとともに、前記第１のサンプリングク
ロックをリセットするクロック生成手段と、このクロッ
ク生成手段からのサンプリングクロックに基づいて受信
データのサンプリング制御を行なうサンプリング制御手
段を備え、第２のサンプリングクロックを出力する時に
は位相をずらして、第２のサンプリングクロックに基づ
いてサンプリングすることを特徴とするシリアルインタ
ーフェース。
【請求項２】前記サンプリング制御手段は、前記第２
のビット長が所定以上のビット長であるときには、第１
のサンプリングクロックに基づいてサンプリング制御を
行なうことを特徴とする請求項１記載のシリアルインタ
ーフェース。
【請求項３】前記速度測定手段は、第１の測定終了信
号を出力するとときに、前記サンプリング制御手段に起
動信号を出力し、前記サンプリング制御手段は起動信号
に基づいて起動し、前記第１のサンプリングクロック、
または前記第２のサンプリングクロックで受信データの
サンプリングを行なうことを特徴とする請求項２または
請求項２記載のシリアルインターフェース。
【請求項４】前記クロック生成手段が前記速度測定手
段がビット長を測定した後に前記サンプリング制御手段
にダミークロックを所定個出力し、前記サンプリング制
御手段がダミークロックを所定個計数することによりサ
ンプリング制御手段は起動することを特徴とする請求項
３記載のシリアルインターフェース。
【請求項５】前記ダミークロックは、源振を用いて生
成されることを特徴とする請求項４記載のシリアルイン
ターフェース。
【請求項６】前記クロック生成手段は、ダミークロッ
クを出力した後に、前記速度測定手段で測定した速度デ
ータに基づいたクロックを生成することを特徴とする請
求項４または請求項５記載のシリアルインターフェー
ス。
【請求項７】前記サンプリング制御手段は、前記クロ
ック生成手段からのクロックに基づいて、１サンプリン
グにつき複数箇所サンプリングし、１サンプリングにつ
き互いに異なる値をサンプリングしたときには、エラー
とすることを特徴とする請求項１乃至６記載のシリアル
インターフェース。
【請求項８】請求項１乃至７記載のシリアルインター
フェースと、符号復号を行なうデータ処理部と、変復
調、及びＡ／Ｄ変換を行なうアナログ部と、外部回線と
の接続制御を行う回線制御部とを備えるモデム装置。