JPH0637847A - シリアルデータ送信機及び受信機 - Google Patents
シリアルデータ送信機及び受信機Info
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- JPH0637847A JPH0637847A JP4208434A JP20843492A JPH0637847A JP H0637847 A JPH0637847 A JP H0637847A JP 4208434 A JP4208434 A JP 4208434A JP 20843492 A JP20843492 A JP 20843492A JP H0637847 A JPH0637847 A JP H0637847A
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Abstract
(57)【要約】
【目的】 自己停止カウンタの構成が簡単で、データ先
頭バイトの先頭送出ビットに、ビット列の先頭を合わせ
るビットシフト操作を不要とするシリアルデータ送信機
及び受信機を提供する。 【構成】 全伝送ビット数をＮとすると、カウンタ１８
のカウント初期値３２としてＮの２の補数を設定し、−
Ｎ〜０までのカウントを行う自己停止カウンタを構成し
て、カウント値出力の最上位ビット、すなわち符号ビッ
トの立ち下がり変化をそのままカウント停止信号する。
そのため、並直列変換の区切り単位を送出データの最後
尾バイトの最後尾送出ビットより８ビットごととしてい
るため、送出データの先頭バイトの任意のビット位置よ
り送出し、データセレクタ１２はカウンタ１８のカウン
ト値出力を選択信号Ｓ０，Ｓ１，Ｓ２とし、ＦＩＦＯメ
モリ１０から出力される送出データ信号線のうち一本を
選択して順次シリアルデータ１に直列伝送出力を行う。
頭バイトの先頭送出ビットに、ビット列の先頭を合わせ
るビットシフト操作を不要とするシリアルデータ送信機
及び受信機を提供する。 【構成】 全伝送ビット数をＮとすると、カウンタ１８
のカウント初期値３２としてＮの２の補数を設定し、−
Ｎ〜０までのカウントを行う自己停止カウンタを構成し
て、カウント値出力の最上位ビット、すなわち符号ビッ
トの立ち下がり変化をそのままカウント停止信号する。
そのため、並直列変換の区切り単位を送出データの最後
尾バイトの最後尾送出ビットより８ビットごととしてい
るため、送出データの先頭バイトの任意のビット位置よ
り送出し、データセレクタ１２はカウンタ１８のカウン
ト値出力を選択信号Ｓ０，Ｓ１，Ｓ２とし、ＦＩＦＯメ
モリ１０から出力される送出データ信号線のうち一本を
選択して順次シリアルデータ１に直列伝送出力を行う。
Description
【０００１】
【産業上の利用分野】本発明はシリアルデータ送信機及
び受信機に係り、特にシリアル伝送によりデータ及びパ
ラメータの受け渡しを行うＬＳＩを制御する際に有用な
シリアルデータ送信機及び受信機に関する。
び受信機に係り、特にシリアル伝送によりデータ及びパ
ラメータの受け渡しを行うＬＳＩを制御する際に有用な
シリアルデータ送信機及び受信機に関する。
【０００２】
【従来の技術】シリアルデータの送信機と受信機は構成
がほぼ同じなので、従来のシリアルデータ送信機の構成
及び動作を図を用いて説明する。図７は従来のシリアル
データ送信機を示すブロック図である。図７において、
１はシリアルデータ（直列伝送データ）であり、２はシ
リアルデータ１上に今現在有効なデータが出力されてい
ることを示すデータイネーブル信号である。３は直列伝
送におけるビット単位の同期をとる為の連続した方形波
のビットクロックである。マイクロプロセッサ４は、メ
モリ５内に格納されている送出データを順次読み出し
て、ＦＩＦＯメモリ１０に出力する。一方、出力ポート
６を通して、カウンタ８のゼロクリア信号２１及び送出
データの総ビット数出力２３を出力する。その後、出力
ポート６を通してデータ送出開始信号２２を出力する。
がほぼ同じなので、従来のシリアルデータ送信機の構成
及び動作を図を用いて説明する。図７は従来のシリアル
データ送信機を示すブロック図である。図７において、
１はシリアルデータ（直列伝送データ）であり、２はシ
リアルデータ１上に今現在有効なデータが出力されてい
ることを示すデータイネーブル信号である。３は直列伝
送におけるビット単位の同期をとる為の連続した方形波
のビットクロックである。マイクロプロセッサ４は、メ
モリ５内に格納されている送出データを順次読み出し
て、ＦＩＦＯメモリ１０に出力する。一方、出力ポート
６を通して、カウンタ８のゼロクリア信号２１及び送出
データの総ビット数出力２３を出力する。その後、出力
ポート６を通してデータ送出開始信号２２を出力する。
【０００３】カウンタ制御回路７は、出力ポート６から
出力されたゼロクリア信号２１，データ送出開始信号２
２，及び比較器９から出力された２入力一致信号２４に
よって、それぞれカウンタ８のゼロクリア，起動，及び
停止を制御する。比較器９は、カウンタ８のカウント値
出力２５と、出力ポート６の送出データの総ビット数出
力２３とを比較し、相等しければ２入力一致信号２４を
出力する。カウンタ８はビットクロック３を入力し、カ
ウントアップを行う。上記のカウンタ制御回路７，カウ
ンタ８，及び比較器９によって、マイクロプロセッサ４
による他励起動・自己停止カウンタを構成している。Ｆ
ＩＦＯメモリ１０は、マイクロプロセッサ４により入力
された送出データを、カウンタ８のカウント値出力２５
が１語あたりビット数、すなわちここでは８の倍数にな
る毎に、先入れ先出し方式で順次シフトレジスタ１１に
出力する。
出力されたゼロクリア信号２１，データ送出開始信号２
２，及び比較器９から出力された２入力一致信号２４に
よって、それぞれカウンタ８のゼロクリア，起動，及び
停止を制御する。比較器９は、カウンタ８のカウント値
出力２５と、出力ポート６の送出データの総ビット数出
力２３とを比較し、相等しければ２入力一致信号２４を
出力する。カウンタ８はビットクロック３を入力し、カ
ウントアップを行う。上記のカウンタ制御回路７，カウ
ンタ８，及び比較器９によって、マイクロプロセッサ４
による他励起動・自己停止カウンタを構成している。Ｆ
ＩＦＯメモリ１０は、マイクロプロセッサ４により入力
された送出データを、カウンタ８のカウント値出力２５
が１語あたりビット数、すなわちここでは８の倍数にな
る毎に、先入れ先出し方式で順次シフトレジスタ１１に
出力する。
【０００４】シフトレジスタ１１は、ＦＩＦＯメモリ１
０から出力される送出データをカウンタ８のカウント値
出力２５が前記８の倍数になる毎に取り込み、ビットク
ロック３をクロック入力として並直列変換を行い、最下
位ビットより順次シリアルデータ１として直列伝送出力
を行う。以上により、任意の総ビット長のシリアルデー
タ送信機が構成される。
０から出力される送出データをカウンタ８のカウント値
出力２５が前記８の倍数になる毎に取り込み、ビットク
ロック３をクロック入力として並直列変換を行い、最下
位ビットより順次シリアルデータ１として直列伝送出力
を行う。以上により、任意の総ビット長のシリアルデー
タ送信機が構成される。
【０００５】
【発明が解決しようとする課題】上述したように、シリ
アルデータの送信もしくは受信を行うにあたり、全伝送
ビット数をＮとすると、０〜Ｎまでのカウントを行う自
己停止カウンタを構成するが、カウント停止信号を作成
するためにカウント値出力２５をＮと比較する比較器９
が必要であり、カウンタの動作を制御する回路を含め、
回路規模がやや大きくなるという欠点がある。
アルデータの送信もしくは受信を行うにあたり、全伝送
ビット数をＮとすると、０〜Ｎまでのカウントを行う自
己停止カウンタを構成するが、カウント停止信号を作成
するためにカウント値出力２５をＮと比較する比較器９
が必要であり、カウンタの動作を制御する回路を含め、
回路規模がやや大きくなるという欠点がある。
【０００６】また、最近のＬＳＩの中には、その内部動
作におけるパラメータなどをマイクロプロセッサとのシ
リアル通信によって入力し指定するものが見受けられ
る。このようなＬＳＩとの通信データとして、任意のビ
ット長のヘッダ部と任意語長のデータ列部からなるデー
タを伝送する場合を図８を用いて説明する。図８は、６
ビット長のヘッダ部とｎバイト長のデータ列からなるデ
ータの、８ビットバスをもつマイクロプロセッサのメモ
リ内での処理を説明する図である。通常、マイクロプロ
セッサはバイト単位で処理を行う為、データをメモリ内
に図８（ａ）のように格納する。このようなデータを直
列送出する場合、従来のシリアルデータ送信機におい
て、送出データを先頭バイトの先頭送出ビットから８ビ
ットごとの区切りで並直列変換を行うため、ヘッダ部と
データ部が先頭ビットより連続しているビット列にする
ために、以下のようにデータの加工処理を行う必要があ
る。
作におけるパラメータなどをマイクロプロセッサとのシ
リアル通信によって入力し指定するものが見受けられ
る。このようなＬＳＩとの通信データとして、任意のビ
ット長のヘッダ部と任意語長のデータ列部からなるデー
タを伝送する場合を図８を用いて説明する。図８は、６
ビット長のヘッダ部とｎバイト長のデータ列からなるデ
ータの、８ビットバスをもつマイクロプロセッサのメモ
リ内での処理を説明する図である。通常、マイクロプロ
セッサはバイト単位で処理を行う為、データをメモリ内
に図８（ａ）のように格納する。このようなデータを直
列送出する場合、従来のシリアルデータ送信機におい
て、送出データを先頭バイトの先頭送出ビットから８ビ
ットごとの区切りで並直列変換を行うため、ヘッダ部と
データ部が先頭ビットより連続しているビット列にする
ために、以下のようにデータの加工処理を行う必要があ
る。
【０００７】まず、図８（ａ）に示す各バイトのデータ
のビット順を逆転する。結果は図８（ｂ）である。次に
全データの２ビット左シフトを行い、ビット列の先頭を
合わせる。結果は図８（ｃ）である。最後に再び各バイ
トのデータのビット順を逆転する。結果は図８（ｄ）で
ある。以上によって送信の可能なデータ形態となる。受
信においてもデータ列のビットシフト、ビット順逆転と
いう処理が必要であるのは同様である。以上のように、
従来のシリアルデータ送信機及び受信機では上記のよう
な時間のかかる加工処理を行わなければならないという
欠点がある。
のビット順を逆転する。結果は図８（ｂ）である。次に
全データの２ビット左シフトを行い、ビット列の先頭を
合わせる。結果は図８（ｃ）である。最後に再び各バイ
トのデータのビット順を逆転する。結果は図８（ｄ）で
ある。以上によって送信の可能なデータ形態となる。受
信においてもデータ列のビットシフト、ビット順逆転と
いう処理が必要であるのは同様である。以上のように、
従来のシリアルデータ送信機及び受信機では上記のよう
な時間のかかる加工処理を行わなければならないという
欠点がある。
【０００８】
【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、（１）直列に伝送される
シリアルデータと、前記シリアルデータが有効な状態で
あることを示すデータイネーブル信号を出力すると共
に、前記シリアルデータのビット単位の同期をとる為の
ビットクロックが入力されるシリアルデータ送信機であ
って、前記ビットクロックをカウントクロックとして１
ビットごとのカウントを行うカウンタと、前記カウンタ
のカウント値出力によって既定のビット数間隔で送出デ
ータを並列に出力し、前記カウンタにプリセットするた
めのカウント初期値を出力すると共に、データ送出を開
始することを示す出力開始信号を出力するデータ出力装
置と、前記カウンタのカウント値出力を選択信号として
前記データ出力装置の並列データ出力線のうちの一本を
随時選択し直列データ信号として出力する並直列変換器
と、前記カウンタを前記データ出力装置からの出力開始
信号により起動し、前記カウンタのカウント値出力の最
上位ビットにあたる出力の変化により停止するカウンタ
制御回路とより構成されることを特徴とするシリアルデ
ータ送信機を提供し、（２）直列に伝送されるシリアル
データと、前記シリアルデータが有効な状態であること
を示すデータイネーブル信号と、前記シリアルデータの
ビット単位の同期をとる為のビットクロックが入力され
るシリアルデータ受信機であって、前記シリアルデータ
を入力して直並列変換を行い、既定のビット幅で並列に
出力する直並列変換器と、前記ビットクロックをカウン
トクロックとして１ビットごとのカウントを行うカウン
タと、前記カウンタのカウント値出力と前記データイネ
ーブル信号とによって、既定のビット数間隔で前記直並
列変換器の出力を取り込み処理すると共に、前記カウン
タにプリセットするためのカウント初期値を出力するデ
ータ入力装置と、前記カウンタを前記データイネーブル
信号により起動し、前記カウンタのカウント値出力の最
上位ビットにあたる出力の変化により停止するカウンタ
制御回路とより構成されることを特徴とするシリアルデ
ータ受信機を提供するものである。
の技術の課題を解決するため、（１）直列に伝送される
シリアルデータと、前記シリアルデータが有効な状態で
あることを示すデータイネーブル信号を出力すると共
に、前記シリアルデータのビット単位の同期をとる為の
ビットクロックが入力されるシリアルデータ送信機であ
って、前記ビットクロックをカウントクロックとして１
ビットごとのカウントを行うカウンタと、前記カウンタ
のカウント値出力によって既定のビット数間隔で送出デ
ータを並列に出力し、前記カウンタにプリセットするた
めのカウント初期値を出力すると共に、データ送出を開
始することを示す出力開始信号を出力するデータ出力装
置と、前記カウンタのカウント値出力を選択信号として
前記データ出力装置の並列データ出力線のうちの一本を
随時選択し直列データ信号として出力する並直列変換器
と、前記カウンタを前記データ出力装置からの出力開始
信号により起動し、前記カウンタのカウント値出力の最
上位ビットにあたる出力の変化により停止するカウンタ
制御回路とより構成されることを特徴とするシリアルデ
ータ送信機を提供し、（２）直列に伝送されるシリアル
データと、前記シリアルデータが有効な状態であること
を示すデータイネーブル信号と、前記シリアルデータの
ビット単位の同期をとる為のビットクロックが入力され
るシリアルデータ受信機であって、前記シリアルデータ
を入力して直並列変換を行い、既定のビット幅で並列に
出力する直並列変換器と、前記ビットクロックをカウン
トクロックとして１ビットごとのカウントを行うカウン
タと、前記カウンタのカウント値出力と前記データイネ
ーブル信号とによって、既定のビット数間隔で前記直並
列変換器の出力を取り込み処理すると共に、前記カウン
タにプリセットするためのカウント初期値を出力するデ
ータ入力装置と、前記カウンタを前記データイネーブル
信号により起動し、前記カウンタのカウント値出力の最
上位ビットにあたる出力の変化により停止するカウンタ
制御回路とより構成されることを特徴とするシリアルデ
ータ受信機を提供するものである。
【０００９】
【実施例】以下、本発明のシリアルデータ送信機及び受
信機について、添付図面を参照して説明する。図１は本
発明のシリアルデータ送信機の一実施例を示すブロック
図、図２は本発明のシリアルデータ受信機の一実施例を
示すブロック図、図３は図１に示すシリアルデータ送信
機の詳細なブロック図、及び図４は図３に示すシリアル
データ送信機の動作におけるタイミングチャートであ
る。送信機、受信機いずれについても原理はほぼ同様で
あるので、以下主に、図３及び図４を用いてシリアルデ
ータ送信機の例について説明する。図４は例として６ビ
ット長のヘッダ部と２バイト長のデータ部からなる総ビ
ット長２２ビットのデータを送出する際の動作のタイミ
ングチャートである。なお、図１，図２，及び図３にお
いて、図７と同一部分には同一符号を付し、その詳細な
説明は省略する。
信機について、添付図面を参照して説明する。図１は本
発明のシリアルデータ送信機の一実施例を示すブロック
図、図２は本発明のシリアルデータ受信機の一実施例を
示すブロック図、図３は図１に示すシリアルデータ送信
機の詳細なブロック図、及び図４は図３に示すシリアル
データ送信機の動作におけるタイミングチャートであ
る。送信機、受信機いずれについても原理はほぼ同様で
あるので、以下主に、図３及び図４を用いてシリアルデ
ータ送信機の例について説明する。図４は例として６ビ
ット長のヘッダ部と２バイト長のデータ部からなる総ビ
ット長２２ビットのデータを送出する際の動作のタイミ
ングチャートである。なお、図１，図２，及び図３にお
いて、図７と同一部分には同一符号を付し、その詳細な
説明は省略する。
【００１０】図３において、図１のデータ出力装置１４
に当たる部分は、マイクロプロセッサ４，メモリ５，出
力ポート６，及びＦＩＦＯメモリ１０である。マイクロ
プロセッサ４は、メモリ５内に格納されている送出デー
タを順次読み出して、ＦＩＦＯメモリ１０に出力する。
なお、送出データは図５に示すようにメモリ５に格納さ
れている。一方、マイクロプロセッサ４は出力ポート６
を通して、カウンタ１８のプリセット信号３１及びプリ
セットするカウント初期値３２を出力する。ここで、カ
ウント初期値として送出データの総ビット数の２の補数
を設定する。例として総ビット数が「２２」のとき、２
進数表記で「１１０１０１０」をカウンタ１８にプリセ
ットする（図４に示すタイミングチャートにおいて、Ａ
点）。その後、出力ポート６を通してデータ送出開始信
号２２を出力する（図４において、Ｂ点）。
に当たる部分は、マイクロプロセッサ４，メモリ５，出
力ポート６，及びＦＩＦＯメモリ１０である。マイクロ
プロセッサ４は、メモリ５内に格納されている送出デー
タを順次読み出して、ＦＩＦＯメモリ１０に出力する。
なお、送出データは図５に示すようにメモリ５に格納さ
れている。一方、マイクロプロセッサ４は出力ポート６
を通して、カウンタ１８のプリセット信号３１及びプリ
セットするカウント初期値３２を出力する。ここで、カ
ウント初期値として送出データの総ビット数の２の補数
を設定する。例として総ビット数が「２２」のとき、２
進数表記で「１１０１０１０」をカウンタ１８にプリセ
ットする（図４に示すタイミングチャートにおいて、Ａ
点）。その後、出力ポート６を通してデータ送出開始信
号２２を出力する（図４において、Ｂ点）。
【００１１】カウンタ制御回路１７は、出力ポート６か
らのデータ送出開始信号２２によってカウンタ１８を起
動し、カウンタ１８のカウント値出力の最上位ビット出
力３３によって、カウンタ１８を停止する。カウンタ１
８はビットクロック３を入力し、カウントアップを行
う。上記した制御回路１７及びカウンタ１８によって、
マイクロプロセッサ４による他励起動・自己停止カウン
タを構成する。ＦＩＦＯメモリ１０は、マイクロプロセ
ッサ４により入力された前記送出データを、規定のビッ
ト数間隔で（カウンタ１８のカウント値出力が１語あた
りビット数、すなわちここでは８の倍数になるごと
に）、先入れ先出し方式で順次データセレクタ１２に並
列に出力する。（図４において、Ａ点、Ｃ点、Ｄ点）。
データセレクタ１２はカウンタ１８のカウント値出力を
選択信号Ｓ０，Ｓ１，Ｓ２とし、ＦＩＦＯメモリ１０か
ら出力される送出データ信号線のうち一本を選択して順
次シリアルデータ１を直列伝送し、並直列変換器として
動作する。以上により、任意の総ビット長を伝送するシ
リアルデータ送信機が構成される。
らのデータ送出開始信号２２によってカウンタ１８を起
動し、カウンタ１８のカウント値出力の最上位ビット出
力３３によって、カウンタ１８を停止する。カウンタ１
８はビットクロック３を入力し、カウントアップを行
う。上記した制御回路１７及びカウンタ１８によって、
マイクロプロセッサ４による他励起動・自己停止カウン
タを構成する。ＦＩＦＯメモリ１０は、マイクロプロセ
ッサ４により入力された前記送出データを、規定のビッ
ト数間隔で（カウンタ１８のカウント値出力が１語あた
りビット数、すなわちここでは８の倍数になるごと
に）、先入れ先出し方式で順次データセレクタ１２に並
列に出力する。（図４において、Ａ点、Ｃ点、Ｄ点）。
データセレクタ１２はカウンタ１８のカウント値出力を
選択信号Ｓ０，Ｓ１，Ｓ２とし、ＦＩＦＯメモリ１０か
ら出力される送出データ信号線のうち一本を選択して順
次シリアルデータ１を直列伝送し、並直列変換器として
動作する。以上により、任意の総ビット長を伝送するシ
リアルデータ送信機が構成される。
【００１２】受信機においてもほぼ同様の原理からなる
ので詳細は省略するが、図２を用いて説明する。シフト
レジスタ１３はシリアルデータ１を入力して直並列変換
を行い、規定のビット幅で並列に出力し、直並列変換器
として機能し、カウンタ１８は送信機と同様に、ビット
クロックをカウントクロックとして１ビットごとのカウ
ントを行う。データ入力装置１５は、カウンタ１８のカ
ウント値出力とデータイネーブル信号によって、規定の
ビット数間隔でシフトレジスタ１３の取り込み処理し、
カウンタ１８にプリセットするためのカウント初期値を
出力する。カウント制御回路１７は、カウンタ１８をデ
ータイネーブル信号により起動し、カウンタ１８のカウ
ント値出力の最上位ビットに当たる出力の変化により停
止する。以上により、任意の総ビット長を伝送するシリ
アルデータ受信機が構成される。
ので詳細は省略するが、図２を用いて説明する。シフト
レジスタ１３はシリアルデータ１を入力して直並列変換
を行い、規定のビット幅で並列に出力し、直並列変換器
として機能し、カウンタ１８は送信機と同様に、ビット
クロックをカウントクロックとして１ビットごとのカウ
ントを行う。データ入力装置１５は、カウンタ１８のカ
ウント値出力とデータイネーブル信号によって、規定の
ビット数間隔でシフトレジスタ１３の取り込み処理し、
カウンタ１８にプリセットするためのカウント初期値を
出力する。カウント制御回路１７は、カウンタ１８をデ
ータイネーブル信号により起動し、カウンタ１８のカウ
ント値出力の最上位ビットに当たる出力の変化により停
止する。以上により、任意の総ビット長を伝送するシリ
アルデータ受信機が構成される。
【００１３】また、図１，図２に示すシリアルデータ送
信機及び受信機において、カウンタ１８にダウンカウン
タを使用し、カウント初期値としてＮ−１を設定するこ
とで、Ｎ−１〜−１までのダウンカウントを行う自己停
止カウンタを構成する事も可能である。このときカウン
ト値出力の最上位ビット、すなわち符号ビットの立ち上
がり変化をカウント停止信号とし、データセレクタ１２
の選択入力にはカウント値出力のビット反転出力を入力
する。図６はそのときの動作タイミングチャートであ
る。このような構成においても、同様な効果を有するシ
リアルデータ送信機及び受信機が実現可能である。
信機及び受信機において、カウンタ１８にダウンカウン
タを使用し、カウント初期値としてＮ−１を設定するこ
とで、Ｎ−１〜−１までのダウンカウントを行う自己停
止カウンタを構成する事も可能である。このときカウン
ト値出力の最上位ビット、すなわち符号ビットの立ち上
がり変化をカウント停止信号とし、データセレクタ１２
の選択入力にはカウント値出力のビット反転出力を入力
する。図６はそのときの動作タイミングチャートであ
る。このような構成においても、同様な効果を有するシ
リアルデータ送信機及び受信機が実現可能である。
【００１４】
【発明の効果】以上詳細に説明したように、本発明のシ
リアルデータ送信機及び受信機は、自己停止カウンタの
構成が簡単になり、全伝送ビット数をＮとすると、カウ
ント初期値としてＮの２の補数を設定することで、−Ｎ
〜０までのカウントを行う自己停止カウンタを構成し
て、カウンタのカウント値出力の最上位ビット、すなわ
ち符号ビットの立ち下がり、もしくは立ち上がり変化を
そのままカウント停止信号とすることができ、従来必要
であった比較器をなくなり、回路規模が大きくならな
い。また、上記した自己停止カウンタを構成すること
で、並直列変換の区切り単位を送出データの最後尾バイ
トの最後尾送出ビットより、８ビットごととしているた
め、送出データの先頭バイトの任意のビット位置より送
出を行うことができる。そのため、従来のシリアルデー
タ送信機及び受信機においては必要であった、データ先
頭バイトの先頭送出ビットに、ビット列の先頭を合わせ
るビットシフト操作が必要なくなるという実用上極めて
優れた効果がある。
リアルデータ送信機及び受信機は、自己停止カウンタの
構成が簡単になり、全伝送ビット数をＮとすると、カウ
ント初期値としてＮの２の補数を設定することで、−Ｎ
〜０までのカウントを行う自己停止カウンタを構成し
て、カウンタのカウント値出力の最上位ビット、すなわ
ち符号ビットの立ち下がり、もしくは立ち上がり変化を
そのままカウント停止信号とすることができ、従来必要
であった比較器をなくなり、回路規模が大きくならな
い。また、上記した自己停止カウンタを構成すること
で、並直列変換の区切り単位を送出データの最後尾バイ
トの最後尾送出ビットより、８ビットごととしているた
め、送出データの先頭バイトの任意のビット位置より送
出を行うことができる。そのため、従来のシリアルデー
タ送信機及び受信機においては必要であった、データ先
頭バイトの先頭送出ビットに、ビット列の先頭を合わせ
るビットシフト操作が必要なくなるという実用上極めて
優れた効果がある。
【図１】本発明のシリアルデータ送信機の一実施例を示
すブロック図である。
すブロック図である。
【図２】本発明のシリアルデータ受信機の一実施例を示
すブロック図である。
すブロック図である。
【図３】図１に示すシリアルデータ送信機を示す詳細な
ブロック図である。
ブロック図である。
【図４】図３に示すシリアルデータ送信機の動作におけ
るタイミングチャートである。
るタイミングチャートである。
【図５】本発明のシリアルデータ送信機における送出デ
ータのメモリ内の格納を示す図である。
ータのメモリ内の格納を示す図である。
【図６】図３に示すシリアルデータ送信機を実現する他
の実施例による動作のタイミングチャートである。
の実施例による動作のタイミングチャートである。
【図７】従来のシリアルデータ送信機を示すブロック図
である。
である。
【図８】従来のシリアルデータ送信機における送出デー
タの加工処理を説明する図である。
タの加工処理を説明する図である。
１ シリアルデータ ２ データイネーブル信号 ３ ビットクロック ４ マイクロプロセッサ（データ出力装置） ５ メモリ（データ出力装置） ６ 出力ポート（データ出力装置） ７ カウンタ制御回路 ８ カウンタ １０ ＦＩＦＯメモリ（データ出力装置） １２ データセレクタ（並直列変換器） １３ シフトレジスタ（直並列変換器）
Claims (2)
- 【請求項１】直列に伝送されるシリアルデータと、前記
シリアルデータが有効な状態であることを示すデータイ
ネーブル信号を出力すると共に、前記シリアルデータの
ビット単位の同期をとる為のビットクロックが入力され
るシリアルデータ送信機であって、 前記ビットクロックをカウントクロックとして１ビット
ごとのカウントを行うカウンタと、 前記カウンタのカウント値出力によって既定のビット数
間隔で送出データを並列に出力し、前記カウンタにプリ
セットするためのカウント初期値を出力すると共に、デ
ータ送出を開始することを示す出力開始信号を出力する
データ出力装置と、 前記カウンタのカウント値出力を選択信号として前記デ
ータ出力装置の並列データ出力線のうちの一本を随時選
択し直列データ信号として出力する並直列変換器と、 前記カウンタを前記データ出力装置からの出力開始信号
により起動し、前記カウンタのカウント値出力の最上位
ビットにあたる出力の変化により停止するカウンタ制御
回路とより構成されることを特徴とするシリアルデータ
送信機。 - 【請求項２】直列に伝送されるシリアルデータと、前記
シリアルデータが有効な状態であることを示すデータイ
ネーブル信号と、前記シリアルデータのビット単位の同
期をとる為のビットクロックが入力されるシリアルデー
タ受信機であって、 前記シリアルデータを入力して直並列変換を行い、既定
のビット幅で並列に出力する直並列変換器と、 前記ビットクロックをカウントクロックとして１ビット
ごとのカウントを行うカウンタと、 前記カウンタのカウント値出力と前記データイネーブル
信号とによって、既定のビット数間隔で前記直並列変換
器の出力を取り込み処理すると共に、前記カウンタにプ
リセットするためのカウント初期値を出力するデータ入
力装置と、 前記カウンタを前記データイネーブル信号により起動
し、前記カウンタのカウント値出力の最上位ビットにあ
たる出力の変化により停止するカウンタ制御回路とより
構成されることを特徴とするシリアルデータ受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208434A JPH0637847A (ja) | 1992-07-13 | 1992-07-13 | シリアルデータ送信機及び受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208434A JPH0637847A (ja) | 1992-07-13 | 1992-07-13 | シリアルデータ送信機及び受信機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637847A true JPH0637847A (ja) | 1994-02-10 |
Family
ID=16556149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4208434A Pending JPH0637847A (ja) | 1992-07-13 | 1992-07-13 | シリアルデータ送信機及び受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637847A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261716A (ja) * | 2001-03-02 | 2002-09-13 | Matsushita Electric Ind Co Ltd | シリアルデータ転送方法およびシリアルデータ転送システム |
-
1992
- 1992-07-13 JP JP4208434A patent/JPH0637847A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261716A (ja) * | 2001-03-02 | 2002-09-13 | Matsushita Electric Ind Co Ltd | シリアルデータ転送方法およびシリアルデータ転送システム |
| JP4511063B2 (ja) * | 2001-03-02 | 2010-07-28 | パナソニック株式会社 | 送信装置と受信装置とデータ転送システムと再生もしくは録音装置および送信方法と受信方法とデータ転送方法 |
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