JP2973725B2 - サブフレーム同期信号検出回路 - Google Patents
サブフレーム同期信号検出回路Info
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Description
【０００１】
【産業上の利用分野】本発明はフレーム同期データ通信
に関し、特に同期信号の誤り検出回路に関する。
に関し、特に同期信号の誤り検出回路に関する。
【０００２】
【従来の技術】フレーム同期データ通信において、１フ
レームは複数のサブフレームによって構成され、データ
信号の１フレームの開始を示すフレーム同期信号は、開
始サブフレーム（第１サブフレーム）に特定のパターン
のコードを設定することによって表わされる。フレーム
の、第１サブフレーム以外の部分を区切るために所定の
論理レベルのサブフレーム同期信号が各サブフレームの
特定のビット、例えば第ｋビットに設定される。第ｋビ
ットは通常第１ビットである。
レームは複数のサブフレームによって構成され、データ
信号の１フレームの開始を示すフレーム同期信号は、開
始サブフレーム（第１サブフレーム）に特定のパターン
のコードを設定することによって表わされる。フレーム
の、第１サブフレーム以外の部分を区切るために所定の
論理レベルのサブフレーム同期信号が各サブフレームの
特定のビット、例えば第ｋビットに設定される。第ｋビ
ットは通常第１ビットである。
【０００３】図９は、フレーム同期データ通信における
データ信号Ｓ３のフレームフォーマット、イネーブル信
号Ｓ１、クロックパルス信号Ｓ２を示す。同図において
１フレームは複数のサブフレームで成り、各サブフレー
ムは８ビットで各ビットはクロックパルス信号Ｓ２に同
期して伝送される。以下の記述においては８ビットで成
る各サブフレームをオクテットと記す。イネーブル信号
Ｓ１は、データ信号が伝送されている期間のみ論理１の
値をとる。フレーム同期信号は開始オクテットに８箇の
“０”を設定して表わされる。図９に示されたフレーム
フォーマットにはサブフレーム同期信号またはオクテッ
ト同期信号は設定されていない。
データ信号Ｓ３のフレームフォーマット、イネーブル信
号Ｓ１、クロックパルス信号Ｓ２を示す。同図において
１フレームは複数のサブフレームで成り、各サブフレー
ムは８ビットで各ビットはクロックパルス信号Ｓ２に同
期して伝送される。以下の記述においては８ビットで成
る各サブフレームをオクテットと記す。イネーブル信号
Ｓ１は、データ信号が伝送されている期間のみ論理１の
値をとる。フレーム同期信号は開始オクテットに８箇の
“０”を設定して表わされる。図９に示されたフレーム
フォーマットにはサブフレーム同期信号またはオクテッ
ト同期信号は設定されていない。
【０００４】図１０はフレームフォーマットの他の例
で、図９と同じ論理０のフレーム同期信号が第１オクテ
ットに設定され、さらにオクテット同期信号が設定され
ている。オクテット同期信号は各オクテットの第１ビッ
トに割当てられ、論理１が設定されている。
で、図９と同じ論理０のフレーム同期信号が第１オクテ
ットに設定され、さらにオクテット同期信号が設定され
ている。オクテット同期信号は各オクテットの第１ビッ
トに割当てられ、論理１が設定されている。
【０００５】図１１はフレーム同期信号検出回路が用い
られているデータ通信システムを示す。送信側では送信
端末から送られたデジタルデータ信号はデジタル・アナ
ログ変換器９１によってアナログデータ信号に変換さ
れ、次に、該アナログデータ信号は送信アンテナ９２を
経て受信アンテナ９３で受信され、アナログ・デジタル
変換器９４によってデジタルデータ信号に変換される。
フレーム同期信号検出回路９５は、そのデジタルデータ
信号からフレーム同期信号を検出し、そのデジタルデー
タ信号が伝送されたデータ信号であるか、または何か他
の情報を表わすデータ信号であるかを判別してそのデジ
タルデータ信号を受信端末に送信する。実際には、フレ
ーム同期信号検出回路は送信側にも設けられ、ノイズに
よって生じるデータ信号の変化が検査される。
られているデータ通信システムを示す。送信側では送信
端末から送られたデジタルデータ信号はデジタル・アナ
ログ変換器９１によってアナログデータ信号に変換さ
れ、次に、該アナログデータ信号は送信アンテナ９２を
経て受信アンテナ９３で受信され、アナログ・デジタル
変換器９４によってデジタルデータ信号に変換される。
フレーム同期信号検出回路９５は、そのデジタルデータ
信号からフレーム同期信号を検出し、そのデジタルデー
タ信号が伝送されたデータ信号であるか、または何か他
の情報を表わすデータ信号であるかを判別してそのデジ
タルデータ信号を受信端末に送信する。実際には、フレ
ーム同期信号検出回路は送信側にも設けられ、ノイズに
よって生じるデータ信号の変化が検査される。
【０００６】図１２は従来の代表的なフレーム同期信号
検出回路のブロック図である。回路はシリアル・パラレ
ル変換器１０、メモり１２およびＣＰＵ１３から成って
いる。シリアル・パラレル変換器１０はイネーブル信号
Ｓ１によってイネーブルにされ、クロックパルス信号Ｓ
２に同期してシリアルデータ信号Ｓ３をパラレルデータ
信号Ｓ１１に変換する。パラレルデータ信号Ｓ１１は、
一旦、メモり１２中に蓄積される。当該のデータ通信に
よって伝送されたすべてのデータ信号がメモリ１２中に
蓄積された後、ＣＰＵ１３はソフトウエアによってフレ
ーム同期信号を検出する。もし、サブフレーム同期信号
が設定されていて、このサブフレーム同期信号をも検出
する必要がある場合には、この段階で行われる。以下、
フレーム同期信号とサブフレーム同期信号を総称して同
期信号と記す。
検出回路のブロック図である。回路はシリアル・パラレ
ル変換器１０、メモり１２およびＣＰＵ１３から成って
いる。シリアル・パラレル変換器１０はイネーブル信号
Ｓ１によってイネーブルにされ、クロックパルス信号Ｓ
２に同期してシリアルデータ信号Ｓ３をパラレルデータ
信号Ｓ１１に変換する。パラレルデータ信号Ｓ１１は、
一旦、メモり１２中に蓄積される。当該のデータ通信に
よって伝送されたすべてのデータ信号がメモリ１２中に
蓄積された後、ＣＰＵ１３はソフトウエアによってフレ
ーム同期信号を検出する。もし、サブフレーム同期信号
が設定されていて、このサブフレーム同期信号をも検出
する必要がある場合には、この段階で行われる。以下、
フレーム同期信号とサブフレーム同期信号を総称して同
期信号と記す。
【０００７】
【発明が解決しようとする課題】上記の従来の同期信号
検出回路においては、シリアル・パラレル変換されたす
べてのデータ信号が一旦メモリに蓄積された後に、同期
信号に割当てされたビットを検出するので、すべてのデ
ータ信号の同期信号を検出するのに長い時間を要すると
いう問題点がある。
検出回路においては、シリアル・パラレル変換されたす
べてのデータ信号が一旦メモリに蓄積された後に、同期
信号に割当てされたビットを検出するので、すべてのデ
ータ信号の同期信号を検出するのに長い時間を要すると
いう問題点がある。
【０００８】そのために本発明に先行して発展された技
術においては、データ信号の受信と並行してリアルタイ
ムでフレーム同期信号を検出することができるフレーム
同期信号検出回路が提供されている。
術においては、データ信号の受信と並行してリアルタイ
ムでフレーム同期信号を検出することができるフレーム
同期信号検出回路が提供されている。
【０００９】本発明の目的は、データ信号の受信と並行
してリアルタイムでサブフレーム同期信号を検出するこ
とができるサブフレーム同期信号検出回路を提供するこ
とにある。
してリアルタイムでサブフレーム同期信号を検出するこ
とができるサブフレーム同期信号検出回路を提供するこ
とにある。
【００１０】
【課題を解決するための手段】前記の本発明に先行して
発展されたフレーム同期信号検出回路は、すべてのビッ
トに同一の論理レベルのコードが設定されているフレー
ム同期信号の誤りを検出するように構成されている。フ
レーム同期信号検出回路は、フレーム同期信号の長さに
対応する期間のみ論理値１をとる第１の信号を出力する
第１の回路と、フレーム同期データ通信によって送信さ
れたデータ信号と第１の信号を入力して両者の論理積に
対応する第２の信号を出力する第１のゲート回路を有す
る第２の回路とを有する。
発展されたフレーム同期信号検出回路は、すべてのビッ
トに同一の論理レベルのコードが設定されているフレー
ム同期信号の誤りを検出するように構成されている。フ
レーム同期信号検出回路は、フレーム同期信号の長さに
対応する期間のみ論理値１をとる第１の信号を出力する
第１の回路と、フレーム同期データ通信によって送信さ
れたデータ信号と第１の信号を入力して両者の論理積に
対応する第２の信号を出力する第１のゲート回路を有す
る第２の回路とを有する。
【００１１】前記のフレーム同期信号検出回路は、フレ
ーム同期データ送信によって伝送されたイネーブル信号
をフレーム同期信号の長さに対応する期間だけ遅延さ
せ、遅延イネーブル信号として出力する遅延回路と、イ
ネーブル信号と遅延イネーブル信号との排他的論理和を
第１の信号として出力する第２のゲート回路とを有す
る。遅延回路の望ましい態様は、フレーム同期信号のビ
ット数と同じビット数のシフトレジスタを有し、該シフ
トレジスタは、フレーム同期データ通信によって送信さ
れたイネーブル信号とクロックパルス信号を入力し、ク
ロックパルス信号に同期して前記イネーブル信号をシフ
トさせ、そのシリアル出力を遅延イネーブル信号として
出力する。
ーム同期データ送信によって伝送されたイネーブル信号
をフレーム同期信号の長さに対応する期間だけ遅延さ
せ、遅延イネーブル信号として出力する遅延回路と、イ
ネーブル信号と遅延イネーブル信号との排他的論理和を
第１の信号として出力する第２のゲート回路とを有す
る。遅延回路の望ましい態様は、フレーム同期信号のビ
ット数と同じビット数のシフトレジスタを有し、該シフ
トレジスタは、フレーム同期データ通信によって送信さ
れたイネーブル信号とクロックパルス信号を入力し、ク
ロックパルス信号に同期して前記イネーブル信号をシフ
トさせ、そのシリアル出力を遅延イネーブル信号として
出力する。
【００１２】本発明の目的を達成するために、本発明の
サブフレーム同期信号検出回路は、１フレームが複数の
サブフレームで成り、各サブフレームはＭビットで成
り、フレーム同期信号は開始サブフレームの全ビットで
表わされ、サブフレーム同期信号は開始サブフレーム以
外の各サブフレームの第ｋビットで表わされ、前記第ｋ
ビットは第１の論理レベルに設定されるサブフレーム同
期信号の誤りを検出するように構成されている。サブフ
レーム同期信号検出回路は、開始サブフレームを検出
し、該サブフレームに表わされているフレーム同期信号
に誤りがないことを検出したときに、開始サブフレーム
の次に続く第２サブフレームの第ｋビットに同期して前
記第１の論理レベルの孤立パルス信号を発生し、かつ、
入力したデータ信号をＭクロックパルス周期だけ遅延さ
せて出力する開始サブフレーム検出回路と、先頭パルス
は孤立パルス信号をＭクロックパルス周期だけ遅延させ
ることによって生成され、それ以後の各パルスは直前の
パルスをＭクロックパルス周期だけ遅延させることによ
って繰返し生成され、該繰返し生成されたパルスのうち
の第２サブフレーム以外の各サブフレームのサブフレー
ム同期信号に同期するパルスで成るパルス列であるウイ
ンドパルスを生成するウインドパルス発生回路と、ウイ
ンドパルスの制御のもとで、開始サブフレーム検出回路
によって遅延されたデータ信号から、開始サブフレーム
以外のサブフレームの第ｋビットを選択するトランスミ
ッションゲートを有する。
サブフレーム同期信号検出回路は、１フレームが複数の
サブフレームで成り、各サブフレームはＭビットで成
り、フレーム同期信号は開始サブフレームの全ビットで
表わされ、サブフレーム同期信号は開始サブフレーム以
外の各サブフレームの第ｋビットで表わされ、前記第ｋ
ビットは第１の論理レベルに設定されるサブフレーム同
期信号の誤りを検出するように構成されている。サブフ
レーム同期信号検出回路は、開始サブフレームを検出
し、該サブフレームに表わされているフレーム同期信号
に誤りがないことを検出したときに、開始サブフレーム
の次に続く第２サブフレームの第ｋビットに同期して前
記第１の論理レベルの孤立パルス信号を発生し、かつ、
入力したデータ信号をＭクロックパルス周期だけ遅延さ
せて出力する開始サブフレーム検出回路と、先頭パルス
は孤立パルス信号をＭクロックパルス周期だけ遅延させ
ることによって生成され、それ以後の各パルスは直前の
パルスをＭクロックパルス周期だけ遅延させることによ
って繰返し生成され、該繰返し生成されたパルスのうち
の第２サブフレーム以外の各サブフレームのサブフレー
ム同期信号に同期するパルスで成るパルス列であるウイ
ンドパルスを生成するウインドパルス発生回路と、ウイ
ンドパルスの制御のもとで、開始サブフレーム検出回路
によって遅延されたデータ信号から、開始サブフレーム
以外のサブフレームの第ｋビットを選択するトランスミ
ッションゲートを有する。
【００１３】開始サブフレーム検出回路の望ましい態様
は、シリアル入力端子とＭビットパラレル出力端子およ
びシリアル出力端子を有する第１のシフトレジスタと、
第１のシフトレジスタのＭビットのパラレル出力に接続
されたＭ入力の第１の論理和ゲートを有し、第１のシフ
トレジスタは、シリアル入力されたデータ信号をクロッ
クパルス信号に同期してシフトさせ、そのシリアル出力
を遅延データ信号として出力し、第１の論理和ゲートは
開始フレームが誤りをもたないときにのみ、第１の論理
レベルのパルスを孤立パルス信号として出力する。
は、シリアル入力端子とＭビットパラレル出力端子およ
びシリアル出力端子を有する第１のシフトレジスタと、
第１のシフトレジスタのＭビットのパラレル出力に接続
されたＭ入力の第１の論理和ゲートを有し、第１のシフ
トレジスタは、シリアル入力されたデータ信号をクロッ
クパルス信号に同期してシフトさせ、そのシリアル出力
を遅延データ信号として出力し、第１の論理和ゲートは
開始フレームが誤りをもたないときにのみ、第１の論理
レベルのパルスを孤立パルス信号として出力する。
【００１４】開始サブフレーム検出回路のもう１つの望
ましい態様は、シリアル入力端子とＭビットパラレル出
力端子およびシリアル出力端子を有する第１のシフトレ
ジスタと、前記第１のシフトレジスタのＭビットのパラ
レル出力に接続されたＭ入力の第１の論理和ゲートと、
第１の遅延回路を有し、第１のシフトレジスタは、シリ
アル入力されたデータ信号をクロックパルス信号に同期
してシフトさせ、そのシリアル出力を遅延データ信号と
して出力し、第１の論理和ゲートは開始フレームが誤り
をもたないときにのみ、第１の論理レベルのパルス信号
を出力し、第１の遅延回路は第１の論理和ゲートの出力
をｋ−１クロックパルス周期だけ遅延して孤立パルス信
号として出力する。
ましい態様は、シリアル入力端子とＭビットパラレル出
力端子およびシリアル出力端子を有する第１のシフトレ
ジスタと、前記第１のシフトレジスタのＭビットのパラ
レル出力に接続されたＭ入力の第１の論理和ゲートと、
第１の遅延回路を有し、第１のシフトレジスタは、シリ
アル入力されたデータ信号をクロックパルス信号に同期
してシフトさせ、そのシリアル出力を遅延データ信号と
して出力し、第１の論理和ゲートは開始フレームが誤り
をもたないときにのみ、第１の論理レベルのパルス信号
を出力し、第１の遅延回路は第１の論理和ゲートの出力
をｋ−１クロックパルス周期だけ遅延して孤立パルス信
号として出力する。
【００１５】ウインドパルス発生回路の望ましい態様
は、繰返し回路と排他的論理和ゲートを有し、該繰返し
回路は第２の遅延回路と第２の論理和ゲートを有し、第
２の遅延回路は第２の論理和ゲートの出力をＭクロック
パルス周期だけ遅延し、第２の論理和ゲートは孤立パル
ス信号と第２の遅延回路の出力との論理和を生成し、排
他的論理和ゲートは孤立パルス信号と第２の論理和ゲー
トの出力を入力して孤立パルス信号の出力を阻止する。
は、繰返し回路と排他的論理和ゲートを有し、該繰返し
回路は第２の遅延回路と第２の論理和ゲートを有し、第
２の遅延回路は第２の論理和ゲートの出力をＭクロック
パルス周期だけ遅延し、第２の論理和ゲートは孤立パル
ス信号と第２の遅延回路の出力との論理和を生成し、排
他的論理和ゲートは孤立パルス信号と第２の論理和ゲー
トの出力を入力して孤立パルス信号の出力を阻止する。
【００１６】
【実施例】図１は本発明に先行して発展されたフレーム
同期信号検出回路の一例のブロック図であり、図２は図
１の誤り検出回路４のブロック図である。図３は図１，
図２の回路の各部の動作を説明するタイミング図であ
る。このフレーム同期信号検出回路において採用されて
いるフレームフォーマットは図９で説明されたものと同
一であって、フレーム同期信号は開始オクテット（第１
オクテット）に設定され、全ビットに論理０が設定され
る。図３のデータ信号は、フレーム同期信号の第３ビッ
トに論理１の誤りを含んでいる。
同期信号検出回路の一例のブロック図であり、図２は図
１の誤り検出回路４のブロック図である。図３は図１，
図２の回路の各部の動作を説明するタイミング図であ
る。このフレーム同期信号検出回路において採用されて
いるフレームフォーマットは図９で説明されたものと同
一であって、フレーム同期信号は開始オクテット（第１
オクテット）に設定され、全ビットに論理０が設定され
る。図３のデータ信号は、フレーム同期信号の第３ビッ
トに論理１の誤りを含んでいる。
【００１７】フレーム同期信号検出回路は第１信号発生
回路１と誤り検出回路４を備え、第１信号発生回路は後
述する第１信号Ｓ５を発生する。第１信号発生回路１は
８ビットのシフトレジスタ２とＡＮＤゲート３で構成さ
れている。シフトレジスタ２はシリアル入力端子にイネ
ーブル信号Ｓ１を入力し、クロックパルス信号Ｓ２に同
期してイネーブル信号Ｓ１を８ビットだけシフトし、遅
延イネーブル信号を生成する。したがって遅延イネーブ
ル信号は、イネーブル信号よりも８クロックパルス周期
すなわち、フレーム同期信号の長さだけ位相が遅れた信
号である。ＡＮＤゲート３はイネーブル信号と反転遅延
イネーブル信号Ｓ４を入力し、その論理積を第１信号Ｓ
５として出力する。したがって第１信号Ｓ５はフレーム
同期信号の長さに対応する期間のみ論理１をとる（図
３、信号Ｓ５参照）。誤り検出回路４はフレーム同期信
号が誤りを含んでいる場合には、その誤りをフレーム同
期信号から抽出する。誤り検出回路４はＡＮＤゲート５
とレジスタ回路６から成っている。ＡＮＤゲート５は第
１信号Ｓ５とデータ信号Ｓ３を受信し、その論理積を第
２信号Ｓ６として出力する。それによってフレーム同期
信号から誤りビットが抽出される（図３、信号Ｓ６）。
レジスタ回路６は、ＡＮＤゲート７，８およびＤフリッ
プフロップ９から成っている。ＡＮＤゲート７はクロッ
クパルス信号Ｓ２と第１信号Ｓ５を入力し、フレーム同
期信号の長さに対応する期間のみ活性のクロックパルス
列Ｓ７を出力する（図３、信号Ｓ７）。ＡＮＤゲート８
は第２信号Ｓ６とクロックパルス列Ｓ７を入力し、フレ
ーム同期信号に誤りビットがある場合には該ビットに同
期する１発のクロックパルスＳ８を出力する。Ｄフリッ
プフロップはイネーブル信号によってイネーブルにさ
れ、データ入力端子には第２信号Ｓ６を、クロック入力
端子にはクロックパルスＳ８を入力し、クロックパルス
Ｓ８の立下りで第２信号Ｓ６をラッチし警報信号Ｓ９を
発信する。このようにして、フレーム同期信号検出回路
は、フレーム同期信号に誤りがある場合には、データ信
号の入力と並行してリアルタイムでその誤りを検出する
ことができる。本検出回路では、イネーブル信号と反転
遅延イネーブル信号の論理積によって第１信号Ｓ５を作
成したけれど、イネーブル信号と遅延イネーブル信号と
の排他的論理和をとることによって同一の信号を得るこ
とができる。
回路１と誤り検出回路４を備え、第１信号発生回路は後
述する第１信号Ｓ５を発生する。第１信号発生回路１は
８ビットのシフトレジスタ２とＡＮＤゲート３で構成さ
れている。シフトレジスタ２はシリアル入力端子にイネ
ーブル信号Ｓ１を入力し、クロックパルス信号Ｓ２に同
期してイネーブル信号Ｓ１を８ビットだけシフトし、遅
延イネーブル信号を生成する。したがって遅延イネーブ
ル信号は、イネーブル信号よりも８クロックパルス周期
すなわち、フレーム同期信号の長さだけ位相が遅れた信
号である。ＡＮＤゲート３はイネーブル信号と反転遅延
イネーブル信号Ｓ４を入力し、その論理積を第１信号Ｓ
５として出力する。したがって第１信号Ｓ５はフレーム
同期信号の長さに対応する期間のみ論理１をとる（図
３、信号Ｓ５参照）。誤り検出回路４はフレーム同期信
号が誤りを含んでいる場合には、その誤りをフレーム同
期信号から抽出する。誤り検出回路４はＡＮＤゲート５
とレジスタ回路６から成っている。ＡＮＤゲート５は第
１信号Ｓ５とデータ信号Ｓ３を受信し、その論理積を第
２信号Ｓ６として出力する。それによってフレーム同期
信号から誤りビットが抽出される（図３、信号Ｓ６）。
レジスタ回路６は、ＡＮＤゲート７，８およびＤフリッ
プフロップ９から成っている。ＡＮＤゲート７はクロッ
クパルス信号Ｓ２と第１信号Ｓ５を入力し、フレーム同
期信号の長さに対応する期間のみ活性のクロックパルス
列Ｓ７を出力する（図３、信号Ｓ７）。ＡＮＤゲート８
は第２信号Ｓ６とクロックパルス列Ｓ７を入力し、フレ
ーム同期信号に誤りビットがある場合には該ビットに同
期する１発のクロックパルスＳ８を出力する。Ｄフリッ
プフロップはイネーブル信号によってイネーブルにさ
れ、データ入力端子には第２信号Ｓ６を、クロック入力
端子にはクロックパルスＳ８を入力し、クロックパルス
Ｓ８の立下りで第２信号Ｓ６をラッチし警報信号Ｓ９を
発信する。このようにして、フレーム同期信号検出回路
は、フレーム同期信号に誤りがある場合には、データ信
号の入力と並行してリアルタイムでその誤りを検出する
ことができる。本検出回路では、イネーブル信号と反転
遅延イネーブル信号の論理積によって第１信号Ｓ５を作
成したけれど、イネーブル信号と遅延イネーブル信号と
の排他的論理和をとることによって同一の信号を得るこ
とができる。
【００１８】次に、図４ないし８を参照して本発明の一
実施例を説明する。図４は本発明の第２の実施例のブロ
ック図、図５，図６，図７はそれぞれ図４の開始オクテ
ット検出回路、ウインドパルス発生回路、データ変換回
路のブロック図、図８は図４，図５，図６，図７に示さ
れている回路の各部の動作を示すタイミング図である。
本実施例はオクテット同期信号検出回路の一例である。
本実施例で採用されているフレームフォーマットは図１
０に示されているものと同じで、１フレームは１０オク
テットから成るものとする。
実施例を説明する。図４は本発明の第２の実施例のブロ
ック図、図５，図６，図７はそれぞれ図４の開始オクテ
ット検出回路、ウインドパルス発生回路、データ変換回
路のブロック図、図８は図４，図５，図６，図７に示さ
れている回路の各部の動作を示すタイミング図である。
本実施例はオクテット同期信号検出回路の一例である。
本実施例で採用されているフレームフォーマットは図１
０に示されているものと同じで、１フレームは１０オク
テットから成るものとする。
【００１９】オクテット同期信号検出回路は、図４に示
されているように、開始オクテット検出回路２０、ウイ
ンドパルス発生回路２１、トランスミッションゲート２
２、排他的論理和ゲート２３、データ変換回路２４から
成っている。開始オクテット検出回路２０は、図５に示
されているように、８ビットシフトレジスタ２５と８入
力ＮＯＲゲート２６から成り、シフトレジスタ２５のパ
ラレル出力はＮＯＲゲート２６の入力に接続されてい
る。シフトレジスタ２５はクロックパルス信号Ｓ２に同
期してデータ信号Ｓ３をシフトし、そのシリアル出力端
子から８クロックパルス周期だけ遅延したデータ信号を
出力する。以下、この遅延したデータ信号を遅延データ
信号Ｓ２０と記す（図８、信号Ｓ２０参照）。ＮＯＲゲ
ート２６は、その８個の入力のすべてに論理０を入力し
たとき、したがって開始オクテット検出回路２０がフレ
ーム同期信号（開始オクテット）中に誤りを検出しない
ときにのみ、第２オクテットのオクテット同期信号（本
実施例では第２オクテットの第１ビット）に同期して孤
立パルス信号Ｓ２１を出力する。
されているように、開始オクテット検出回路２０、ウイ
ンドパルス発生回路２１、トランスミッションゲート２
２、排他的論理和ゲート２３、データ変換回路２４から
成っている。開始オクテット検出回路２０は、図５に示
されているように、８ビットシフトレジスタ２５と８入
力ＮＯＲゲート２６から成り、シフトレジスタ２５のパ
ラレル出力はＮＯＲゲート２６の入力に接続されてい
る。シフトレジスタ２５はクロックパルス信号Ｓ２に同
期してデータ信号Ｓ３をシフトし、そのシリアル出力端
子から８クロックパルス周期だけ遅延したデータ信号を
出力する。以下、この遅延したデータ信号を遅延データ
信号Ｓ２０と記す（図８、信号Ｓ２０参照）。ＮＯＲゲ
ート２６は、その８個の入力のすべてに論理０を入力し
たとき、したがって開始オクテット検出回路２０がフレ
ーム同期信号（開始オクテット）中に誤りを検出しない
ときにのみ、第２オクテットのオクテット同期信号（本
実施例では第２オクテットの第１ビット）に同期して孤
立パルス信号Ｓ２１を出力する。
【００２０】ウインドパルス発生回路２１はウインドパ
ルスを発生する。ウインドパルスは図８に信号Ｓ２２と
して表わされているように、成分パルスが第３オクテッ
トおよびそれ以後の各オクテットのオクテット同期信号
（第１ビット）と同期して発生するパルス列である。ウ
インドパルス発生回路２１は（図６参照）８ビットシフ
トレジスタ２８、ＯＲゲート２９および排他的論理和ゲ
ート３０から成っている。ＯＲゲート２９は孤立パルス
信号Ｓ２１とシフトレジスタ２８のシリアル出力の論理
和を生成し、その出力信号Ｓ２９をシフトレジスタ２８
のシリアル入力端子に供給する。シフトレジスタ２８は
そのシリアル入力端子に入力された信号Ｓ２９を８クロ
ックパルス周期だけ遅延して出力し、その遅延された出
力（シリアル出力）をＯＲゲート２９を介して再び入力
する。したがって、シフトレジスタ２８とＯＲゲート２
９は繰返し回路を構成し、この繰返し回路は、孤立パル
ス信号を先頭パルスとし、８クロックパルス周期を繰返
し周期とするパルス列を発生する。このパルス列が信号
Ｓ２９である。排他的論理和ゲート３０は信号Ｓ２９か
ら孤立パルス信号Ｓ２１を除去し、図８に示されている
ようなウインドパルスＳ２２を生成する。
ルスを発生する。ウインドパルスは図８に信号Ｓ２２と
して表わされているように、成分パルスが第３オクテッ
トおよびそれ以後の各オクテットのオクテット同期信号
（第１ビット）と同期して発生するパルス列である。ウ
インドパルス発生回路２１は（図６参照）８ビットシフ
トレジスタ２８、ＯＲゲート２９および排他的論理和ゲ
ート３０から成っている。ＯＲゲート２９は孤立パルス
信号Ｓ２１とシフトレジスタ２８のシリアル出力の論理
和を生成し、その出力信号Ｓ２９をシフトレジスタ２８
のシリアル入力端子に供給する。シフトレジスタ２８は
そのシリアル入力端子に入力された信号Ｓ２９を８クロ
ックパルス周期だけ遅延して出力し、その遅延された出
力（シリアル出力）をＯＲゲート２９を介して再び入力
する。したがって、シフトレジスタ２８とＯＲゲート２
９は繰返し回路を構成し、この繰返し回路は、孤立パル
ス信号を先頭パルスとし、８クロックパルス周期を繰返
し周期とするパルス列を発生する。このパルス列が信号
Ｓ２９である。排他的論理和ゲート３０は信号Ｓ２９か
ら孤立パルス信号Ｓ２１を除去し、図８に示されている
ようなウインドパルスＳ２２を生成する。
【００２１】トランスミッションゲート２２（図４参
照）はウインドパルスＳ２２の制御のもとで（ウインド
パルスＳ２２をマスク信号として）、遅延データ信号Ｓ
２０を伝送し、それによってオクテット同期信号の８ク
ロックパルス周期だけ遅延した第２オクテットおよびそ
れ以後のオクテットの第１ビットを抽出する。以下、ト
ランスミッションゲート２２の出力を信号Ｓ２３と記
す。排他的論理和ゲート２３は誤り検出ゲートである。
このゲートはウインドパルス２２と信号２３を受信し、
オクテット同期信号として設定されたビットのうち、正
しいビットの出力を阻止し、誤りビットＳ２４のみを出
力する（図８参照）。データ変換回路２４は、シリアル
・パラレル変換回路３３、Ｄフリップフロップ３２、Ａ
ＮＤゲート３１を備えている。シリアル・パラレル変換
器３３は、シリアルに入力した遅延データ信号Ｓ２０
を、クロックパルス信号Ｓ２に同期してパラレルデータ
信号Ｓ３３に変換する。ＡＮＤゲート３１は誤りビット
Ｓ２４とクロックパルス信号Ｓ２を入力し、誤りビット
が存在する場合にのみクロックパルスＳ３１を出力す
る。Ｄフリップフロップ３２はクロックパルスＳ３１に
同期して誤りビットＳ２４をラッチしてリセット信号Ｓ
３２を出力する。リセット信号Ｓ３２はシリアル・パラ
レル変換器３３をディスエーブルにすると共に警報信号
を発生する。
照）はウインドパルスＳ２２の制御のもとで（ウインド
パルスＳ２２をマスク信号として）、遅延データ信号Ｓ
２０を伝送し、それによってオクテット同期信号の８ク
ロックパルス周期だけ遅延した第２オクテットおよびそ
れ以後のオクテットの第１ビットを抽出する。以下、ト
ランスミッションゲート２２の出力を信号Ｓ２３と記
す。排他的論理和ゲート２３は誤り検出ゲートである。
このゲートはウインドパルス２２と信号２３を受信し、
オクテット同期信号として設定されたビットのうち、正
しいビットの出力を阻止し、誤りビットＳ２４のみを出
力する（図８参照）。データ変換回路２４は、シリアル
・パラレル変換回路３３、Ｄフリップフロップ３２、Ａ
ＮＤゲート３１を備えている。シリアル・パラレル変換
器３３は、シリアルに入力した遅延データ信号Ｓ２０
を、クロックパルス信号Ｓ２に同期してパラレルデータ
信号Ｓ３３に変換する。ＡＮＤゲート３１は誤りビット
Ｓ２４とクロックパルス信号Ｓ２を入力し、誤りビット
が存在する場合にのみクロックパルスＳ３１を出力す
る。Ｄフリップフロップ３２はクロックパルスＳ３１に
同期して誤りビットＳ２４をラッチしてリセット信号Ｓ
３２を出力する。リセット信号Ｓ３２はシリアル・パラ
レル変換器３３をディスエーブルにすると共に警報信号
を発生する。
【００２２】次に本実施例の動作を、第１０オクテット
のオクテット同期信号に誤り（論理０）がある場合につ
いて説明する。開始オクテット検出回路２０は、データ
信号Ｓ３およびクロックパルス信号Ｓ２を受信すると、
開始オクテットを検出し、誤りがない場合には第２オク
テットの第１ビットに同期して孤立パルス信号Ｓ２１を
出力する。ウインドパルス発生回路２１は孤立パルス信
号Ｓ２１を受信すると、孤立パルス信号Ｓ２１を先頭パ
ルスとして、各オクテットの第１ビットに同期してパル
スの生成を繰り返す（信号Ｓ２９）。ウインドパルス発
生回路２１に設けられている排他的論理和ゲート３０は
信号Ｓ２９から孤立パルス信号Ｓ２１を排除し、ウイン
ドパルスＳ２２を生成する。ウインドパルスＳ２２は、
トランスミッションゲート２２中における遅延データ信
号Ｓ２０の伝送を制御し、１オクテット周期（８クロッ
クパルス周期）だけ遅延された第２ないし１０オクテッ
トの第１ビットを抽出する。排他的論理和ゲート２３
は、トランスミッションゲート２２から出力される第１
ビットのうちの正しいビットの出力を阻止し、誤りビッ
トのみをデータ変換回路２４に供給する。データ変換回
路２４は、誤りビットが検出されない場合には、シリア
ル入力された遅延データ信号Ｓ２０をパラレルデータ信
号Ｓ３３に変換する。誤りビットＳ２４が検出されたと
きには、データ変換回路２４は、シリアル・パラレル変
換を停止し警報信号を発生する。
のオクテット同期信号に誤り（論理０）がある場合につ
いて説明する。開始オクテット検出回路２０は、データ
信号Ｓ３およびクロックパルス信号Ｓ２を受信すると、
開始オクテットを検出し、誤りがない場合には第２オク
テットの第１ビットに同期して孤立パルス信号Ｓ２１を
出力する。ウインドパルス発生回路２１は孤立パルス信
号Ｓ２１を受信すると、孤立パルス信号Ｓ２１を先頭パ
ルスとして、各オクテットの第１ビットに同期してパル
スの生成を繰り返す（信号Ｓ２９）。ウインドパルス発
生回路２１に設けられている排他的論理和ゲート３０は
信号Ｓ２９から孤立パルス信号Ｓ２１を排除し、ウイン
ドパルスＳ２２を生成する。ウインドパルスＳ２２は、
トランスミッションゲート２２中における遅延データ信
号Ｓ２０の伝送を制御し、１オクテット周期（８クロッ
クパルス周期）だけ遅延された第２ないし１０オクテッ
トの第１ビットを抽出する。排他的論理和ゲート２３
は、トランスミッションゲート２２から出力される第１
ビットのうちの正しいビットの出力を阻止し、誤りビッ
トのみをデータ変換回路２４に供給する。データ変換回
路２４は、誤りビットが検出されない場合には、シリア
ル入力された遅延データ信号Ｓ２０をパラレルデータ信
号Ｓ３３に変換する。誤りビットＳ２４が検出されたと
きには、データ変換回路２４は、シリアル・パラレル変
換を停止し警報信号を発生する。
【００２３】多くの場合、オクテット同期信号は、各オ
クテットの第１ビットに設定される。しかし、オクテッ
ト同期信号は各オクテットの任意のビット、例えば第ｋ
ビット（ｋは１より大きく８以下）に設定することがで
きる。この場合には開始オクテット検出回路２０中のＮ
ＯＲゲート２６の出力を、例えばｋ−１ビットのシフト
レジスタによってｋ−１クロックパルス周期だけ遅延さ
せ、その遅延された出力を孤立パルス信号Ｓ２１として
用いることによって、それ以上の変更をすることなく本
発明の目的を達成することができる。
クテットの第１ビットに設定される。しかし、オクテッ
ト同期信号は各オクテットの任意のビット、例えば第ｋ
ビット（ｋは１より大きく８以下）に設定することがで
きる。この場合には開始オクテット検出回路２０中のＮ
ＯＲゲート２６の出力を、例えばｋ−１ビットのシフト
レジスタによってｋ−１クロックパルス周期だけ遅延さ
せ、その遅延された出力を孤立パルス信号Ｓ２１として
用いることによって、それ以上の変更をすることなく本
発明の目的を達成することができる。
【００２４】
【発明の効果】
【００２５】
【００２６】
【００２７】
【００２８】本発明のサブフレーム同期信号検出回路は
次の効果を有する。
次の効果を有する。
【００２９】１．データ信号の開始サブフレームが入力
するとこれを検出し、誤りビットが無ければ孤立パルス
信号を発生させ、その孤立パルス信号に基づいてウイン
ドパルスを発生し、該ウインドパルスをマスク信号とし
てデータ信号からサブフレーム同期信号を抽出すること
により、データ信号の受信と並行してリアルタイムにサ
ブフレーム同期信号を検出することができる。
するとこれを検出し、誤りビットが無ければ孤立パルス
信号を発生させ、その孤立パルス信号に基づいてウイン
ドパルスを発生し、該ウインドパルスをマスク信号とし
てデータ信号からサブフレーム同期信号を抽出すること
により、データ信号の受信と並行してリアルタイムにサ
ブフレーム同期信号を検出することができる。
【００３０】２．クロックパルス信号に同期して入力デ
ータ信号をシフトさせるシフトレジスタおよび該シフト
レジスタのパラレル出力を入力する論理和ゲートで成る
簡単な回路構成によって、本発明に用いられる制御信号
の起源になる孤立パルス信号を開始サブフレームの入力
の終了と同時に生成することができ、この孤立パルス信
号生成の即時性によって本発明のサブフレーム同期信号
検出回路の検出動作のリアルタイム性が保証される。
ータ信号をシフトさせるシフトレジスタおよび該シフト
レジスタのパラレル出力を入力する論理和ゲートで成る
簡単な回路構成によって、本発明に用いられる制御信号
の起源になる孤立パルス信号を開始サブフレームの入力
の終了と同時に生成することができ、この孤立パルス信
号生成の即時性によって本発明のサブフレーム同期信号
検出回路の検出動作のリアルタイム性が保証される。
【００３１】３．孤立パルス信号を先頭パルスとして繰
り返し回路によって１サブフレーム周期を繰返し周期と
するパルス列を生成し、排他的論理和ゲートによって該
パルス列から孤立パルス信号を排除することにより、デ
ータ信号の入力と並行してウインドパルスを生成するこ
とができ、それによってデータ信号からサブフレーム同
期信号の抽出を即時に行うことができる。
り返し回路によって１サブフレーム周期を繰返し周期と
するパルス列を生成し、排他的論理和ゲートによって該
パルス列から孤立パルス信号を排除することにより、デ
ータ信号の入力と並行してウインドパルスを生成するこ
とができ、それによってデータ信号からサブフレーム同
期信号の抽出を即時に行うことができる。
【００３２】４．孤立パルス信号を遅延させて、その遅
延された孤立パルス信号によってウインドパルスを生成
することにより、サブフレーム同期信号が各サブフレー
ムの任意番目にあってもこれを検出することができる。
延された孤立パルス信号によってウインドパルスを生成
することにより、サブフレーム同期信号が各サブフレー
ムの任意番目にあってもこれを検出することができる。
【図１】フレーム同期信号検出回路の一例のブロック図
である。
である。
【図２】図１の誤り検出回路４のブロック図である。
【図３】図１，図２の回路の各部の動作を説明するタイ
ミング図である。
ミング図である。
【図４】本発明の一実施例のブロック図である。
【図５】図４の開始オクテット検出回路２０のブロック
図である。
図である。
【図６】図４のウインドパルス発生回路２１のブロック
図である。
図である。
【図７】図４のデータ変換回路２４のブロック図であ
る。
る。
【図８】図４ないし７に示されている回路の各部の動作
を示すタイミング図である。
を示すタイミング図である。
【図９】フレーム同期データ通信におけるデータ信号の
フレームフォーマットの一例、イネーブル信号、クロッ
クパルス信号を示す図である。
フレームフォーマットの一例、イネーブル信号、クロッ
クパルス信号を示す図である。
【図１０】サブフレーム同期信号が設定されているフレ
ームフォーマットの一例を示す図である。
ームフォーマットの一例を示す図である。
【図１１】フレーム同期信号検出回路を備えたデータ通
信システムを示す図である。
信システムを示す図である。
【図１２】フレーム同期信号検出回路の代表的な従来例
のブロック図である。
のブロック図である。
１ 第１信号発生回路２，２５，２８ シフトレジ
スタ ３，５，７，８，３１ ＡＮＤゲート ４ 誤り検出回路 ６ レジスタ回路 ２０ 開始オクテット検出回路 ２１ ウインドパルス発生回路 ２２ トランスミッションゲート ２３，３０ 排他的論理和ゲート ２４ データ変換回路 ２６，２９ ＯＲゲート ３２ Ｄフリップフロップ ３３ シリアル・パラレル変換器 Ｓ１ イネーブル信号 Ｓ２ クロックパルス信号 Ｓ３ データ信号 Ｓ５ 第１信号 Ｓ６ 第２信号 Ｓ７ クロックパルス列 Ｓ８ クロックパルス Ｓ９ 警報信号 Ｓ２０ 遅延データ信号 Ｓ２１ 孤立パルス信号 Ｓ２２ ウインドパルス Ｓ２４ 誤りビット Ｓ２９ パルス列（ＯＲゲート２９の出力） Ｓ３０ パラレルデータ信号 Ｓ３１ クロックパルス Ｓ３２ リセットパルス
スタ ３，５，７，８，３１ ＡＮＤゲート ４ 誤り検出回路 ６ レジスタ回路 ２０ 開始オクテット検出回路 ２１ ウインドパルス発生回路 ２２ トランスミッションゲート ２３，３０ 排他的論理和ゲート ２４ データ変換回路 ２６，２９ ＯＲゲート ３２ Ｄフリップフロップ ３３ シリアル・パラレル変換器 Ｓ１ イネーブル信号 Ｓ２ クロックパルス信号 Ｓ３ データ信号 Ｓ５ 第１信号 Ｓ６ 第２信号 Ｓ７ クロックパルス列 Ｓ８ クロックパルス Ｓ９ 警報信号 Ｓ２０ 遅延データ信号 Ｓ２１ 孤立パルス信号 Ｓ２２ ウインドパルス Ｓ２４ 誤りビット Ｓ２９ パルス列（ＯＲゲート２９の出力） Ｓ３０ パラレルデータ信号 Ｓ３１ クロックパルス Ｓ３２ リセットパルス
Claims (4)
- 【請求項１】 １フレームが複数のサブフレームで成
り、各サブフレームはＭビットで成り、フレーム同期信
号は開始サブフレームの全ビットで表わされ、サブフレ
ーム同期信号は前記開始サブフレーム以外の各サブフレ
ームの第ｋビットで表わされ、前記第ｋビットは第１の
論理レベルに設定される、フレーム同期データ通信の、
サブフレーム同期信号検出回路において、 開始サブフレームを検出し、該サブフレームに表わされ
ているフレーム同期信号に誤りがないことを検出したと
きに、開始サブフレームの次に続く第２サブフレームの
第ｋビットに同期して前記第１の論理レベルの孤立パル
ス信号を発生し、かつ、入力したデータ信号をＭクロッ
クパルス周期だけ遅延させて出力する開始サブフレーム
検出回路と、 先頭パルスは前記孤立パルス信号をＭクロックパルス周
期だけ遅延させることによって生成され、それ以後の各
パルスは直前のパルスをＭクロックパルス周期だけ遅延
させることによって繰返し生成され、該繰返し生成され
たパルスのうちの、前記第２サブフレーム以外の各サブ
フレームのサブフレーム同期信号に同期するパルスで成
るパルス列であるウインドパルスを生成するウインドパ
ルス発生回路と、 前記ウインドパルスの制御のもとで前記開始サブフレー
ム検出回路によって遅延されたデータ信号から、開始サ
ブフレーム以外のサブフレームの第ｋビットを選択する
トランスミッションゲートを有することを特徴とするサ
ブフレーム同期信号検出回路。 - 【請求項２】 開始サブフレーム検出回路は、シリアル
入力端子とＭビットパラレル出力端子およびシリアル出
力端子を有する第１のシフトレジスタと、前記第１のシ
フトレジスタのＭビットのパラレル出力に接続されたＭ
入力の第１の論理和ゲートを有し、第１のシフトレジス
タは、シリアル入力されたデータ信号をクロックパルス
信号に同期してシフトさせ、そのシリアル出力を遅延デ
ータ信号として出力し、第１の論理和ゲートは開始フレ
ームが誤りをもたないときにのみ、第１の論理レベルの
パルスを孤立パルス信号として出力する請求項１に記載
のサブフレーム同期信号検出回路。 - 【請求項３】 開始サブフレーム検出回路は、シリアル
入力端子とＭビットパラレル出力端子およびシリアル出
力端子を有する第１のシフトレジスタと、前記第１のシ
フトレジスタのＭビットのパラレル出力に接続されたＭ
入力の第１の論理和ゲートと、第１の遅延回路を有し、
第１のシフトレジスタは、シリアル入力されたデータ信
号をクロックパルス信号に同期してシフトさせ、そのシ
リアル出力を遅延データ信号として出力し、第１の論理
和ゲートは開始フレームが誤りをもたないときにのみ、
第１の論理レベルのパルス信号を出力し、前記第１の遅
延回路は第１の論理和ゲートの出力をｋ−１クロックパ
ルス周期だけ遅延して孤立パルス信号として出力する、
請求項１に記載のサブフレーム同期信号検出回路。 - 【請求項４】 ウインドパルス発生回路は、繰返し回路
と排他的論理和ゲートを有し、該繰返し回路は第２の遅
延回路と第２の論理和ゲートを有し、第２の遅延回路は
第２の論理和ゲートの出力をＭクロックパルス周期だけ
遅延し、第２の論理和ゲートは孤立パルス信号と第２の
遅延回路の出力との論理和を生成し、前記排他的論理和
ゲートは、前記孤立パルス信号と第２の論理和ゲートの
出力を入力して孤立パルス信号の出力を阻止する請求項
２または３に記載のサブフレーム同期信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230222A JP2973725B2 (ja) | 1991-08-30 | 1992-08-28 | サブフレーム同期信号検出回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-220495 | 1991-08-30 | ||
| JP22049591 | 1991-08-30 | ||
| JP4230222A JP2973725B2 (ja) | 1991-08-30 | 1992-08-28 | サブフレーム同期信号検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05207003A JPH05207003A (ja) | 1993-08-13 |
| JP2973725B2 true JP2973725B2 (ja) | 1999-11-08 |
Family
ID=26523734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4230222A Expired - Lifetime JP2973725B2 (ja) | 1991-08-30 | 1992-08-28 | サブフレーム同期信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973725B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002237807A (ja) | 2001-02-09 | 2002-08-23 | Alps Electric Co Ltd | フレーム同期信号検出方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0720088B2 (ja) * | 1989-02-03 | 1995-03-06 | 日本電気株式会社 | フレーム同期方式 |
| JPH03216037A (ja) * | 1990-01-19 | 1991-09-24 | Nippon Telegr & Teleph Corp <Ntt> | セル同期回路 |
-
1992
- 1992-08-28 JP JP4230222A patent/JP2973725B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05207003A (ja) | 1993-08-13 |
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