JPS6314543A - シリアル・パラレル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は垂直パリティビットを付加したシリアルデータ
の通信制御に用いら几るシリアル・パラレル変換回路に
関するものである。

従来の技術 従来、この種のシリアル・パラレル変換回路は例えば第
２図に示すような構成であった。第２１図において２１
はシリアル入力部、２２　ｉ−ｊ　／ｉ）アル出力部、
２３は８ビットシリアルレジスタ、２４ば８ビットデー
タバス、２５ば８進カウンタ、２６はスリーステートバ
ッファ、２７．２８はスリーステートバッファ２６の出
力を切り換えるための信号、２９はシフトレジスタ２３
のためのシフトクロック、３０はシフトクロック２９を
８回計数したことを通知する信号である。

以上のように構成きれたシリアル・パラレル変検回路に
ついて以下その動作を説明する。ノリアルデータを入力
する場合、シリアル入力部２１よシ入力されたシリアル
データはシフトクロック２９によシ８ビットシリアルレ
ジスタ２３に取り込まれて行く。８ビットのデータが取
り込まれた時点で８進カウンタ２５の出力３０がアクテ
ィブになり、それをトリガにしてシリアルレジスタ２３
内の８ビットデータは８ビットデータバス２４に出力さ
れる。一方シリアルデータを出力する場合は、この逆の
動作を行う。

発明が解決しようとする問題点 シリアルデータ通信の場合は、通信上の誤りを検出する
だめに、データに１ビットのパリティピットを付加して
送信する方法が多く用いられるが、従来のようなシリア
ル・パラレル変換回路ではシリアルレジスタの容量がデ
ータのビット数だけしかないため、パリティビットを入
出力するためてデータ用シリアル入出力部とは別の入出
力部が必要となシ、更に取り込むだめのクロックの制御
等制御ソフトのオーバーヘッドも大きくなるという問題
があった。本発明はこのような問題点を解決するだめの
もので、パリティピットもデータと同じポートおよびク
ロックを用いて入出力が出来、制御ソフトのオーバーヘ
ッドを軽減するシリアル・パラレル変換回路を提供する
ことを目的とするものである。

問題点を解決するための手段 この問題点を解決するために本発明は、Ｎビットのデー
タバスと、シリアル入出力およびパラレル入出力の機能
を持つＮ＋１ピツトシリアルレジスタと、前記シリアル
レジスタに入力されるシフトクロックの数を計数するＮ
＋１進カウンタと、前記データバスと前記シリアルレジ
スタのパラレル入出力部の間でＮビットデータの入出力
の方向を切り換えるためのＨビットスリーステートバッ
フアト、前記Ｎビットスリーステートバッファとは異な
るタイミングで前記データバスと前記シリアルレジスタ
のパラレル入出力部の間で１ビットデータの入出力の方
向を切シ換えるための１ビットスリーステートバッファ
とから構成され、前記シリアルレジスタのＮ＋１ビット
のうちシリアル入力が接続される１ビットのパラレル入
出力部が前記１ビ、）スリーステートバッファを通して
前記データバスと接続され、残りのＮビットのパラレル
入出力部は前記Ｎビットスリーステートバッファを通し
て前記データバスと接続される構成としたものである。

作用 この構成により、パリティピットはデータの１ビットと
全く同じ様にしてシリアル入力部からシリアルレジスタ
に入力する、又はシリアル出力部へシリアルレジスタか
ら出力することが出来、更にパラレル入出力に関しては
、データとパリティピットを別々に入出力することが出
来る。

実施例 第１図は本発明の一実施例におけるシリアル・パラレル
変換回路のブロック図である。第１図において１はシリ
アル入力部、２はシリアル出力部、３ば９ビットシリア
ルレジスタ、４は８ビットデータバス、５ば９進カウン
タ、６ば８ピツトスリーステートハツフア、７は１−ビ
ットスリーステートバッファ、８ｊ９は８ビットスリー
ステートバ　　　′ソファ６の出力を切シ換えるための
信号、１０゜１１は１ビットスリーステートバツフア７
の出力を切シ換えるための信号、１２はシフトレジスタ
３のためのシフトクロック、１３はシフトクロック１２
を９回計数したことを通知する信号である。

以上のように構成された本実施例におけるシリアル・パ
ラレル変換回路についてその動作を説明する。まずシリ
アルデータが入力される場合についてその動作を説明す
る。１データ受信サイクルにおいて、８ビットのデータ
に１ビットのパリティが付加された９ピントのデータが
一定の周波数でシリアル入力部１に送られて来る。これ
と同じ周波数のシフトクロック１２によりこれらのデー
タは９ピツトシリアルレジスタ３に取シ込まれる。

９ビット分のデータが取シ込まれたところで９進カウン
タ５の出力１３がアクティブとなり、これをトリガにし
てシリアル入力部１かものデータ入力を停止する。９ビ
ットシリアルレジスタ３に取り込まれた９ビットのデー
タのうち、最後に大力された１ビットはパリティピット
でバッファ７を介してデータバス４と接続される。この
ビットに先行して入力された８ピツトはデータである。

パリティが格納されるピットはバッファ了を介してデー
タバス４と接続され、一方データが格納される８ピツト
はバッファ６を介してデータバス４と接続される。従っ
て８ビットデータとパリティピットは８〜１１の信号線
の制御により別々にアクセス出来る。シリアルデータを
出力する場合の動作はこの逆で、８ピツトのデータとパ
リティピットに分けてシリアルレジスタ３にセットされ
た９ピツトのデータがシフトクｉツク１２によりシリア
ル出力部２から１頃に出力されて行く。

発明の効果 以上のように本発明によれば、１データのビット数にパ
リティのだめの１ビットを加えたビット数のシリアルレ
ジスタを持ち、そのパラレル入出力に関してはデータと
パリティピットを別々に入出力することが出来る構成と
することにより、パリティピットもデータと同じポート
およびクロツクを用いて入出力が出来、制御ソフトのオ
ーバーヘッドを小さくすることが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例におけるシリアル・パラレル
変換のブロック図、第２図は従来のシリアル・パラレル
変換のブロック図である。 １・・・・・・シリアル入力部、２・・・・・・シリア
ル出力部、３・・・・・９ビットシリアルレジスタ、４
・・・・・・８ビットデータバス、６・・・・・・９進
カウンタ、６・・・・・・８ビットスリーステートバツ
フア、７・・・・・１ビットスリーステートバツフア。

Claims (1)

【特許請求の範囲】
1. Ｎビットのデータバスと、シリアル入出力およびパラレ
   ル入出力の機能を持つＮ＋１ビットシリアルレジスタと
   、前記シリアルレジスタに入力されるシフトクロックの
   数を計数するＮ＋１進カウンタと、前記データバスと前
   記シリアルレジスタのパラレル入出力部の間でＮビット
   データの入出力の方向を切り換えるためのＮビットスリ
   ーステートバッファと、前記Ｎビットスリーステートバ
   ッファとは異なるタイミングで前記データバスと前記シ
   リアルレジスタのパラレル入出力部の間で１ビットデー
   タの入出力の方向を切り換えるための１ビットスリース
   テートバッファとから構成され、かつ前記シリアルレジ
   スタのＮ＋１ビットのうちシリアル入力が接続される１
   ビットのパラレル入出力部が前記１ビットスリーステー
   トバッファを通して前記データバスと接続され、残りの
   Ｎビットのパラレル入出力部は前記Ｎビットスリーステ
   ートバッファを通して前記データバスと接続される構成
   としたシリアル・パラレル変換回路。