JPH02246445A

JPH02246445A - データ処理装置

Info

Publication number: JPH02246445A
Application number: JP6727589A
Authority: JP
Inventors: Shigeo Kuboki; 茂雄久保木; Norihiko Sugimoto; 杉本　則彦; Shunji Inada; 俊司稲田; Kazuhisa Inada; 和久稲田; Eiki Kondo; 近藤　栄樹; Hiroyuki Wada; 和田　宏行
Original assignee: Hitachi Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Engineering Co Ltd; Hitachi Ltd
Priority date: 1989-03-17
Filing date: 1989-03-17
Publication date: 1990-10-02
Anticipated expiration: 2013-09-10
Also published as: JP2796726B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、データ端末装置、あるいはデータ端末装置と
データ端末装置間のデータ通信路の媒体となる信号伝送
路を結ぶデータ通信用アダプタ等のデータ処理方法及び
装置に係り特にデータ誤り検出方法及び装置に関する。

〔従来の技術〕

従来の装置、たとえばローカル・エリア・ネットワーク
（ＬＡＮ）におけるトークン・リング（Ｔｏｋｅｎ　Ｒ
ｉｎｇ）　Ｌ　Ａ　Ｎシステムでは、通信プロトコル・
エイ・エヌ・ニス・アイ／アイ・イー・イー・イスタン
ダート８０２．５．アイ・ニス・オー／チーシー　９７
／ニスシー６エヌ、１９８７年２月１２日、第１２頁（
ＡＮＳＩ／ＩＥＥＥＳｔａｎｄａｒｄ　　８０２．５．
ＩＳＯ／ＴＣ９７／５Ｃ６Ｎ、　１９８７−０２−１２
．　ＰＰ１２）に記載のように、シリアルデータからな
る送受信フレームにＦｅ２　（ＦｒａＩｃｅ　Ｃｈｅｃ
ｋ　５ｅｑｕｅｎｃｅ）フィールドを設け、該フィール
ドに３２次のＣＲＣ（Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄａｎ
ｃｙ　Ｃｏｄｅ）コードを付加し。

これをチエツクすることにより誤り検出を行なうことが
決められている。

一方、大型計算機やマイクロプロセッサにおいては、パ
ラレルデータ処理部の誤り検出をパリティチェックによ
り行なうようにされ、メモリや論理演算部などに実用化
されている。

これらについては、文献（「情報処理ハンドブック」情
報処理学会編、Ｓ６０．１．３０．オーム社、ＰＰ８３
７）や文献（「マイクロコンピュータハンドブック」渡
邊、正田、矢田著、Ｓ６０゜１２．２５．オーム社、Ｐ
Ｐ６６６−６６９）に記載されている。

〔発明が解決しようとする課題〕

しかし、上記従来技術にあっては、データ伝送のアダプ
タ装置内におけるデータ処理部の誤り検出に、一部抜は
落ちがあり、全体にわたる統一的な誤り検出の配慮がさ
れていないことから、データの信頼性が低いという問題
があった。

具体的には、例えば伝送路から取り込んだシリアルデー
タをパラレルデータに変換するＰ／Ｓ変換部、又は逆の
Ｓ／Ｐ変換部を介した前後のデータの誤り検出がなされ
ていないため、これらの変換処理に誤りが発生しても検
出できず、全体としてデータの信頼性が落ちるという問
題がある。

本発明の目的は、データ伝送等におけるデータの誤り検
出の抜は穴を簡単な構成の手法により除去することがで
きるデータ誤り検出方法及び装置を提供することにある
。

（課題を解決するための手段〕本発明は、上記目的を達成するため、複数のデータ端末
装置間で、シリアル・パラレルデータの相互変換部を含
むデータ処理部を介してシリアルデータによるデータ送
受を行なうにあたり、前記シリアル・パラレルデータの
相互変換部の少なくとも一方の変換部の入出力間のデー
タについて。

パリティによる誤り検出を行なうことを特徴とする。

また、前記シリアル・パラレルデータの相互変換部の変
換に係るパラレルデータを蓄積する一時記憶手段を有す
るものにあっては、該一時記憶手段を含めた入出力間で
データの誤り検出を行なうことが望ましい。

また、前記データ処理部のデータ入出力端で、送受相手
のデータ端末装置と協働して入出力データのパリティに
よる誤り検出を行なうことが望ましい。

本発明の装置は、シリアル・パラレルデータの相互変換
部とパラレルデータ処理部を有するデータ処理部を有し
、複数のデータ端末装置間でシリアルデータによるデー
タ送受を行なうことを含んでなるデータ処理送置におい
て、前記シリアル・パラレルデータの相互変換部の少な
くとも一方の変換部の入力データに基づいてパリティビ
ットの内容を生成するパリティ生成手段と、該パリティ
ビットの内容に基づき当該変換部の出力データについて
パリティによる誤り検出を行なうパリティチェック手段
と、を設けたことを特徴とする。

また、上記装置において、前記パラレルデータ処理部は
、前記シリアル・パラレルデータの変換に係るパラレル
データを一旦蓄積する一時記憶手段を有してなり、前記
パリティ生成手段により生成されたパリティビットが該
一時記憶手段の入力データに付加され、前記パリティチ
ェック手段による誤り検出が前記変換部と該一時記憶手
段を含めた出力データについて行なうことが望ましい。

また、上記装置において、前記一時記憶手段に送信デー
タと一緒に該送信データに基づいて生成された内容のパ
リティビットが入力され、前記パリティチェック手段は
、該パリティビットと前記一時記憶手段の内容をシリア
ルデータに変換するパラレル・シリアル変換部の出力シ
リアルデータとを照合して誤り検出することが望ましい
。

〔作用〕

このように構成することにより、従来行なわれていなか
ったシリアル・バラ゛レル変換部又はパラレル・シリア
ル変換部のデータ変換処理に係る誤りが検出される。

また、シリアル・パラレル変換部又はパラレル・シリア
ル変換部に係るパラレルデータの一時記憶手段を含め、
パラレルデータ処理部全体のデータ処理の誤り検出がな
される。

また、データ処理部の入出力端と送信相手間のデータ転
送に係る誤り検出がなされるので、上記の作用と合わせ
、データ伝送等における全パスにわたって、抜は穴のな
い誤り検出がなされ、データ伝送等の信頼性が向上する
。

〔実施例〕

以下、本発明を実施例に基づいて説明する。

第１図に本発明が適用されてなるＬＡＮ用プロセッサＬ
ＡＮＰＣの主要部ブロック図を示す０本実施例はデータ
伝送システムにおけるデータ端末装置とデータ通信路の
媒体となるデータ通信用アダプタであり、そのうちのロ
ーカル・エリア・ネットワーク（ＬＡＮ）におけるトー
クンリング（Ｔｏｋｅｎ　Ｒｉｎｇ）　Ｌ　Ａ　Ｎプロ
セッサの例である。

なお、本発明はＬＡＮプロセッサに限られるものではな
く、一般のデータ処理装置に適用できることは言うまで
もない。

第１図に示された部分はＬＡＮプロセッサの一部であり
、まず、概要について説明する０図示のように、コアプ
ロセッサ（ＣＰＣ）１、シリアル制御部（ＳＣ）２、送
信用メモリ（Ｔ　）ｃ　Ｆ　Ｉ　Ｆ　Ｏ）３、受信用メ
モリ（ＲｘＦＩＦ○）４の他に１図示していないが、内
部レジスタとして作用するメモリＲＡＭ、コントロール
及びステータスのレジスタ群ＲＥＧ、パス制御部ＤＭＡ
、タイミング発生回路ＴＧを含んで構成されている。ま
た、コアプロセッサ（ＣＰＣ）１はコントローラ、マイ
クロプログラムＲＯＭ及びアドレス制御部から構成され
ている。

コアプロセッサＣ：ＰＣ１は、マイクロプログラム制御
方式のもとに、外部回路を制御するとともに、８ビツト
の内部バスＲＢＵＳ、５ＢＵＳを介して種々の機能ブロ
ックとデータの伝送を行う。

前記シリアル制御部ＳＣ２は、受信データＲＤと受信ク
ロックＲＣを外部端子を介して通信回線より受は取り、
送信データＴＤを外部端子から通信回線上に送出する。

送信要求があれば、ＭＡＣ（Ｍｅｄｉｕｍ　Ａｃｃｅｓ
ｓＣｏｎｔｒｏｌ　）フレームの場合、コアプロセッサ
ＣＰＣ１から内部バスＲＢＵＳを介して送信用メモリＴ
ＸＦＩＦＯ３Ａ伝送され（ＤＭＡ転送）、ＬＬＣ（Ｌ　
ｏｇｉｃａｌ　Ｌ　ｉｎｋ　Ｃｏｎｔｒｏｌ　）フレー
ムの場合は、前述した図示していないバス制御部ＤＭＡ
の制御のもとに、システムバスＳＢを介して図示してい
ないシステムメモリＲＡＭから送信用メモリＴｘＦＩＦ
Ｏ３へＤＭＡ　（直接メモリアクセス）転送される。し
かる後にシリアル制御部ＳＣ２において、パラレル／シ
リアル変換、　Ｆ　ＣＳ　（ＦｒａｍｅＣｈｅｃｋ　Ｓ
　ｅｑｕｅｎｃｅ）生成、デリミタ生成などの制御、加
工を受け、送信データＴＤとして送出される。

受信フレームは、シリアル制御部ＳＣを経由して一旦受
信用メモリＲｘＦＩＦＯ４ヘロードされ、ＭＡＣフレー
ムの場合は内部バス５ＢＵＳを介してコアプロセッサＣ
ＰＣＩへ伝送され、ＬＬＣフレームの場合は１６ビツト
の内部バスＨＢＩＯ、システムバスＳＢを介して、図示
していないシステムメモリＲＡＭへＤＭＡ転送される。

このような送信、受信動作はシステムバスＳＢを介して
、端末装置としてのホストプロセッサＨＰＣの要求によ
って行われる。

ここで、第１図により、本実施例の特徴部について説明
する。

送信系は、テンポラリレジスタ（ＲＥＧ）１１、送信（
Ｔｘ）ＦＩＦ○３、パラレル・シリアル（Ｐ／Ｓ）変換
部１２、パリティチェック回路１３、さらにＳＣ２を形
成するＦＣ８生成回路１４、ビット書替回路１５、変調
部１６からなる。

一方、受信系は、復調部２１、ＦＣＳチエツク回路２２
、シリアル・パラレル（Ｓ／Ｐ）変換部２３、パリティ
生成回路２４、受信ＲＡＭ２５゜受信（Ｒｘ）ＦＩＦＯ
４からなる。

送信系のテンポラリレジスタ１１はマルチプレクサＭＰ
ＸＩとＭＰＸ２を介して内部バスＲＢＵＳ、ＨＢＯに接
続され、１６ビツトの内部バスＨＢＯは人出力バッファ
２６を介してシステムバスＳＢに接続されている。一方
、受信系の受信ＲＡＭ２５は内部バス５ＢＵＳを介して
ＣＰＣＩに接続されている。また、受信ＦＩＦＯ４は１
６ビツトの内部バスＨＢＩと人出力バッファ２６を介し
てシステムバスＳＨに接続されている。

また、ｃｐｃｉの送信データのパリティビットを生成す
るパリティ生成回路１７が内部バスＲＢＵＳに接続して
設けられ、これにより生成されたパリティビットはマル
チプレクサＭＰＸ２を介して、テンポラリ・レジスタ１
１のパリティビットエリアに格納されるようになってい
る。このパリティビットの内容は送信ＦＩＦＯ３、Ｐ／
Ｓ変換部１２に順次転送された後、パリティチェック回
路１３に取り込まれるようになっている。なお、ＭＰＸ
２の他方の入力には、ホストプロセッサＨＰＣ５から人
出力バッファ２７を介して入力される送信データのパリ
ティビットが入力されている。

このパリティビットは１６ビツトをハイバイトＨとロー
バイトＬに分け、それぞれパリティビットＰＨ，ＰＬが
生成されて入力される。システムバスＳＢを介して入力
される送信データのパリティチェックは、入力端に設け
られたパリティチェック回路２８によりなされる。

一方、パリティ生成回路２４で生成されたパリティビッ
トの内容は受信ＲＡＭ２５と受信ＦＩＦ０４の該当エリ
アに受信データとともに格納される。受信ＲＡＭ２５に
格納された受信データのパリティチェックは、ＣＰＣＩ
により読み出されるタイミングに合わせて、内部バス５
ＲＵＳに接続されたパリティチェック回路２９によりな
されるようになっている。受信ＦＩＦＯ４に格納された
受信データのパリティチェックは、内部バスＨＢＯを介
してシステムバスＳＨに出力されるタイミングに合わせ
て、人出力バッファ２６を介して転送する受信データを
パリティチェック回路２８が取り込んで行なうようにな
っている。また、転送する受信データのパリティビット
は出力端に設けられたパリティ生成回路３０により生成
され、入出力バッファ２７を介してホストプロセッサ５
等に出力される。

このように構成されることから、本実施例によれば、次
に述べるように、送信データ、受信データの全バスに亘
って処理等に係る誤り検出がなされる。

すなわち、システムバスＳＢを介して送られてくる送信
データと、入力端子ＰＲ，ＰＬから入力されるパリティ
ビットは、マルチプレクサＭＰＸ１．２．テンポラリレ
ジスタ１１．送信ＦＩＦＯ３、およびＰ／Ｓ変換部１２
を通過した後、パリティチェック回路１３でチエツクさ
れる。さらに。

Ｐ／Ｓ変換部１２により変換されたシリアル送信データ
は、ＦＣ８生成回路１４により、その情報フィールドＦ
にＦＣＳコードが付加され、送信データＴＤとして通信
回線に送出される。これにより、その送信データを受け
た他の受信端末に係るシリアル制御部ＳＣでは、そのＦ
ｅ２により受信フレーム・データの誤り検出を行なうこ
とができる。したがって、全送信バスの誤り検出が可能
になり、データ送信の信頼度が向上する。

また、マルチプレクサＭＰＸＩ、２を切替えることによ
り、コアプロセッサＣＰＣＩから送出する送信フレーム
データとパリティ生成回路１７から出力されるパリティ
ビットを送信系にのせることにより、ＭＡＣフレームの
送信パリティチェックも可能になる。さらに、ホストバ
スＨＢＩ上の送信データ（ＬＬＣフレーム）は、パリテ
ィチェック回路２８でチエツクされる。したがって、本
実施例によれば、ＬＬＣフレーム、ＭＡＣフレームの両
方の送信パリティチェックを行なうことができ、またこ
れらは送信先の局でＦＣＳチエツクによる誤り検出を行
なうことができ、データ送信の信頼性が向上される。し
かも、各パリティチェック回路の検出範囲が全てのデー
タ処理手段をカバーするように設けられているだけでな
く、主要部ごとに区分して設けられていることから、送
信データのパリティエラーがどの範囲で発生したかを特
定して検出することが可能となり、適確な措置を講する
ことができる。

一方、受信データＲＤは、まず、ＦＣＳチエツク回路２
２で誤り検出される。このＦｅ２によるチエツク方法は
周知であるから説明を省略する（例えば、宮崎域−著ｒ
マイクロコンピュータ・データ伝送の基礎と実際ＪＣＱ
出版（株）、昭和６０年６月１０日第３版、Ｐ９６〜Ｐ
９８参照）。

ＦＣＳチエツクを受けた受信データは、Ｓ／Ｐ変換部２
３の入力側で、パリティ生成回路２４によりパリティビ
ットの内容が生成される。そして、Ｓ／Ｐ変換部２３の
出力と上記パリティビットは一緒に、受信ＦＩＦＯ４と
受信ＲＡＭ２５に格納される。そして、それらの出力は
パラレルデータ処理部の出口にあたるシステムバスＳＨ
の入口とＣＰＣＩの入口で、パリティチェック回路２８
と２９によりそれぞれパリティチェックによる誤り検出
がなされる。また、システムバスＳＨに出力される受信
データについては、パリティ生成回路３０によりパリテ
ィビットが再び生成され、端子ＰＨ，ＰＬから出力され
る。

上述したように、本実施例によれば、受信系についても
、全パスにわたって、またＬＬＣフレームデータとＭＡ
Ｃフレームデータの両方について、誤り検出を行なって
いることから、受信データの信頼性が向上する。しかも
、送信の場合と同様に、パリティチェック回路の検出範
囲が主要部ごとに区分して設けられていることから、パ
リティエラーがどの範囲で発生したかを容易に特定でき
、措置を適確にできる。

また、上記実施例では、パリティビットを送・受信デー
タと一緒に、ＦＩＦＯ３，４およびＲＡＭ２５を通過さ
せるようにしていることから、パリティピットもデータ
と同じノイズ環境下におかれることになり、信頼性が向
上する。

なお、第１図実施例では、内部バスＲＢＵＳ。

５ＢＵＳを８ビツト構成とし、ホストバスＨＢＩ。

ＨＢＯを１６ビツト構成として説明したが、これらにパ
リティビットの１ビツト分を付加して、それぞれ９ビツ
トと１７ビツト構成とすれば、ＦＩＦＯ３，４の出入口
におけるパリティビットの制御が簡単になる０例えば、
送信ＰＩＦＯ３の入側のマルチプレクサＭＰＸＩと２を
１つにでき、ＦＩＦＯ３と合わせて９ビツト／ワード祷
成とすることにより、一体化（セル化）が可能になる。

また、ＰＩＦＯ３の出力タイミングとパリティビットの
出力タイミングを合わせるのが容易となり、Ｐ／Ｓ変換
部１２へのラッチが容易にできる。

第２図〜第４図を用いて、送信系のパリティチェック回
路１３関係の具体的な実施例を説明する。

第２図は、シリアルデータ制御部ＳＣとパラレルデータ
処理部の送信インタフェース領域の一実施例を示したも
のである０図中の符号は第１図と対応させている。なお
符号３１はラッチ回路である。

本実施例では、パリティモード（ＥＶＥＮ、ＯＤＤパリ
ティ）を信号ＰＲＴＭＤの極性により設定できるように
している。また、ＰＳＤＡＴはシリアルデータ信号、Ｐ
ＲＴＦＬＤはパリティチェックのフィールドを示すタイ
ミング信号である。

パリティチェックの結果、エラーと判定するとＰＲＴＥ
ＲＲ信号がアクティブになり、ＣＰＣＩまたはホストプ
ロセッサＨＰＣ５に割込みなどにより知らせるようにな
っている。これにより、ＣＰＣｌまたはＨＰＣ５はどの
範囲でパリティエラーがあったかを診断することができ
る。

第４図は第３図の論理ブロック詳細図であり、ＦＣＳ生
成回路１４については図示を省略している。同図に示す
ように、ラッチ回路３１は、マスタ・スレーブ型のフリ
ップフロップ（水抜、ＦＦと略す）からなる、パリティ
チェック回路３１は、セット、リセット付Ｄタイプラッ
チ４１、通常のＤタイプラッチ４２．排他的ＯＲ（ＸＯ
Ｒ）ゲート４３，４４、ＡＮＤゲート４５，４６．４７
から構成される。Ｐ／Ｓ変換部１２は、ロード端子（Ｌ
Ｄ）付シフトレジスタであり、バイナリシリアルデータ
の送信タイミングであるマスタスレーブ・クロックＴＢ
ｉＴＣＫＭとＴＢｉＴＣＫＳで駆動される。ラッチ回路
３１は、ＴｘＦｉＦ○出力のパリティビットＪＴＰＴＹ
をシリアルデータの例えば８ビツト送信間隔でリードし
て、パリティ信号ＴｘＰＲＴとしてパリティチェック回
路１３に転送する。一方、パリティチェック回路１３は
、ＴｘＦｉＦＯ出力データをＰ／Ｓ変換部１２にセット
するタイミングの信号ＴＦｉＦＲＤで初期化される。初
期値はパリティモード信号ＰＲＴＭＤにしたがって下記
のように設定される。

ＰＲＴＭＤ＝１　（ＥＶＥＮ　　パリティ）→初期値Ｏ
ＰＲＴＭＤ＝Ｏ（ＯＤＤ　　パリティ）　→初期値１以
降８ビット毎にパリティチェックし、チエツク結果（Ａ
ＮＤゲート３７の出カンが“１”のときがパリティエラ
ーである。

第５図に動作のタイムチャートを示す、送信起動Ｔｘが
かかると（Ｔｘ＝’ｌ’、Ｔｘは第４図には図示せず）
、このタイミングを基準としてバイナリピット（ＴＢｉ
ＴＣＫＭ）に同期したタイミングＴＢｉＴＣＭ、及びフ
ィールドタイミングＦＬＤＣＭ　（８ビツト毎）が抽出
される。信号ＴＢｉＴＣ２やＴＦｉＦＲＤなどは、上記
タイミングを基にして生成される。パリティビットＰＲ
Ｔｎは、ラッチ４１と４２からなる２段の循環型ラッチ
で生成され、論理式は次式で表わされる。

ＰＲＴ、＝ＰＲＴ、、＋ＴＰＳＤＡＴ、　　（ｎ≧１）
（Ｐ　ＲＴ　ｏ　＝初期値）ＰＲＴ、は転送されてきたパリティビットＴｘＰＲＴと
ＸＯＲゲート４４によって比較され、不一致の場合はパ
リティエラー信号ＰＲＴＥＲＲがアサートされる。

論理ブロック図から明らかなように、信号ＰＲＴＥＲＲ
は、信号ＴＰＲＦＬＤがアサートされていて、すなわち
ＦＣ〜ＩＮＦＯフィールドのデータがＴＰＳＤＡＴとし
て出力中で、かつ、ＴＢｉＴＣ−２＝“１″のタイミン
グのときにアサートされる。

このように、第４図実施例では、比較的論理規模を小さ
くすることができる。特に、循環型ラッチ４１と４２に
ダイナミック型を使えるので一層の小型化をはかれる。

また、割込み信号発生用レジスタと、エラー要因レジス
タを設け、上記パリティエラー信号ＰＲＴＥＲＲを上記
レジスタに格納するようにし、ＣＰＣＩが割込み信号ア
サートによりエラー発生を検知すると同時に、エラー要
因レジスタを読み出して、パリティエラーの発生要因を
検知することが可能になる。

第５図〜第７図を用いて、受信インタフェース関係の具
体的な一実施例を説明する１図中の符号は第１図に対応
する。受信データＲｘＤＡＴは復調器２１により復調さ
れ、シリアルデータＲｘ　ＢＩＮとしてＳ／Ｐ変換器２
３に入力される。パリティ生成回路２４は、パリティモ
ード設定信号ＰＲＴＭＤ　（第２図において説明したと
同じ）と、第７ビツト目タイミング信号ＲＢｉＴＣ５−
７と、スタート・デリミタＳＤフィールドの検出信号Ｒ
ｘＣＲＥＳとを入力として、アッパーバイトとローバイ
ト用パリティビットＲｘ　Ｐ　ＵとＲｘ　Ｐ　Ｌを生成
し、ＲｘＦｉＦＯ４または受信ＲＡ　Ｍ　２５　ヘ出力
する。

第６図に第５図の具体的な論理ブロック図を、第７図に
その動作タイムチャートをそれぞれ示す。

本実施例のＳ／Ｐ変換部２３は、ロード端子付シフトレ
ジスタで構成され、パリティ生成回路２４は、セット、
リセット付Ｄタイプラッチ５１、通常のＤタイプラッチ
５３，５４．ＸＯＲゲート５２、ＯＲゲート５６、ＡＮ
Ｄゲート５Ｓから構成されている。なお、復調回路２１
の構成の一部として、受信バイナリデータＲＸＩＣを受
信バイナリ・マスタクロックＰＢｉＴＣＫＭのタイミン
グでラッチするＤタイプラッチ５０が示されている。　
第７図のタイムチャートにおいて、ＲＸＣは受信クロッ
クであり、ディファレンシャル・マンチェスタ・コード
（ＤＭＣ）化された受信データは、上記クロックに同期
している。受信バイナリ・マスタスレーブ・クロックＲ
ＢｉＴＣＫＭ。

ＲＢｉＴＣＫＳは、受信クロックＲＸＣｍ号から生成さ
れる。スターティング・デリミタＳＤが検出されると（
ＲｘＣＲＥＳ−１アサート）、Ｓ／Ｐ変換部２３のパラ
レル出力ＲｘＢ１Ｎ−０〜１５は、同図に示すように、
受信フレーム・データの先頭から順次シフトされて出力
される。信号ＰＲＴＲ８Ｔに示すように、ラッチ５１を
上記ＳＤ検出タイミングで、以後は８ビツト毎にリセッ
ト（初期設定）し、′１”ビット毎にＸＯＲ論理をとる
ことによりパリティデータを生成する。

パリティ生成は、下記のパリティモードに従う。

ＰＲＴＭＤ＝Ｏ：ＯＤＤモードＰＲＴＭＤ＝Ｏ：　ＥＶＥＮ−１１ニ一ドパリテイ初期
化時のラッチ４１の値は、ＯＤＤモードのとき１′、Ｅ
ＶＥＮモードノドき０′である。データとパリティビッ
トの対応は、下記の通りである。

ＲｘＢＩＮ−１５〜８：ＰｘＰＵＲｘＢＩＮ−７〜Ｏ：　ＰｘＰＬ第７図のタイムチャートに示すように、アッパーバイ・
トのパリティＲｘＰＵは図示Ａのタイミングでラッチさ
れ、Ｓ／Ｐ変換回路２３からＲｘＦｉＦＯ４へのデータ
をロードするタイミング信号ＲＰＤＬＤがアサートされ
るタイミングで、ローバイトのパリティＲｘＰＬと一緒
にＲｘＦ　ｉ　ＦＯ４へ転送される。

上述したように第３図、第６＠の実施例ではいずれもパ
リティモードを指定できるという利点を有する。また、
循環型ラッチ回路５１と５３により論理規模を小さくで
き、さらにこのラッチ回路にダイナミック型回路を使え
ばより一層小型化をはかれる。

〔発明の名称〕

以上説明したように、本発明によれば、送受信データの
全パスにおける誤り検出ができるので。

データ送受処理の信頼性の向上が達成できる。

また、データ処理装置のデータの出入口でパリティ生成
（再生成を含む）及びパリティチェック（再チエツクを
含む）を行なうので、パリティエラーが当該装置内か外
かの区別ができ、当該装置によって適確な診断処理を下
すことができる。

さらに、該装置（ＣＰＣＩ）内で生成、解釈する送信、
受信データのパリティ処理回路を具備しているので、上
記データの信頼性向上がはかれる。

また、Ｐ／ＳとＳ／Ｐ変換部、及びその周辺部のパリテ
ィチェック回路と生成回路を循環ラッチ回路で構成でき
、ダイナミック型回路の使用が可能であるので、ゲート
規模を小さくできる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック構成図、第２図と
第３図は第１図実施例のパリティチェック回路に係る詳
細構成図、第４図は第３図の動作を説明するタイムチャ
ート、第５図と第６図は第１図実施例のパリティ生成回
路に係る詳細構成図、第７図は第６図の動作を説明する
タイムチャートである。１・・・コアプロセッサ、２・・・シリアル制御部。３・・・送信ＦＩＦＯ１４・・・受信ＦＩＦＯ１５・・
・ホストプロセッサ、１１・・・テンポラリレジスタ、１２・・・パラレル・シリアル変換部、１３・・・パリ
ティチェック回路、１７・・・パリティ生成回路。２３・・・シリアル・パラレル変換回路。２４・・・パリティ生成回路、２５・・・受信ＲＡＭ、
２６．２７・・・人出カバソファ、２８．２９・・・パリティチェック回路、３０・・・パ
リティ生成回路。

Claims

【特許請求の範囲】１、複数のデータ端末装置間で、シリアル・パラレルデ
ータの相互変換部を含むデータ処理部を介してシリアル
データによるデータ送受を行なうことを含んでなるデー
タ処理方法において、前記シリアル・パラレルデータの
相互変換部の少なくとも一方の変換部の入出力間のデー
タについて、パリテイによる誤り検出を行なうことを特
徴とするデータ処理方法。２、前記シリアル・パラレルデータの相互変換部の変換
に係るパラレルデータを蓄積する一時記憶手段を有し、
該一時記憶手段を含めたデータ処理部の入出力間でデー
タの誤り検出を行なうことを特徴とする請求項１記載の
データ処理方法。３、前記データ処理部のデータ入出力端で、送受信相手
のデータ端末装置と協働して入出力データのパリテイに
よる誤り検出を行なうことを特徴とする請求項１又は２
記載のデータ処理方法。４、シリアル・パラレルデータの相互変換部とパラレル
データ処理部を有するデータ処理部を有し、複数のデー
タ端末装置間でシリアルデータによるデータ送受を行な
うことを含んでなるデータ処理装置において、前記シリアル・パラレルデータの相互変換部の少なくと
も一方の変換部の入力データに基づいてパリテイビット
の内容を生成するパリテイ生成手段と、該パリテイビッ
トの内容に基づき当該変換部の出力データについてパリ
テイによる誤り検出を行なうパリテイチェック手段と、
を設けたことを特徴とするデータ処理装置。５、前記パラレルデータ処理部は、前記シリアル・パラ
レルデータの変換に係るパラレルデータを一旦蓄積する
一時記憶手段を有してなり、前記パリテイ生成手段によ
り生成されたパリテイビットが該一時記憶手段の入力デ
ータに付加され、前記パリテイチェック手段による誤り
検出が前記変換部と該一時記憶手段を含めた出力データ
について行なうことを特徴とする請求項４記載のデータ
処理装置。６、前記一時記憶手段に送信データと一緒に該送信デー
タに基づいて生成された内容のパリテイビットが入力さ
れ、前記パリテイチェック手段は、該パリテイビットと
前記一時記憶手段の内容をシリアルデータに変換するパ
ラレル・シリアル変換部の出力シリアルデータとを照合
して誤り検出することを特徴とする請求項５記載のデー
タ処理装置。７、プロセッサが内蔵され、該プロセッサと前記データ
端末装置からの送信データを択一的に外部に送信可能に
形成され、該２つの送信データはパリテイビットととも
に切替手段を介して前記一時記憶手段に書込まれるもの
としたことを特徴とする請求項６記載のデータ処理装置
。８、前記パリテイ生成手段はシリアル・パラレル変換部
に入力される受信データに基づいてパリテイビットを生
成し、該パリテイビットを該変換部の出力パラレルデー
タと一緒に、該データが一旦蓄積される前記一時記憶手
段に入力するもとし、前記パリテイチェック手段は該一
時記憶手段から出力されるパラレルデータを、一緒に出
力されるパリテイビットの内容に基づいて誤り検出を行
なうことを特徴とする請求項５記載のデータ処理装置。９、前記パリテイチェック手段は、前記一時記憶手段か
ら出力されるパラレルデータを、当該パラレルデータ処
理部のバス出力端で取り込んで誤り検出を行なうことを
特徴とする請求項８記載のデータ処理装置。１０、プロセッサが内蔵されてなり、該プロセッサによ
り解釈、処理される前記変換されたパラレルデータが前
記パリテイビットとともに内部ＲＡＭに格納されるもの
とし、前記パリテイチェック手段は前記プロセッサが当
該ＲＡＭの内容を読出す際に、パリテイチェックを行な
うことを特徴とする請求項８記載のデータ処理装置。１１、前記パリテイチェック手段とパリテイ生成手段が
、ダイナミック型ラッチ回路を含む回路により送受信デ
ータのパリテイ生成を行なう構成とされたことを特徴と
する請求項４、５、６、８いずれかに記載のデータ処理
装置。