JPS59501970A - デ−タ・メツセ−ジの送受信方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 データ・メソセージの送受信方法及び装置技術分野 この発明は共同（ｅｏｍｍｏｎ　：コモン）通信チャンネルを共有する複数のデ ータ処理装置を含むデータ送信システムにおけるデータ・メツセージの送信方法 に関する。

又、この発明は共同通信チャンネルを共有する複数の処理装置を含み、送信処理 装置と受信処理装置との間でデータ・メツセージの伝送を行う種類のデータ処理 システムに関する。

背景技術 ここに特定した種類の方法及びシステムは米国特許明細書筒３，８６６，１７５ 号から知ることができる。この米国特許明細書から知られた構成によると、中央 プロセッサは通信コントローラを介して複数の端末装置に接続している。通信コ ントローラはアクティブ（活性）な端末機に対してポーリング（ｐｏｌｌｉｎｇ 　；呼掛け）メツセージを送信する。各ポーリング・メツセージはアドレスされ た端末機６からのデータ又はノーデータ応答メツセージを要求する。そのコント ローラからのりＩ−ル（再ポーリング；ｒｅ−ｐｏｌｌ）メツセージは、前の？ −リング又はリポール・メツセージによる端末機の応答が端末機からコントロー ラへの送信エラーのために到達しないか、無効であるか又は遅過ぎるということ を表示する。コントローラからの°′交換″（ｅｘｃｈａｎｇｅ　）メツセージ は端末機が実行するべき指令（インストラクション）を含む。端末機はデータ又 はノーデータ（ｎｏ−ｄａｔａ　）応答メツセージによってその交換メツセージ に答えなければならない。この公知の構成においては、応答メツセージはデータ 及びデータ・チェック°キャラクタと共にオープニング（Ｏｐｅｎｉｎｇ　：開 始）シーケンス及びクロージング（ｃｌｏｓｉｎｇ　；閉鎖）シーケンスを含む 標準メッセー・ノ・ホーマットの中にある。

発明の開示 この発明の目的は承認メツセージが高い検出効率をもって利用されるようにした ことを特徴とする上記の方法及びシステムを提供することである。

従って、この発明は、その−面によると、コモン通信チャンネルを共有する複数 のデータ処理装置を含むデータ送信システムにおいてデータ・メツセージを送信 する方法であって、送信装置から受信装置にデータ・メツセージを送信し、受信 装置により受信されたデータ・メツセージのステータスを識別する複数の制御信 号を発生し、その制御信号に従って複数のステータス・ビットを発生し、受信装 置から送信装置に対して所定の回数繰返えされた複数のステータス・ビットを含 む承認メツセージを送信する各工程を含むデータ・メツセージ送信方法を提供す る。

更に、この発明は、他の面によると、コモン通信チャンネルを共有する複数の処 理装置を含み、該チャンネルを通して送信処理装置と受信処理装置との間でデー タ・メツセージの伝送を行わせるようにしたデータ処理システムであって、夫々 処理装置に接続され送信装置と受信装置との間で伝送されるデータ・メツセージ を処理するようになした複数のコントローラ手段と、送信装置から受信したデー タ・メツセージのステータスを識別する複数の制御信号を発生するようになした 制御信号手段と、前記制御信号に応答して受信したデータ・メツセージの前記ス テータスを識別する複数のステータス・ビットを所定の回数発生するようになし た発生手段と、前記通信チャンネルに接続され送信装置からのデータ・メツセー ジの受信を承認して前記繰返えされた複数のステータス・ビットを含む承認メ。

セージを送信するようになした送信手段とを含むデータ処理システムを提供する 。

この発明による方法及びシステムは繰返えされたステータス・ビットを含む弓＜ 且つ簡単な承認メツセージを利用することによりその高い検出効率を達成するこ とができるということがわかるであろう。更に、この承認メツセージは雑音に対 する高度の免疫性を有する。

この発明の好ましい実施例は、簡単に要約すると、処理ユニットの各々に接続さ れた周辺装置間又は他の処理ユニットとの間においてデータ・メツセージの送信 及び受信を制御する複数の処理ユニ、トから成るシステムの各処理ユニットに接 続されているＬＳＩ半導体コントローラ・チップを利用する。そのコントローラ ・チップには、シフトレジスタが受信データ・メツセージのステータスを表わす 複数の２ビツト・バイナリ・ワードの１つを出力することができるようにするた めに、受信データ・メツセージのステータスを表わす信号を発生するロジック回 路を含む。その各バイナリ・ワードは有効データ・メツセージか又は無効のそれ か、どちらを受信したかを表示し、又は受信プロセッサがデータ・メツセージの 受信ができないということを表示することができる。シフトレジスタは、更に出 力したバイナリ・ワードの構成を表わす１対のバイナリ・ビットを出力する。タ イミング制御回路は送信処理装置に対して承認メツセージを送信するために、４ ビ。

ト・バイナリ・ワードをシフトレジスタから所定の回数出力させることができる 。コントローラ・チップは、更に受信装置からの受信承認メツセージを処理する ロジック回路を含む。

図面の簡単な説明 次に、下記添付図面を参照してその例によりこの発明の一実施例を説明する。

第１図は、このシステムを構成する処理ユニットを表わすデータ処理システムの ブロック図である。

第２図は、フレーム・メツセージの各部分のビット回数を表示するようにしたこ の通信システムに使用するフレーム（ｆｒａｍｅ　）メツセージの図である。

第３Ａ〜３Ｃ図は、夫々受信機オーバラン（ｏｖｅｒｒｕｎ）、エラー・メツセ ージ及びグツド（ｇｏｏｄ　）メツセージのだめのフレーム・メツセージの承認 部を構成する一連のバイナリ・ビットを例示する図である。

第４Ａ図及び第４Ｂ図は、共に接続されてコントローラ・チップのブロック図を 開示する。

第５Ａ図及び第５Ｂ図は、共に接続されてフレーム・メツセージの承認部の発生 に使用される第４Ｂ図の承認制御ユニットのロジック回路を開示する。

第６図は、フレーム・メツセージの受信した承認部の処理に使用される第４Ｂ図 の受信ロジック・ユニットのロジック回路を開示する。

第７図は、コントローラ・チップのピン配列の略図を表わす図である。

発明を実施するための最良の形態 次に、第１図を参照する。それはデータ端末装置２０の形をとることができる複 数の処理ユニットを含むデータ処理システムを表わす。各データ端末装置２０は キーボード、ディスプレイ・コントローラ、フリンタ・コントローラ、ディノタ ル・カセット・コントローラ又はデータ端末装置の作用動作に従って接続される 他のＩ１０装置などで構成することができる複数の周辺装置又はＩ１０装置２４ と相互接続されるマイクロプロセッサ・ユニ、ト２２を含む。各Ｉ１０装置２４ 叫データ端末装置２０と共に、通信チャンネル２６によって相互に接続され、そ の通信チャンネル２６は撚線対で作られ、端末装置それら自体間及び複数の中央 処理ユニット２８との間で直列形式のデータを送信する。通信チャンネル２６の データの伝送は夫々各Ｉ１０装置２４及びマイクロプロセッサ・ユニット２２に 接続されている複数のＭＯＳ−ＬＳＩ通信コントローラ・チップ３０（第７図） で制御される。各チ、ｆ３０はその周辺装置又はＩ１０装置のチップに接続され ているマイクロプロセッサ・ユニット（図示していない）から受信した指令に応 答してデータ・メツセージの送信を開始して、受信装置から送信されてきた承認 メツセージを処理する。

共に出願中の国際出願第ＷＯ３３７０１３１５号に十分開示しであるように、チ ッ７°３０はチャンネル２６が遊び（アイドル）状態でなければメツセージの送 信を開始することができない。このチャンネル２６は該チップが少くともチャン ネルに８個の連続靜タイム・スロットを検出したときにアイドル状態にあるとみ なされる。その静タイム・スロットは６ビツト長の期間中に３又はそれ以下の電 圧遷移が検出されたタイム・スロットとして定義される。ひとたび、アイドル状 態が検出されると、コントローラ・チップは、第２図に表わすように、コントロ ーラ・チップが通信チャンネルの制御を受けようとすることを表わす競争フェー ズから始まるデータ・メツセージの送信を開始する。コントローラ・チップは、 ひとたび通信チャンネル２６に対するアクセルを獲得すると、第２図に表わすホ ーマットに従って構成され、コントローラ・チップ３０が受信装置から承認メツ セージを受信しうる状態にある時間中、長さが３０回の２ビツト時の承認（ＡＣ Ｋ　）ウィンドウ部を含むことができるデータ・メツセージを出力する。この承 認メツセージは以下の説明で十分開示するような第３Ａ図〜第３Ｃ図に表わす形 の１つを採ることができる。

第４Ａ図及び第４Ｂ図を参照すると、それらは処理ユニ、　）２０　（第１図） の各々に接続されたコントローラ・チップ３０（第７図）のブロック図を開示す る。

そのチップには、チップ３０に接続されたＩ１０装置２４の放送アドレスを記憶 する放送アドレス・レノスタ３２が含まれる。各Ｉ１０装置のコントローラ・チ ップ３０はコントローラ・チップとそれに接続された装置とを識別するユニーク ・アドレスと、その装置が置かれている端末機を識別する放送アドレスとが割当 てられる。放送アドレスはレジスタ３２に記憶され、ユニーク・アドレスは該チ 、ｆに電力が供給されたときにレジスタ３４に記憶される。そのチップには、更 にチップの動作を制御するデータを記憶する制御レジスタ３６と、通信チャンネ ル２６を介してマイクロプロセッサ２２から送信されて受信したデータを記憶す る入力データ・レジスタ３８と、Ｉ１０装置のために通信チャンネル２６から受 信したデータを記憶する出力データ・レジスタ４０と、チップ３０と通信するマ イクロプロセッサ２２のステータスを表わすか又は受信装置に送信されるメツセ ージのステータスを表わすデータを記憶するステータス・レジスタ４２と、周知 の技術方法に従ってマイクロプロセッサ２２との通信で使用するだめの割込信号 を記憶する出力バッファ４４とが含まれる。

レジスタ３２〜４２は、更にチップ３０の動作で使用されるクロック信号を発生 する４、８ＭＨｚ発振器を持つ制御ロジック・ユニット４６に接続される。制御 ロジック・ユニット４６は８ビツトの内部データ・パス２３を介してこのチップ に接続されたマイクロプロセッサから制御信号を受信する。これら信号はデータ ・パス２３の一部であるライン４ｂ　、５０を介して送信される信号ＡＯ，ＡＩ と、ライン５２を介して受信する活性′°コロ−′の書込信号７正と、ライン５ ４を介してれら信号はレジスタ３２〜３４の選択を制御し、マイクロプロセッサ ２２で処理される書込又は読取動作をチップ３０に通知する。

更に、制御ロジック・ユニット４６はＤＭＡチップがチソｆ３０とメイン記憶メ モリーとの間のデータ伝送の制御に使用されるときに、ライン５６を介して承認 信号ＤＭＤＡＣＫを受信する。チップ選択信号τＴがライン５８を介して送信さ れ、リセット信号ＲＥＳＥＴはライン６０を介して送信される。ＤＭＡチップが 使用された場合、ライン６０に信号ＴＣが現われると、それは、現ＤＭＡサイク ルは入力データ・レジスタ３８に送信されているデータの最終サイクルであると いうことをチップ３０に通知することになる。

端末機２０（第１図）のマイクロプロセッサ２２又は各周辺装置２４に接続され ているマイクロプロセッサが書込動作を要求している場合、マイクロプロセッサ ２２又は装置２４に接続されているコントローラ・チップのアドレス・レジスタ ３４（第４Ａ図）ニ記憶されているユニーク・アドレスは競争回路６４で使用さ れて通信チャンネル２６がその通信に使用可能であるかどうかを確認する。もし 、徳用可能であれば、送信ロノ、り・ユニ、トロ６（第４Ｂ図）は並列直列変換 器６８（第４Ａ図）がライン１４２を介して入力データ・レジスタ３８に記憶さ れているデータを”ｏ”挿入ユニット７０（第４Ｂ図）に出力できるようにする 。

”　ｏ　”挿入ユニット７０はデータ・ピット・パターンをフラグ・・やターン と一致しないようにしたい場合にそのデータに°°０″ビットを挿入する。フレ ーム・チェック発生器７２はメツセージ内の送信エラーの存在の検出に使用する ために、１６ビツトのフレーム・チェック・シーケンス・ビットをフレーム・メ ツセージ（第２図）に挿入する。フラグ発生器７２はメツセージ・フレーム（第 ２図）の始めと終りにおいてフラグ・キャラクタを発生する。二相エンコーダ・ ユニット７６゛は出ていくバイナリ・メツセージを二相コードの送信データにエ ンコード又は符号化する。その送信データのバイナリ・ピッド′１″′は３００ 　ｋＨｚの周波数を持つ一部の遷移で表わされ、バイナリ・ピッド０″は周波数 速度１．５０　ｋＨｚを有する遷移で表示される。このデータは通信チャンネル ２６を介してライン・ドライ・ぐ７８から出力される。

コントローラ・チップ３０が通信チャンネル２６を介してデータを受信したとき に、そのデータはライン・レシーバ・ユニ、　ト８０を介して受信され、デコー ダ・ユニット８２によってデコードされて、入力してきた二相信号からビット− セル・クロック情報を回復し、元のバイナリ・データを発生する。フラグ検出器 ８４及び”　ｏ　”削除ユニット８６はビット基準でフラグ・・タターンを検出 して、送信中にフレーム・チェ、り・ピット流に挿入された゛０″ビットを削除 する。回復したデータはデータ・バッファ８８で組立てられ、データ・メツセー ジのアドレス部はそこからライン９０を介してバイト基準でアドレス比較器９２ （第４Ａ図）に送信される。アドレス比較器９２は受信したメツセージのアドレ ス部とレジスタ３２．３４に夫々記憶されているユニーク・アドレス及び放送ア ドレスとを比較して、メツセージが意図するコントローラ・チップ３０を識別す る。比較の結果はライン９４を介して受信ロジック・ユニット９６に送信され、 承認メツセージの発生を含む受信メツセージの処理を制御する。

データ・バッファ８８に記憶された受信メツセージはライン９８を介して直列並 列変換器１００（第４Ａ図）に送信され、その後、エラー・チェック・ユニッ） 　１．０２　（第４Ｂ図）がメツセージのフレーム・チェック部（第２図）を検 査して、フレーム内の送信エラーの存在を検出する。変換器１００は受信したデ ータを８ビ、トの並列形式にして出力し、データ・パス２３ｔ＝介してホスト・ フ０ロセッサにそのデータを送信する前に出力データ・レジスタ４０に記憶する 。

次に、共に接続された第５Ａ図及び第５Ｂ図を参照する。それは送信されたデＬ り・メツセージの承認ウィンドウ（ＡＣＫ　ＷＩＮＤＯＷ　）部（第２図）中に 受信装置から送信装置に送信された承認メツセージを発生させることに関連する ロジ、り回路を開示する。第５Ａ図に示すように、受信ロジック・ユニット９６ （第４Ｂ図）に設けられているＬＳ７４フリップ・７０．プ１０４のＤ入力はエ ラー・チェック・ユニッ）１０２（第４Ｂ図）が受信したデータ・メツセージに ＣＲＣエラーの存在を確認したときに、ライン１０６を介してエラー・チェック ・ユニット１０２からイ゛ハイ″受信エラー信号ＲＥＣＥＲＲＯＲを受信する。

チップ３０がデータを受信中のときに゛′ロー″となり、データを受信した後に °°ハイ″と力るシステム・クロック信号ＤＡＴＡＶＡＬＩＤの゛′ハイ”がラ イン１０８に現われたときに、フリップ・クロック１０４はその百出カライン１ １０を介して承認制御ユニッ）１０３（第４Ｂ図）に設けられているアンド・ケ ゞ−ト１１２の１人力に°′コロ−信号を出力する。アンド・ケゝ−ト１１２は その他方の入力には、バス１２０（第４Ｂ図）のライン１１４を介して受信ロジ ック回路９６（第４Ｂ図）からの通常の受信理工能な場合に″ロー″になる。

ライン１１．０における゛ロー″信号の受信に応答して、アンド・ケゝ−ト１１ ２はライン１１５を介してＬ８７４フリ、ｆ・クロック１１６の反転セット入力 に°°ロー″′信号を出力し、該フリ、ｆ・フロップ１１６はライン１２４を介 してＬＳ１６５並人庫出８ビット。

シフトレノスタ１２６（第５Ｂ図）の制御入力に゛′ハイ″の受信エラー・ステ ータス信号ＲＸＥＲ３ＴＡＴを出力する。フリップ・フロップ１１６は、バス１ ２Ｃ１（第４Ｂ図）のライン１５４を介し、チップの送信データ・メツセージの 受信の完了のときに受信口ノック・ユニット９６から送信された受信リセット信 号ＲＸＲＥＳＥＴ　２によってリセットされる。シフトレノスタ１２６は、／６ ス１２０（第４Ｂ図）のライン１２８に現われたクロック信号ＴＳＥＴＲでクロ ックされたときに、ナンド・グー）１３４（第５Ｂ図）の出力に現われた信号に 従って、出力ライン１３０を介して１０１１の４ビツトパターン（第３Ｂ図）を 出力する。フリッゾ、フロッｆ１１６の詳細は後述する。このビット・）Ｊ？タ ーンは３２ビツトの承認メツセージＡＣＫＤＡＴＡを構成するように繰返されて 、ライン３０を介し送信ロジック・ユニット６６（第４Ｂ図）に送信される。そ のメツセージはそこからエンコーダ・ユニ、ドア６に送られ、通信ライン２６を 介してライン・ドライバ７８から送信される。

ライン］２４に現われた信号ＲＸＥＲ８ＴＡＴはナンド・グー）１３４の１人力 にも送信される。ナンド・ゲート１３４はバス１２０のライン１３６（第４Ｂ図 ）を介ン・エラー信号ＲＸＯＶＲＮをもその他の入力に受信する。

ナンド・ゲート１３４は受信口ノック・ユニシト９６で検出されたエラーのタイ プを決定する。エラーがオーバラン状態から成るものであれば、ライン１３６に 現われた信号ＲＸＯＶＲＮが“ハイ”となる。このときに゛ハイ″である信号Ｒ ＸＥＲ３ＴＡＴと共に、ナンド・ゲート１３４のライン１３８に現われる出力信 号はパ口−″であシ、その信号はカウンタ１２６の出力データ信号のビット３及 び７に°゛０″として祝われるであろう。

第５Ｂ図に表わすように、シフトレノスタ１２６から出力された各８ビツト・パ ターンの第１及び第５バイナリ・ビットは夫々ライン１２７及び１２９に現われ た入力信号が＋５ボルト電源に接続されているのでバイナリ°′１”であり、そ の出カッｅターンの第２及び第６パイナリ・ビットはライン１３１に現われた入 力信号が接地に接続されているので“０′″となる。故に、ピッ）対Ｉ　Ｏは１ 対のフレーミング・ビットを構成する。

受信オーバラン・エラー状態中にシフトレノスタ１２６から出力したピント・パ ターン１００１は第３Ａ図に表わす。エラーなしにメツセージを受信したときに は、信号ＲＸＥＲ８ＴＡＴ及びＲＸＯＶＲＮは°”ロー″となシ、ライン１３８ を介してナンド・ケ”−）１３４からシフトレノスタ１２６に対して°ノ・イ″ 信号を出力させ、シフトレノスタ１２６からビット・ノぐターン１０１０（第３ Ｃ図）を出力させるようにする。シフトレノスタ１２６はチップによるデータ・ メツセージの受信の完了において発生し、ライン１４４に現われた受信光ステー タス信号ＲＸＤＯＮＳＴによってクロックされた７４ＬＳフリ、ｆ・フロップ１ ４２（第５Ａ図）の出力であるライン１４０に現われた受信承認信号ＲＣＶＡＣ Ｋによって可能化される。

信号ＲＸＤＯＮＳＴはライン１２３を介して出力されたオア・ケ゛−）１２２か らの信号によってクロックされるＬＳ７４フリップ・フロップ１４６（第５Ａ図 ）から出力される。フリップ・７０ツゾ１４６はそのセット入力にナンド・ケ゛ −）１５０から出力された“ロー”信号をライン１４８を介して受信し、ナンド ・デート１５０は更にライン１１８を介して°”ノ・イ”信号５ＴＡＴＵＳＲＤ と、ライン１５１を介してシステム受信クロ７りＲ８ＥＴと、フリップ・フロ、 プ１５２の出力信号とを入力する。フリップ・フロ、プ１５２はライン１０８に 現われた信号ＤＡＴＡＶＡＬＩＤによってクロックされて、ナンド・ゲート１５ ０にノ・イ″信号を出力する。フリ、ｆ・フロ、プ１４６はバス１２０のライン １５４に現われ、受信口ノック・ユニット９６（第４Ｂ図）フリツノ・フロツク ０１４２（第５Ａ図）は承認制御ユニット１０３（第４Ｂ図）の動作を制御する タイミング回路の一部であり・、送信データ・メツセージの受信完了のときにバ ス１２０のライン１４５を介して受信ロジ、り・ユニ、ト９６（第４Ｂ図）から 送信された承認エネーブル信号ＡＣＫＥＮによってリセットされる。

ライン１４０に現われた受信承認信号ＲＣＶＡＣＫはライン１２８に現われたシ ステム・クロック信号ＴＳＥＴＨによってクロックされるＬ８１６１カウンタ１ ５８（第５Ａ図）を可能化する。カウンタ１５８は３２のカウントに達したとき にライン１６０及び１６２を介してナンド・ゲート１６４、インバータ１６６、 アンド・ダート１６８，１７０、及びアンド・ケ”−）１７０を可能化するＬＳ ７４フリッグ・フロップ１７２がら成るロジック回路に対して適当な信号を出力 する。アンド・ケ”−ト１７０はライン１７４を介して送信ロジック・ユニット ６６（第４Ｂ図）に対して活性′°コロ−の承認リセット信号ＡＣＲＥＳＥＴを 出力して、第３Ａ図乃至第３Ｃ図に表わす３２ビツト承認メツセージの１つの送 信を停止する。

次に、第６図をみると、それは送信装置によって受信された承認メツセージを処 理するロジック回路を表わす。この図に表わす受信ロジック・ユニット９６（第 ４Ｂ図）に設けられている回路には、ライン１７８を介して直列受信データ信号 ＲＤＡＴＡを受信するＬＳ１６４直入並出８ビット・シフトレジスタ１７６が含 まれる。シフトレジスタ１７６はバス１８１のライン１８０ａ〜１８０ｄを介し て送信ロジック・ユニット６６（第４Ｂ図）に設けられているＬＳ１３８デマル チプレクサ１８２に対して受信データの各８ビツトのうち、バイナリ・ビットＳ Ｄ２　、Ｓｎ２　、Ｓｎ２　。

Ｓｎ７を並列に出力する。デマルチプレクサ１８２は入力信号をデコードして受 信した承認メツセージのタイプを識別する。フレーミング・ビット（ｆｒａｍｉ ｎｇｂｌｔ　）　１０を感知するように構成されたデマルチプレクサ１８２はフ リソノ・フロップ１８４に接続される。

フリソノ・フロップ１８４のデータ入力はライン１８０ｅに現われた第４データ ・ピッ）Ｓｎ２であシ、フリソノ・フロップ１８６のデータ入力はライン１８０ ｆに現われた第５データ・ピッ）Ｓｎ２である。

次に、第３Ａ図乃至第３Ｃ図を参照する。そこに見られるように、受信した承認 メツセージのタイプはデータ・メツセージに現われたピッ）”１”とビ、　ト１ １（＋ｊｌとによって構成された２ビツトによって識別される。

故に、第３Ａ図における受信オーバラン・エラー・ビット・）にターンは最初の バイナリ・ビットが°′１″′と”　ｏ　”で構成されたバイナリ・ピッ）　” Ｏ”及び”１”によって識別される。同様な方法により、ＣＲＣチェック・エラ ー・ビット・・ぐターン（第３Ｂ図）は最初のバイナリ・ビットが′１”及び′ １″で表わされ、グツド・メツセージはバイナリ・ビット°°１”及び”ｏ”に よって表わされる（第３Ｃ図）。デマルチプレクサ１８２は、適当なフレーミン グ信号とライン１８０ａ〜１８０ｄに現われた受信した承認メツセージのタイプ を表わすバイナリ信号とを感知すると、ライン１８８を介して°′ハイ″信号を オア・ケ゛−ト１９０に出力し、オア・ゲート１９０はライン１９２を介してフ リソノ・フロップ１８４．１８６をクロックする。ライン１８０ｅに現われた承 認メツセージの第４バイナリ・ビットのレベルの高低により、フリップ・７０ノ ア’１８４はライン１９４を介してアンド・ゲート１９６の１人力に対して信号 を出力する。同様な方法により、フリップ・フロップ１８６はライン１８０ｆに 現われた承認メツセージの第５バイナリ・データ・ビットＳＤ５の信号レベルに 従い、ライン１９８を介してアンド・ゲート２００に信号を出力する。アンド・ ゲート１９６及び２００はライン２０２，２０４を介してステータス・レジスタ ４２（第４Ａ図）にエラー信号ＥＲＢＩＴ　Ｏ林ひＥＲＢＩＴ　１を出力する。

ライン２０２．２０４はパス２０６（第４Ａ図、第４Ｂ図）の一部である。信号 ＥＲＢＩＴ　Ｏ及びＥＲＢＩＴ　１の信号レベルは第３Ａ図乃至第３Ｃ図につい て前述したように、受信した承認メツセージのタイプを識別する２つのバイナリ ・ビットに相当する。故に、承認メツセージが受信オーバラン・エラー状態（第 ３Ａ図）を示し、バイナリ・ビッピ′１″及び１１０３１によって識別される場 合には、信号ＥＲＢＩＴ　Ｏは″ハイ″であシ、信号ＥＲＢＩＴ　１はパ口−” である。

これらの信号はステータス・レジスタ４２に記憶され、その後データ・ビットが ステータス・レジスタに記憶されて、プロセッサが受信した承認メツセージのタ イツを識別することができるということをそのチップが知ると同時に、該チップ に接続されているプロセッサによって読取られる。アンド・ゲート１９６，２０ ０は送信ロジック・ユニ、）６６（第４Ｂ図）によるメツセージの送信の完了の ときに、ライン２０８に現われた゛ハイ″′信号ＸＭＩＴＤＯＮＥによって可能 化される。第６図の回路には、更にＬＳ７４フリップ・フロップ２１０が含まれ 、該フリソノ・フロップ２１０はライン２１１に現われだ８ビット遅延リセット 信号Ｒ３ＥＳＥＴＸ　８によってクロックされ、ライン２１２を介してオア・ケ ゛−）１９０に１６ビ、ト遅延リセット信号Ｒ３ＥＴＤ１６を出力する。オア・ ゲート１９０の出力信号はフリ、プ・フロ、プ１８４，１８６を出力してエラー 信号ＥＲＢＩＴ　Ｏ及びＥＲＢＩＴ　１の発生のタイミングを制御する。

以上の説明かられかるように、この発明によシ発生した承認メツセージはメツセ ージが受信されたということ及び繰返し４ビツト・パターンを利用してその送信 中に発生したメツセージのエラー状態の表示とを送信ユニットに通知する非常に 簡単々方法を提供することができるということが明らかとなった。更に、４ビツ ト・・ぐターンを繰返えすことにより、この発明による送信装置は、承認メツセ ージが雑音又は他の理由からその一部が失なわれたとしても、受信したメツセー ジのステータスを検出することができるという利益があることがわかる。

ここに開示した集積回路はテキサス、グラスのテキサス・インスツルーメント・ コーポレーションかう市販品を購入することができる。

ＦＩＧ、　す る （口） ＦＩＧ、４Ａ。

ＦＩＧ、　７ 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １、　送信装置から受信装置にデータ・メツセージを送信し、前記受信装置によ って受信されたデータ・メツセージのステータスを識別する複数の制御信号を発 生し、前記制御信号に従って複数のステータス・ビットを発生し、前記受信装置 から所定の回数繰返えされた前記複数のステータス・ビットを含む承認メツセー ジを前記送信装置に送信する各工程を含み、コモン通信チャンネル（２６）を共 有する複数のデータ処理装置を含むデータ送信システムにおけるデータ・メツセ ージ送信方法。 ２、複数のフレーミング・ビットを発生し、前記フレーミング・ビットと前記ス テータス・ビットとを前記所定の回数交互に送信する工程を含む請求の範囲１項 記載の方法。 ３、　前記複数のステータス・ビットは１対のバイナリ・ディジットと、データ ・メツセージの受信不可能な受信装置のステータスを表わす第１の対の所定のバ イナリ・ディノットと、エラーを含む受信したメツセージのステータスを表わす 第２の対の所定のバイナリ・ディノットと、有効メツセージの受信のステータス を表わす第３の対の所定のバイナリ・ディジットとを含む請求の範囲２項記載の 方法。 ４　前記複数のフレーミング・ビットは第４の対の所定のバイナリ・ディジット を含む請求の範囲３項記載５、前記第１．第２．第３及び第４の対の所定のバイ ナリ・ディジットは夫々０１，１１．１０及び１０である請求の範囲４項記載の 方法。 ６、送信処理装置と受信処理装置間のデータ・メツセージの伝送を行うコモン通 信チャンネル（２６）を共有する複数の処理装置を含むデータ処理システムであ って、夫々処理装置に接続され送信装置と受信装置間で伝送されるデータ・メツ セージを処理するようになした複数のコントローラ手段（３０）と、送信装置か ら受信したデータ・メツセージのステータスを識別する複数の制御信号を発生す るようになした制御信号手段（１０４，１１６，１３４）と、前記制御信号に応 答して前記受信したデータ・メツセージのステータスヲ識別する複数のステータ ス・ビットを所定の回数発生するようになした発生手段（１２６）と、前記通信 チャンネル（２６）に接続され前記複数の繰返えされたステータス・ビットを含 み送信装置からのデータ・メツセージの受信を承認する承認メツセージを送信す るように力した送信手段（７６，７８）とを含むデータ処理システム。 ７　前記発生手段は前記制御信号を受信するシフトレノスタ（１２６）を含み、 前記システムは前記ステータス・ビットが前記所定の回数発生した後に前記シフ トレノスタをディセーブルするように構成し゛たタイミング制御手段（１５８） を含む請求の範囲６項記載のシステム。 ８、　前記シフトレジスタ（１２６）は更に前記ステータス・ビットと交互に複 数の７レーミング・ビットを発生するように構成した請求の範囲７項記載のシス テ９、　前記コントローラ手段（３ｏ）は前記承認メッセー・ゾの一部に応答し て前記一部に２つの前記フレーミング・ビットの発生のときに第２の制御信号（ １８８に）を供給するように外した感知手段（１８２）と、前記承認メツセージ の第２の部分に応答しく１８８における）前記第２の制御信号に応答して前記ス テータス・ビットを表わす出力信号（ＥＲＢＩＴ　Ｏ，ＥＲＢＩＴ　１）を供給 するように−なした複数の双安定装置（１’８４　。 １８６）とを含むことを特徴とする請求の範囲８項記載のシステム。 １０、前記複数のコントローラ手段（３０）は夫々の集積回路チップの形で供給 される請求の範囲６項記載のシステム。