JPH10222461A - ディジタル入出力方式 - Google Patents
ディジタル入出力方式Info
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- JPH10222461A JPH10222461A JP2114197A JP2114197A JPH10222461A JP H10222461 A JPH10222461 A JP H10222461A JP 2114197 A JP2114197 A JP 2114197A JP 2114197 A JP2114197 A JP 2114197A JP H10222461 A JPH10222461 A JP H10222461A
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Abstract
(57)【要約】
【課題】 マイクロコンピュータと強電回路の間をフォ
トカプラにより絶縁してディジタルデータの入出力を行
うのに、ＣＰＵとＩＯ部をバスで直結するのでは配線効
率及びスペース的に劣る。また、ＣＰＵとＩＯ部をシリ
アル伝送で結合するのではオーバヘッド及びハンドリン
グが複雑になる。 【解決手段】 ディジタル入出力部のＣＰＵに直結する
側を主局１１とし、強電回路とは絶縁したデータをラッ
チして出力又は絶縁データをバッファから入力する側を
従局１２1〜１２nとし、１台の主局に対して複数の従局
を入出力用シリアルバス１３によってマルチドロップ形
態で接続し、主局が入出力用シリアルバス伝送路上の送
受信タイミングの制御を行う。
トカプラにより絶縁してディジタルデータの入出力を行
うのに、ＣＰＵとＩＯ部をバスで直結するのでは配線効
率及びスペース的に劣る。また、ＣＰＵとＩＯ部をシリ
アル伝送で結合するのではオーバヘッド及びハンドリン
グが複雑になる。 【解決手段】 ディジタル入出力部のＣＰＵに直結する
側を主局１１とし、強電回路とは絶縁したデータをラッ
チして出力又は絶縁データをバッファから入力する側を
従局１２1〜１２nとし、１台の主局に対して複数の従局
を入出力用シリアルバス１３によってマルチドロップ形
態で接続し、主局が入出力用シリアルバス伝送路上の送
受信タイミングの制御を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータを使用したシステムにおけるディジタル入出力（Ｉ
Ｏ）方式に関する。
ータを使用したシステムにおけるディジタル入出力（Ｉ
Ｏ）方式に関する。
【０００２】
【従来の技術】従来のＩＯ方式は、図１３に示すよう
に、ＣＰＵ１とＣＰＵバスで直結したＩＯ部（ＩＯとは
ＤＯ部２とＤＩ部３からなる）構成であり、このＩＯ部
は詳細には図１４に示すように、ＤＯ部２についてはバ
スの信号から、書き込み処理でデータをラッチし、ＤＩ
部３についてはバスの読み込み処理でデータをバッファ
で読み出す構成である。
に、ＣＰＵ１とＣＰＵバスで直結したＩＯ部（ＩＯとは
ＤＯ部２とＤＩ部３からなる）構成であり、このＩＯ部
は詳細には図１４に示すように、ＤＯ部２についてはバ
スの信号から、書き込み処理でデータをラッチし、ＤＩ
部３についてはバスの読み込み処理でデータをバッファ
で読み出す構成である。
【０００３】
【発明が解決しようとする課題】前述のようなディジタ
ルＩＯ方式では、マイクロコンピュータユニット内でＩ
Ｏを構成するため、マイクロコンピュータとこれにより
監視や制御対象となる各種の計測器や電力機器の入出力
回路とをフォトカプラ（ＰＣ）等で絶縁することになる
が、絶縁した計測器や電力機器の入出力回路がもつ強電
回路をマイクロコンピュータを構成する弱電回路のユニ
ット内で処理せざるを得なくなる。
ルＩＯ方式では、マイクロコンピュータユニット内でＩ
Ｏを構成するため、マイクロコンピュータとこれにより
監視や制御対象となる各種の計測器や電力機器の入出力
回路とをフォトカプラ（ＰＣ）等で絶縁することになる
が、絶縁した計測器や電力機器の入出力回路がもつ強電
回路をマイクロコンピュータを構成する弱電回路のユニ
ット内で処理せざるを得なくなる。
【０００４】しかも、絶縁した場合の入出力部は、絶縁
距離、電流容量、バス配線などの物理的な制約を受け、
配線効率が低下することになる。
距離、電流容量、バス配線などの物理的な制約を受け、
配線効率が低下することになる。
【０００５】他のディジタルＩＯ方式として、図１５に
示すように、ＣＰＵ部とＩＯ部間をシリアル伝送で結合
すると、配線の省力化が実現可能であるが、それぞれの
末端をＣＰＵで構成し、伝送には汎用の伝送用ＩＣを使
用するため、ＣＰＵ処理のオーバーヘッド処理と、単純
なＩＯにＣＰＵ構成を取らざるを得なくなる構成は、シ
ステムが冗長になるという欠点がある。
示すように、ＣＰＵ部とＩＯ部間をシリアル伝送で結合
すると、配線の省力化が実現可能であるが、それぞれの
末端をＣＰＵで構成し、伝送には汎用の伝送用ＩＣを使
用するため、ＣＰＵ処理のオーバーヘッド処理と、単純
なＩＯにＣＰＵ構成を取らざるを得なくなる構成は、シ
ステムが冗長になるという欠点がある。
【０００６】本発明の目的は、配線の効率化、小スペー
ス化を図りながらＣＰＵのハンドリング及びオーバヘッ
ド処理を簡単にするディジタル入出力方式を提供するこ
とにある。
ス化を図りながらＣＰＵのハンドリング及びオーバヘッ
ド処理を簡単にするディジタル入出力方式を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明は、マイクロコン
ピユータ（ＣＰＵ）からの直接アクセスできるメモリマ
ッピング上に用意したＩＯが直接フォトカプラなどを駆
動する方式に対し、マイクロコンピュータ部にＩＯ回路
インターフエースを行うシリアル伝送部を用意し、実際
のＩＯ回路は別の位置にあっても良いとするディジタル
入出力方式とするもので、また、シリアル伝送には、固
定量の情報をサイクリックに出力（ＤＯ）すると同時
に、固定量の情報をサイクリックに入力（ＤＩ）するデ
ィジタル入出力方式とするものであり、以下の方式を特
徴とする。
ピユータ（ＣＰＵ）からの直接アクセスできるメモリマ
ッピング上に用意したＩＯが直接フォトカプラなどを駆
動する方式に対し、マイクロコンピュータ部にＩＯ回路
インターフエースを行うシリアル伝送部を用意し、実際
のＩＯ回路は別の位置にあっても良いとするディジタル
入出力方式とするもので、また、シリアル伝送には、固
定量の情報をサイクリックに出力（ＤＯ）すると同時
に、固定量の情報をサイクリックに入力（ＤＩ）するデ
ィジタル入出力方式とするものであり、以下の方式を特
徴とする。
【０００８】（第１の発明）マイクロコンピュータと強
電回路の間をフォトカプラ等により絶縁してディジタル
データの入出力を行うディジタル入出力方式において、
ディジタル入出力部のＣＰＵに直結する側を主局とし、
前記強電回路とは絶縁したデータをラッチして出力又は
絶縁データをバッファから入力する側を従局とし、１台
の主局に対して複数の従局を入出力用シリアルバスによ
ってマルチドロップ形態で接続し、主局が入出力用シリ
アルバス伝送路上の送受信タイミングの制御を行うこと
を特徴とする。
電回路の間をフォトカプラ等により絶縁してディジタル
データの入出力を行うディジタル入出力方式において、
ディジタル入出力部のＣＰＵに直結する側を主局とし、
前記強電回路とは絶縁したデータをラッチして出力又は
絶縁データをバッファから入力する側を従局とし、１台
の主局に対して複数の従局を入出力用シリアルバスによ
ってマルチドロップ形態で接続し、主局が入出力用シリ
アルバス伝送路上の送受信タイミングの制御を行うこと
を特徴とする。
【０００９】（第２の発明）上記の第１の発明におい
て、前記主局からのデータ出力を取り扱う前記従局の伝
送フレーム内のデータフィールド位置は、データフィー
ルド数によってシーケンシャルに特定することを特徴と
する。
て、前記主局からのデータ出力を取り扱う前記従局の伝
送フレーム内のデータフィールド位置は、データフィー
ルド数によってシーケンシャルに特定することを特徴と
する。
【００１０】（第３の発明）上記の第１の発明におい
て、前記主局からのデータ出力を取り扱う前記従局の伝
送フレーム内のデータフィールド位置は、フィールドの
中にアドレスフィールドとレングスフィールドとデータ
フィールドを設け、このアドレスフィールドとレングス
フィールドから任意のデータフィールド位置を特定する
ことを特徴とする。
て、前記主局からのデータ出力を取り扱う前記従局の伝
送フレーム内のデータフィールド位置は、フィールドの
中にアドレスフィールドとレングスフィールドとデータ
フィールドを設け、このアドレスフィールドとレングス
フィールドから任意のデータフィールド位置を特定する
ことを特徴とする。
【００１１】（第４の発明）上記の第１の発明におい
て、前記主局から前記従局側へのデータ出力は、受信先
アドレスと送信元アドレスを付加したフレーム構成でポ
ーリング方式により伝達することを特徴とする。
て、前記主局から前記従局側へのデータ出力は、受信先
アドレスと送信元アドレスを付加したフレーム構成でポ
ーリング方式により伝達することを特徴とする。
【００１２】（第５の発明）上記の第２又は第３の発明
において、前記従局から前記主局へのデータ入力は、従
局に固有に持たせたノードアドレスの昇べき、又は降べ
きの順で伝送することを特徴とする。
において、前記従局から前記主局へのデータ入力は、従
局に固有に持たせたノードアドレスの昇べき、又は降べ
きの順で伝送することを特徴とする。
【００１３】（第６の発明）上記の第４の発明におい
て、前記従局から前記主局へのデータ入力は、前記主局
からのポーリングによるデータ出力に対するアンサとし
て転送することを特徴とする。
て、前記従局から前記主局へのデータ入力は、前記主局
からのポーリングによるデータ出力に対するアンサとし
て転送することを特徴とする。
【００１４】
【発明の実施の形態】図１は、本発明の基本構成になる
ディジタル入出力方式のシステム構成図である。ディジ
タルＩＯ部のＣＰＵ側を主局１１とし、ラッチして出力
するか又はバッファから入力する側を従局１２1〜１２n
とし、その間をＩＯ用シリアルバス１３で結合した構成
とする。
ディジタル入出力方式のシステム構成図である。ディジ
タルＩＯ部のＣＰＵ側を主局１１とし、ラッチして出力
するか又はバッファから入力する側を従局１２1〜１２n
とし、その間をＩＯ用シリアルバス１３で結合した構成
とする。
【００１５】この主局と従局の伝送方式は１台の主局１
１に対し、複数の従局１２1〜１２nをマルチドロップ形
態で接続し、主局１１がＩＯ用シリアルバス伝送路上の
送受信タイミングの制御を行う。主局１１は、ＣＰＵに
直結するが、従局はＣＰＵに関与することなくハードロ
ジックのみでＩＯを構成するものとする。以下、ＤＯ回
路とＤＩ回路別に各実施形態を詳細に説明する。
１に対し、複数の従局１２1〜１２nをマルチドロップ形
態で接続し、主局１１がＩＯ用シリアルバス伝送路上の
送受信タイミングの制御を行う。主局１１は、ＣＰＵに
直結するが、従局はＣＰＵに関与することなくハードロ
ジックのみでＩＯを構成するものとする。以下、ＤＯ回
路とＤＩ回路別に各実施形態を詳細に説明する。
【００１６】（１）シリアル伝送方式を使用したＤＯ回
路。
路。
【００１７】図１の構成において、主局１１から従局１
２1〜１２nへの出力方法は、図２に示すように、主局が
出力情報をＩＯ用シリアルバスに送出する。各従局は同
時にこの情報を入力し、ＤＯとして出力すべき情報の選
択を、自回路用の設定値から行うものとする。この方式
についての実施形態を以下に説明する。
２1〜１２nへの出力方法は、図２に示すように、主局が
出力情報をＩＯ用シリアルバスに送出する。各従局は同
時にこの情報を入力し、ＤＯとして出力すべき情報の選
択を、自回路用の設定値から行うものとする。この方式
についての実施形態を以下に説明する。
【００１８】（１−Ａ）データフィールド数によってシ
ーケンシャルに位置を特定する方式。
ーケンシャルに位置を特定する方式。
【００１９】フレーム構成は、図３に示すように、デー
タの先頭がわかるようなフレーム構成で、先頭からのデ
ータフィールドが各ＤＯ情報に相当するフレーム構成と
する。例えば、ＨＤＬＣフレーム等でデータフィールド
が区別される方式のフレームとする。以後の図ではデー
タフィールドとチェックコード（ＣＲＣ）のみを表現し
ている。
タの先頭がわかるようなフレーム構成で、先頭からのデ
ータフィールドが各ＤＯ情報に相当するフレーム構成と
する。例えば、ＨＤＬＣフレーム等でデータフィールド
が区別される方式のフレームとする。以後の図ではデー
タフィールドとチェックコード（ＣＲＣ）のみを表現し
ている。
【００２０】フレーム内のデータフィールドは単一の長
さで区切られているものとする。例えば、８ビット単位
のデータフィールドで各ＩＯの情報量がこの単位で増減
するものとする。
さで区切られているものとする。例えば、８ビット単位
のデータフィールドで各ＩＯの情報量がこの単位で増減
するものとする。
【００２１】従局は、どのデータフィールドを使用する
か設定で認識し、受信フレームから設定により認識した
シーケンシャルな数により関係づけられたデータフィー
ルドを選択し、その情報を出力するものとする。
か設定で認識し、受信フレームから設定により認識した
シーケンシャルな数により関係づけられたデータフィー
ルドを選択し、その情報を出力するものとする。
【００２２】図４で従局の回路構成と動作を説明する。
入力したデータとクロックはＳ／Ｐ変換回路１４でパラ
レルデータに変換するが、タイミングについては受信ク
ロツクを基にビットを数えるビットカウンタ１５を経
て、フィールドを数えるフィールドカウンタ１６を設け
る。フィールド設定にはフィールドカウンタ１６のカウ
ント値とフィールド設定回路１７の設定値とをコンパレ
ータ１８で比較することにより、自局への情報か否かを
判定し、自局への情報であればビットカウンタ１５のカ
ウントタイミングでＳ／Ｐ変換回路１４からのデータを
ラッチ回路１９にラッチし、フォトカプラ２０等で絶縁
して出力する。
入力したデータとクロックはＳ／Ｐ変換回路１４でパラ
レルデータに変換するが、タイミングについては受信ク
ロツクを基にビットを数えるビットカウンタ１５を経
て、フィールドを数えるフィールドカウンタ１６を設け
る。フィールド設定にはフィールドカウンタ１６のカウ
ント値とフィールド設定回路１７の設定値とをコンパレ
ータ１８で比較することにより、自局への情報か否かを
判定し、自局への情報であればビットカウンタ１５のカ
ウントタイミングでＳ／Ｐ変換回路１４からのデータを
ラッチ回路１９にラッチし、フォトカプラ２０等で絶縁
して出力する。
【００２３】なお、出力データはラッチ後に回路が停止
してもラッチ回路１９に保持され、再びフレームの先頭
が認識できタイミングを取り直したとき、ラッチデータ
は更新される回路方式とする。
してもラッチ回路１９に保持され、再びフレームの先頭
が認識できタイミングを取り直したとき、ラッチデータ
は更新される回路方式とする。
【００２４】（１−Ｂ）フィールドの中にアドレスフィ
ールドとレングスフィールドとデータフィールドを持
ち、任意のデータフィールド位置を特定する方式。
ールドとレングスフィールドとデータフィールドを持
ち、任意のデータフィールド位置を特定する方式。
【００２５】つまり、アドレスで任意のノードを指定
し、レングスはそのノードの取り扱うべきデータ量を示
し、その後にそのデータが続く。このフレームはノード
数とデータ量によって決まる可変長フレームである。
し、レングスはそのノードの取り扱うべきデータ量を示
し、その後にそのデータが続く。このフレームはノード
数とデータ量によって決まる可変長フレームである。
【００２６】フレーム構成は、図５に示すように、フレ
ーム内のアドレスフィールド、レングスフィールド、デ
ータフィールドが単一の長さで区切られる。例えば、フ
ィールド単位を８ビットとし、最小の情報量は、アドレ
スフィールド、レングスフィールド、デ一タフィールド
の３バイトとする。
ーム内のアドレスフィールド、レングスフィールド、デ
ータフィールドが単一の長さで区切られる。例えば、フ
ィールド単位を８ビットとし、最小の情報量は、アドレ
スフィールド、レングスフィールド、デ一タフィールド
の３バイトとする。
【００２７】本実施形態では、受信データを先頭から、
Ｓ／Ｐ変換し、アドレスフィールドに一致するフイール
ドがあったら、そこから、有効なデータ数をレングスフ
イールドから得る。その後続くデータをレングスフィー
ルドカウンタ分だけ後段のラツチ回路でラッチする構成
とする。
Ｓ／Ｐ変換し、アドレスフィールドに一致するフイール
ドがあったら、そこから、有効なデータ数をレングスフ
イールドから得る。その後続くデータをレングスフィー
ルドカウンタ分だけ後段のラツチ回路でラッチする構成
とする。
【００２８】図６で従局の回路構成と動作を説明する。
入力したデータとクロックはＳ／Ｐ変換回路１４による
変換とビットカウンタ１５によるカウントは図４の場合
と同じになる。フィールドラッチ回路１６Ａは、ビット
カウンタ１５によるカウント動作で得るフィールドタイ
ミングでＳ／Ｐ変換回路１４からフィールドデータをラ
ッチし、このラッチデータとフィールド設定回路１７と
コンパレータ１８によるフィールド数の一致検出で自局
への情報化どうかを判定する。
入力したデータとクロックはＳ／Ｐ変換回路１４による
変換とビットカウンタ１５によるカウントは図４の場合
と同じになる。フィールドラッチ回路１６Ａは、ビット
カウンタ１５によるカウント動作で得るフィールドタイ
ミングでＳ／Ｐ変換回路１４からフィールドデータをラ
ッチし、このラッチデータとフィールド設定回路１７と
コンパレータ１８によるフィールド数の一致検出で自局
への情報化どうかを判定する。
【００２９】これに加えて、ビットカウンタ１５のその
後にカウントするフィールドはレングスであるため、こ
れもビットカウンタでタイミングをとってレングスレジ
スタ２１にラッチさせる。ラッチされたレングスデータ
は次段のディクリメントカウンタ２２で自局のデータを
そのレングス回数分だけラッチ回路１９Ａにデ一タラッ
チし、フォトカプラ２０Ａ等に絶縁出力する。このラッ
チ動作のために、コンパレータ１８の一致出力をフリッ
プフロップ２３が保持する。
後にカウントするフィールドはレングスであるため、こ
れもビットカウンタでタイミングをとってレングスレジ
スタ２１にラッチさせる。ラッチされたレングスデータ
は次段のディクリメントカウンタ２２で自局のデータを
そのレングス回数分だけラッチ回路１９Ａにデ一タラッ
チし、フォトカプラ２０Ａ等に絶縁出力する。このラッ
チ動作のために、コンパレータ１８の一致出力をフリッ
プフロップ２３が保持する。
【００３０】（１−Ｃ）ポーリング手順のポーリングの
際にＤＯ情報を送信する方式。
際にＤＯ情報を送信する方式。
【００３１】フレーム構成は、図７の（ａ）に示すよう
に、フレーム内に送信元アドレス、受信先アドレスのフ
ィールドを設け、主局（送信元）から従局（受信先）に
ＤＯ出力する時は、従局アドレス（受信先）を指定して
データを出力する。従局は受信先アドレスと自局の設定
されたアドレスを比較し、一致するものだけのデータを
受信するものとする。
に、フレーム内に送信元アドレス、受信先アドレスのフ
ィールドを設け、主局（送信元）から従局（受信先）に
ＤＯ出力する時は、従局アドレス（受信先）を指定して
データを出力する。従局は受信先アドレスと自局の設定
されたアドレスを比較し、一致するものだけのデータを
受信するものとする。
【００３２】図８で回路構成と動作を説明する。また、
伝送路上のタイミングを図９に示す。入力したデータと
クロックはＳ／Ｐ変換回路１４による変換とビットカウ
ンタ１５によるカウントは図４及び図６の場合と同じに
なる。
伝送路上のタイミングを図９に示す。入力したデータと
クロックはＳ／Ｐ変換回路１４による変換とビットカウ
ンタ１５によるカウントは図４及び図６の場合と同じに
なる。
【００３３】受信先アドレスラッチ回路２４は、ビット
カウンタ１５のカウントで得る受信先アドレスタイミン
グでＳ／Ｐ変換回路１４から受信先アドレスデータをラ
ツチする。このラッチデータとアドレス設定回路２５の
設定アドレスとをコンパレータ２６で比較し、自局への
情報かどうか判定する。
カウンタ１５のカウントで得る受信先アドレスタイミン
グでＳ／Ｐ変換回路１４から受信先アドレスデータをラ
ツチする。このラッチデータとアドレス設定回路２５の
設定アドレスとをコンパレータ２６で比較し、自局への
情報かどうか判定する。
【００３４】その後、送信元アドレスラッチ回路２７に
もビットカウンタ１５のカウントで送信元アドレスデー
タをラッチして送信元をチェックする。このチェックと
コンパレータ２６の一致でタイミング回路２８がラツチ
タイミング回路に続くＤＯデータのラッチタイミングを
得、このタイミングでラッチ回路１９にＤＯデータをラ
ッチし、フォトカプラ２０等に絶縁出力する。
もビットカウンタ１５のカウントで送信元アドレスデー
タをラッチして送信元をチェックする。このチェックと
コンパレータ２６の一致でタイミング回路２８がラツチ
タイミング回路に続くＤＯデータのラッチタイミングを
得、このタイミングでラッチ回路１９にＤＯデータをラ
ッチし、フォトカプラ２０等に絶縁出力する。
【００３５】回路要素２９〜３５は、ポーリングにおけ
る受信先から送信元へのＤＩデータの送信回路を示す。
このフィールド構成は図７の（ｂ）に示す。受信終了検
出回路２９が検出するＤＯデータの受信終了で送信タイ
ミング回路３０が送信タイミングを発生する。このタイ
ミングでフォトカプラ３１からの送信データがバッファ
３２にラッチされる。一方、アドレス設定回路２５で設
定される自局のアドレスが受信先設定レジスタ３３にセ
ットされ、ラッチ回路２７のラッチデータが送信元アド
レス設定レジスタ３４にセットされ、これらデータがバ
ッファ３２のデータと共にＰ／Ｓ変換回路３５でシリア
ルデータに変換され、クロックと共に送信元にＤＩデー
タとして送信される。
る受信先から送信元へのＤＩデータの送信回路を示す。
このフィールド構成は図７の（ｂ）に示す。受信終了検
出回路２９が検出するＤＯデータの受信終了で送信タイ
ミング回路３０が送信タイミングを発生する。このタイ
ミングでフォトカプラ３１からの送信データがバッファ
３２にラッチされる。一方、アドレス設定回路２５で設
定される自局のアドレスが受信先設定レジスタ３３にセ
ットされ、ラッチ回路２７のラッチデータが送信元アド
レス設定レジスタ３４にセットされ、これらデータがバ
ッファ３２のデータと共にＰ／Ｓ変換回路３５でシリア
ルデータに変換され、クロックと共に送信元にＤＩデー
タとして送信される。
【００３６】以上までの各実施形態（１−Ａ），（１−
Ｂ），（１−Ｃ）の誤り検定についての詳細は触れてい
ないが、フレーム検定であるならば、フレームの先頭を
示す同期フラグパターンの検定や、固定ビット検定であ
れば、先のフィールド毎に固定ビットを配置したり、Ｃ
ＲＣ検定であれば、ＨＤＬＣフレームのようなスタート
フラグ、エンドフラグをもつフレーム構成で実現され
る。
Ｂ），（１−Ｃ）の誤り検定についての詳細は触れてい
ないが、フレーム検定であるならば、フレームの先頭を
示す同期フラグパターンの検定や、固定ビット検定であ
れば、先のフィールド毎に固定ビットを配置したり、Ｃ
ＲＣ検定であれば、ＨＤＬＣフレームのようなスタート
フラグ、エンドフラグをもつフレーム構成で実現され
る。
【００３７】また、図４、図６、図８では誤り検定後の
ラッチ出力のロック条件は表現していないが、ラッチ後
の出力条件に誤り検定正常の条件とＡＮＤを取ればよい
ことは言うまでもない。
ラッチ出力のロック条件は表現していないが、ラッチ後
の出力条件に誤り検定正常の条件とＡＮＤを取ればよい
ことは言うまでもない。
【００３８】（２）シリアル伝送方式を使用したＤｌ回
路。
路。
【００３９】（２−Ａ）前記のＤＯのブロードキャスト
転送とＤＩの逐次転送（１−Ａ，１−Ｂ）の場合におけ
る伝送方式。
転送とＤＩの逐次転送（１−Ａ，１−Ｂ）の場合におけ
る伝送方式。
【００４０】図１に示すマルチドロップ接続の構成にお
いて、ＤＯ情報は図２に示すブロードキャスト転送のよ
うに同時に情報を伝達するのに対し、ＤＩ情報は図１０
に示すように従局に固有に持たせたノードアドレスの昇
べき、又は降べきの順で主局にＤＩ情報を順次伝送す
る。本実施形態を以下に説明する。
いて、ＤＯ情報は図２に示すブロードキャスト転送のよ
うに同時に情報を伝達するのに対し、ＤＩ情報は図１０
に示すように従局に固有に持たせたノードアドレスの昇
べき、又は降べきの順で主局にＤＩ情報を順次伝送す
る。本実施形態を以下に説明する。
【００４１】図１１において、ブロードキャストのよう
な送信が終わったことを受信終了検出回路４１で検出
し、送信タイマ４２を起動させ、あらかじめ設定してい
た受信処理と送信処理との間の時間後になるタイムアッ
プで送信タイミング回路４３による送信を開始する。
な送信が終わったことを受信終了検出回路４１で検出
し、送信タイマ４２を起動させ、あらかじめ設定してい
た受信処理と送信処理との間の時間後になるタイムアッ
プで送信タイミング回路４３による送信を開始する。
【００４２】この送信には、アドレス設定部４４に設定
する自局のアドレスと一緒にフォトカプラ４５等からの
絶縁データをバッファ４６にセットし、これらアドレス
とデータをＰ／Ｓ変換回路４７でシリアルデータに変換
して送信する。
する自局のアドレスと一緒にフォトカプラ４５等からの
絶縁データをバッファ４６にセットし、これらアドレス
とデータをＰ／Ｓ変換回路４７でシリアルデータに変換
して送信する。
【００４３】受信終了は、主局からのブロードキヤスト
信号からも、また、別の従局からの信号からも伝送路ラ
インを監視することにより検出する。
信号からも、また、別の従局からの信号からも伝送路ラ
インを監視することにより検出する。
【００４４】応答処理において、上りデータのアドレス
データは各従局のアドレスであり、順次更新していく。
ただし、従局の欠落局がある場合は、図１２に示すよう
に、タイムアウト検出回路４８により、渋滞することな
く送信を促すものとする。
データは各従局のアドレスであり、順次更新していく。
ただし、従局の欠落局がある場合は、図１２に示すよう
に、タイムアウト検出回路４８により、渋滞することな
く送信を促すものとする。
【００４５】主局は、このようにして受信したアドレス
毎のデータをＤＩ入力データとして使用する。
毎のデータをＤＩ入力データとして使用する。
【００４６】（２−Ｂ）前記のＤＯのポーリングに対す
るＤＩのアンサ転送方式（１−Ｃ）の場合における伝送
方式。
るＤＩのアンサ転送方式（１−Ｃ）の場合における伝送
方式。
【００４７】フレーム構成は、図７の（ｂ）に示すよう
に、フレーム内に送信元アドレス、受信先アドレスのフ
ィールドを設け、主局（送信元）から従局（受信先）に
ＤＯ出力する時は、従局アドレス（受信先）を指定して
データを出力する。従局は、受信先アドレスと自局の設
定されたアドレスを比較し、一致するものだけのデータ
を受信する。
に、フレーム内に送信元アドレス、受信先アドレスのフ
ィールドを設け、主局（送信元）から従局（受信先）に
ＤＯ出力する時は、従局アドレス（受信先）を指定して
データを出力する。従局は、受信先アドレスと自局の設
定されたアドレスを比較し、一致するものだけのデータ
を受信する。
【００４８】その後、従局自身のＤＩ情報を受信先アド
レスを主局のアドレスに指定して、自局アドレスを送信
元アドレスに指定し、ＤＩ情報を付加して送信する。
レスを主局のアドレスに指定して、自局アドレスを送信
元アドレスに指定し、ＤＩ情報を付加して送信する。
【００４９】その具体例は、前記の図８の回路要素２９
〜３５になり、ポーリングを受信終了検出回路で検出し
て、その後、送信タイミング回路によって、送信元アド
レスは主局を、受信先アドレスに自局のアドレスを、ま
た、これらと一緒にフォトカプラ等からの絶縁データを
Ｐ／Ｓ変換して送信する。
〜３５になり、ポーリングを受信終了検出回路で検出し
て、その後、送信タイミング回路によって、送信元アド
レスは主局を、受信先アドレスに自局のアドレスを、ま
た、これらと一緒にフォトカプラ等からの絶縁データを
Ｐ／Ｓ変換して送信する。
【００５０】ポーリング方式の伝送手順を用いて、ＤＯ
情報をポーリング情報に付加して、ＤＩ情報をポーリン
グのアンサ情報として伝達するものである。
情報をポーリング情報に付加して、ＤＩ情報をポーリン
グのアンサ情報として伝達するものである。
【００５１】
【発明の効果】以上のとおり、本発明によれば、マイク
ロコンビユータシステムのディジタル入出力をシリアル
伝送を使用したハードウェア回路とすることで、配線の
効率化、小スペース化を図ることができる。
ロコンビユータシステムのディジタル入出力をシリアル
伝送を使用したハードウェア回路とすることで、配線の
効率化、小スペース化を図ることができる。
【００５２】主局側はＣＰＵ処理であるが、従局側はハ
ードウェアロジックのみで実現できるので、従局におけ
るＣＰＵのハンドリング、オーバヘッド処理を無視でき
る。
ードウェアロジックのみで実現できるので、従局におけ
るＣＰＵのハンドリング、オーバヘッド処理を無視でき
る。
【図１】本発明の実施形態を示すシステム構成図。
【図２】実施形態における主局から従局へのデータ出力
方法を示す図。
方法を示す図。
【図３】実施形態におけるフレーム構成図。
【図４】実施形態におけるデータ受信のための従局の回
路構成図。
路構成図。
【図５】実施形態における他のフレーム構成図。
【図６】実施形態におけるデータ受信のための従局の他
の回路構成図。
の回路構成図。
【図７】実施形態における他のフレーム構成図。
【図８】実施形態におけるデータ受信のための従局の他
の回路構成図。
の回路構成図。
【図９】実施形態における伝送手順図。
【図１０】実施形態における従局から主局へのデータ入
力方法を示す図。
力方法を示す図。
【図１１】受信形態におけるデータ送信のための従局の
回路構成図。
回路構成図。
【図１２】実施形態におけるタイムアウト処理手順図。
【図１３】従来のシステム構成図。
【図１４】従来の具体的構成図。
【図１５】従来の他のシステム構成図。
１１…主局 １２1〜１２n…従局 １３…ＩＯ用シリアルバス １４…Ｓ／Ｐ変換回路 １５…ビットカウンタ １６…フィールドカウンタ １９、１９Ａ…ラッチ回路 ２１…レングスラッチ回路 ２２…ディクリメントカウンタ ２４…受信先アドレスラッチ回路 ２７…送信元アドレスラッチ回路 ２８…タイミング回路 ２９、４１…受信終了検出回路 ３０…送信タイミング回路 ３３、４４…受信先アドレス設定回路 ３４…送信元アドレス設定回路 ３５、４７…Ｐ／Ｓ変換回路 ４２…送信タイマ ４３…送信タイミング回路 ４８…タイムアウト検出回路
Claims (6)
- 【請求項１】 マイクロコンピュータと強電回路の間を
フォトカプラ等により絶縁してディジタルデータの入出
力を行うディジタル入出力方式において、 ディジタル入出力部のＣＰＵに直結する側を主局とし、
前記強電回路とは絶縁したデータをラッチして出力又は
絶縁データをバッファから入力する側を従局とし、１台
の主局に対して複数の従局を入出力用シリアルバスによ
ってマルチドロップ形態で接続し、主局が入出力用シリ
アルバス伝送路上の送受信タイミングの制御を行うこと
を特徴とするディジタル入出力方式。 - 【請求項２】 請求項１において、前記主局からのデー
タ出力を取り扱う前記従局の伝送フレーム内のデータフ
ィールド位置は、データフィールド数によってシーケン
シャルに特定することを特徴とするディジタル入出力方
式。 - 【請求項３】 請求項１において、前記主局からのデー
タ出力を取り扱う前記従局の伝送フレーム内のデータフ
ィールド位置は、フィールドの中にアドレスフィールド
とレングスフィールドとデータフィールドを設け、この
アドレスフィールドとレングスフィールドから任意のデ
ータフィールド位置を特定することを特徴とするディジ
タル入出力方式。 - 【請求項４】 請求項１において、前記主局から前記従
局側へのデータ出力は、受信先アドレスと送信元アドレ
スを付加したフレーム構成でポーリング方式により伝達
することを特徴とするディジタル入出力方式。 - 【請求項５】 請求項２又は３において、前記従局から
前記主局へのデータ入力は、従局に固有に持たせたノー
ドアドレスの昇べき、又は降べきの順で伝送することを
特徴とするディジタル入出力方式。 - 【請求項６】 請求項４において、前記従局から前記主
局へのデータ入力は、前記主局からのポーリングによる
データ出力に対するアンサとして転送することを特徴と
するディジタル入出力方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114197A JPH10222461A (ja) | 1997-02-04 | 1997-02-04 | ディジタル入出力方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114197A JPH10222461A (ja) | 1997-02-04 | 1997-02-04 | ディジタル入出力方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10222461A true JPH10222461A (ja) | 1998-08-21 |
Family
ID=12046629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2114197A Pending JPH10222461A (ja) | 1997-02-04 | 1997-02-04 | ディジタル入出力方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10222461A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200081A (ja) * | 2006-01-27 | 2007-08-09 | Oki Electric Ind Co Ltd | データ伝送方法及びそれを用いたセンサシステム |
| US7865644B2 (en) | 2007-10-30 | 2011-01-04 | International Business Machines Corporation | Method and apparatus for attaching multiple slave devices to a single bus controller interface while supporting command pipelining |
-
1997
- 1997-02-04 JP JP2114197A patent/JPH10222461A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200081A (ja) * | 2006-01-27 | 2007-08-09 | Oki Electric Ind Co Ltd | データ伝送方法及びそれを用いたセンサシステム |
| US7865644B2 (en) | 2007-10-30 | 2011-01-04 | International Business Machines Corporation | Method and apparatus for attaching multiple slave devices to a single bus controller interface while supporting command pipelining |
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