JPH0659058B2

JPH0659058B2 - ビットオリエンテッド通信ネットワーク

Info

Publication number: JPH0659058B2
Application number: JP63141928A
Authority: JP
Inventors: アール．ピーターソンジエームス; シー．ハーウェルリチャード
Original assignee: アレン−ブラッドリィカンパニー，インコーポレーテッド
Priority date: 1987-08-18
Filing date: 1988-06-10
Publication date: 1994-08-03
Anticipated expiration: 2009-08-03
Also published as: DE3855590D1; EP0304023A3; JPS6460122A; EP0304023B1; DE3855590T2; EP0304023A2; US4897834A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は通信ネツトワーク、より詳細には産業環境にお
いて使用するビツトオリエンテツド通信ネツトワークに
関する。

［従来の技術］産業設備は代表的に互いに接続する必要のある多数の電
気装置を含んでいる。これらの装置は一般的に入力リソ
ース及び出力リソースに分類することができる。代表的
に使用される入力リソースの例は、多種のスイツチ、リ
レー接点及びコントローラから発生され設備内で使用さ
れる信号である。代表的な出力リソースにリレーコイ
ル、表示ランプ及びコントローラに供給される信号が含
まれる。入出力リソース間の接続の性質はおおむねビツ
トオリエンテツドであり、単ビットもしくはさまざまな
スイツチ、リレー及び表示器に対するオン／オフ値から
なつている。

元来、個別配線を使用してさまざまな入出力リソース間
の接続がなされている。個々の配線は各入出力点間でな
されている。もちろん、これにより大きな配線束及び莫
大な量の配線が生じ、それは将来変更したい時に変える
のが非常に困難である。

コントローラから入出力（Ｉ／Ｏ）を行う通信ネツトワ
ークが使用されてきているが、この方法を実際に個別接
続と置換させるには大型で通常極めて高価な制御器を必
要とする。動作上、コントローラは第１に入力リソース
の値をそれ自体の処理装置へ読み込み、次に出力リソー
スへ送信しなければならない。

本方法は一般的に満足のいくものであるが、いくつかの
欠点がある。第１はコントローラを入手してプログラム
するコストである。第２に、多くの入出力リソースがあ
る場合には、コントローラの処理ループが非常に長くな
ることがあり、それは入力リソースの状態変化を検出す
るのに要するサービスタイムも同様に長くなることを意
味する。

公知の通信ネツトワークの他の例として、多種のトーク
ンパス論理リングネツトワーク、イーサネツト等の衝突
検出（ＣＳＭＡ／ＣＤ）ネツトワークを有するキヤリア
センス多重アクセス及びダイナミツクタイムスロツトア
ロケーシヨン（ＤＴＳＡ）ネツトワークが含まれる。こ
れらの通信ネツトワークの従来の応用は主としてワード
オリエンテツドであつた。さらに、従来の大概のネツト
ワークはポイントツウポイントベースで通信を行い。メ
ツセージは一つのネツトワークノードからもう一つのネ
ツトワークノードへ特定的にアドレスされる。必要な多
数のメツセージによりサービスタイムが許容できないレ
ベルまで遅れてしまうため、これも多ビツトレベル通信
システムには実用的でない。

本発明のビツトオリエンテツド通信ネツトワークは入出
力リソース間のビツトレベル通信を提供する。複数のノ
ードがネツトワークを構成し、全てがブロードキヤスト
メデイアにより接続されている。ネツトワーク上の少く
とも一つのノードが入力リソースからの１もしくは数デ
ータビツトを受容する入力マツピング手段を含んでい
る。次に、これらのデータビツトはデータフイールドへ
組み立てられる。

入力マツピング手段を有するノードは、またネツトワー
ク上にメツセージをブロードキヤストする送信手段も有
している。メツセージは入力マツピング手段から出力さ
れるデータフイールド及び送出ノードを識別するリソー
スアドレスを含んでいる。

ネツトワーク上の少くとも一つのノードがネツトワーク
上にブロードキヤストされるメツセージを受信する受信
手段を含んでいる。受信手段を有するノードはまた、受
信メツセージからデータフイールドを抽出しデータフイ
ールドからのデータビツトを出力リソースへマツプする
出力マツピング手段も含んでいる。

本発明の目的は入力リソースを出力リソースと接続する
のに使用する個別配線と置換されるビツトオリエント通
信ネツトワークを提供することである。

本発明のもう一つの目的は、ネツトワーク帯域幅が高い
効率で利用されるビツトオリエンテツド通信ネツトワー
クを提供することである。ネツトワーク上に入力値をブ
ロードキヤストすることにより、各受信ノードは送出ノ
ードからの特別にアドレスされるメツセージや肯定応答
を必要とすることなく、任意所望の入力を“捕える”こ
とができる。これにより、所要メツセージ数及び各メツ
セージ内のオーバヘツド情報量が低減される。

入力リソースは物理的入力ビツトとすることができ、こ
の場合には入力マツピング手段は物理的入力ビツトをデ
ータフイールド内に含まれる２進値へ変換するレベル変
換手段を含んでいる。入力リソースは外部システム及び
入力マツピング手段に共通のメモリを含む外部システム
とすることができる。後者の場合、データビツトは入力
マツピング手段により直接共有メモリから得られる。

同様に、出力リソースは外部システムもしくは物理的出
力ビツトの共有メモリとすることができる。物理的ビツ
トへ出力マツピングするために、出力マツピング手段は
選定手段を含み、次に選定手段がマツプアドレスを維持
する。マツプアドレスはきつかり１データビツトのアイ
デンテイテイを指定する情報を含んでいる。次に、各受
信メツセージが選定手段により調べられ、マツプアドレ
スにより識別されるデータビツトが受信されると、出力
マツピング手段は選定されたデータビツトの内容を物理
的出力ビツトへ向ける。

本発明のさらにもう一つの目的は、入力リソースと出力
リソース間の接続を迅速且つ容易に行つたり変更したり
できるようにすることである。物理的出力ビツトへの前
記マツピングにより、本質的に入力リソースの選定デー
タビツトと物理的出力ビツト間の“接続”が行われる。
このような接続は個別配線を配線替えする替りに単にマ
ツプアドレスを変えることにより、行うことができ且つ
変えることができる。

本発明のさらにもう一つの目的は、ネツトワークを使用
して物理的出力ビツトへのマツピング割当てを遠隔から
変更する能力を提供することである。前記選定手段が使
用するマツプアドレスを変えるために、プログラミング
端末を使用することができる。プログラミング端末は新
しいマツプアドレス及び行先フイールドを含むプログラ
ミング情報を発生する。行先フイールドは新しいマツプ
アドレスが向けられる選定手段を示す。ネツトワークの
一つのノード上のプログラミングポートはプログラミン
グ情報を受信してプログラミングメツセージへ組み立
て、それが次にネツトワーク上へブロードキヤストされ
る。ネツトワーク上の全ての選定手段が受信された各メ
ツセージを調べる。プログラミングメツセージが受信さ
れ、且つその内に含まれるプログラミング情報が選定手
段に向けられると、マツプアドレスが新しいマツプアド
レスにより更新される。

本発明のもう一つの利点は、ネツトワーク上の全てのノ
ード間で時間同期化を行つて、各ノードにブロードキヤ
スト用タイムスロツトを割り当てられるようにする能力
である。次に、各ノードがブロードキヤストを行いタイ
ムスロツトはラウンドロビン式に前進する。これを達成
するために、各ノードは受信手段を含み、次に受信手段
はギヤツプタイマー及びギヤツプクロツクを含んでい
る。ギヤツプタイマーは現在アクテイブなタイムスロツ
トを示す現在のタイムスロツト値を維持する。受信手段
が受信する各メツセージは送出ノードを識別するソース
アドレスフイールドを含んでいる。メツセージが受信さ
れると、現在のタイムスロツト値は送出ノードに対応す
るタイムスロツトへ更新される。メツセージがブロード
キヤストされているため、全ノードが本質的に同じ時間
にそれを受信し、従つて、同じ現在のタイムスロツト値
への同期化が行われる。メツセージの終りに、そのタイ
ムスロツトは終つたものとみなされ、ギヤツプクロツク
手段がラウンドロビンシーケンスでギヤツプタイマーを
次のタイムスロツトへ増分する。次に、送信手段がギヤ
ツプタイマーを調べてノード自体のブロードキヤストタ
イムスロツトがアクテイブとなる時を決定する。各ノー
ドはブロードキヤストを行なうユニークな固定タイムス
ロツトが割り当てられ、現在のタイムスロツト値がその
固定タイムスロツトに等しければ、ブロードキヤストが
開始される。

本発明のもう一つの利点は、ネツトワークの利用度を高
めるために一つもしくはいくつかのタイムスロツトを省
くことができる前記したような同期化ネツトワークが提
供されることである。一定の所定時間が経過する前にノ
ードがブロードキヤストを開始することができない場合
には、ギヤツプクロツクはラウンドロビンシーケンスで
ギヤツプタイマーを次のタイムスロツトへ増分する。所
定時間はネツトワーク上の任意の２つのノード間の最大
一方向伝播遅延の２倍よりも大きく選定され、全ノード
がメツセージの終りを聞き且つもう一つのメツセージの
開始を聞くのに充分な時間を有することを保証する。

本発明のさらにもう一つの利点は、各タイムスロツトの
長さを動的に変える能力である。各タイムスロツトの長
さは個別の各ノードがブロードキヤストを行う時間長に
より決定されるため、タイムスロツト長は同期化を損う
ことなく各ノードにより自由に変えることができる。

［実施例］第１図は本発明に従つたビツトレベルネツトワークの例
を示す。ビツトレベルネツトワークは、ここにＩ型ノー
ド１０及びII型ノード１１として示す２種のノード１
０，１１を含んでいる。Ｉ型ノード、ノード＃１−３、
はＩ／Ｏデバイス１４，１５，１６に直結される簡単な
実施例である。スイツチ１４で表わされる代表的入力デ
バイスは、例えば、トグルスイツチ、リミツトスイツ
チ、センサスイツチ、リレー接点等とすることができ
る。同様にランプ１５，１６は例えばリレーコイル、モ
ータ起動器、表示ランプ等の代表的出力デバイスを表わ
す。

本発明のビツトレベルネツトワークの一つの目的は本来
さまざまな入出力デバイス間に必要とされる個別配線と
置換することである。替りに、各Ｉ型ノード１０は入力
状態１７をサンプルして、その情報を２進オン／オフ値
（すなわち、単ビツト）へ変換する。次に、論理ビツト
は周期的にバス２０上へブロードキヤストされる。バス
２０上の他のノード１０はブロードキヤスト論理ビツト
の中の任意の１ビツトを選定して、選定された論理ビツ
トを１個もしくは数個の出力信号１８へ変換することが
できる。出力信号１８は出力１５及び１６を駆動させる
適切な電圧及び電流である。このようにして、受信ノー
ド１０が所望の入力ビツトを選定するようにプログラミ
ングすることにより、入出力デバイス１４，１５，１６
間の“接続”がなされる。例えば、スイツチ１４は符号
２１に示すノード＃１、入力＃４に接続される。ノード
＃１がその入力値をバス２０上にブロードキヤストする
と、それ自体のノードアドレスをこれらの入力値にプレ
フイクスして、バス２０上の他のノード１０はこれらの
入力値がノード＃１からのものであることを知るように
する。同様にランプ１５は符号２２に示すノード＃２、
出力＃２へ接続されている。本例において、ノード＃２
はバス２０をモニターするようにプログラムされてお
り、ノード＃１からのブロードキヤストが聞かれると、
入力＃４２１に対応する入力値を選定して出力＃２２２
へ加える。もう一つの例として、ランプ１６は符号２３
に示すノード＃３、出力＃４に接続されている。ノード
＃３はまたノード＃１、入力＃４２１から同じビツトを
選定するようにプログラムすることができ、ランプ１６
もスイツチ１４へ接続される。“接続”は異なる入力ビ
ツトを選定するようなノード１０の再プログラミングに
変えることができ、その方が個別配線の変更よりも遥か
に容易である。

Ｉ型ノードはまたオプシヨンプログラミング端末２５に
接続するプログラミングポート２４を含んでいる。プロ
グラミング端末２５は特別なプログラミングメツセージ
を公式化するのに使用される。プログラミングメツセー
ジはプログラミングポート２４を介してノード１０へロ
ードされ、後にバス２０上へブロードキヤストされる。
プログラミングメツセージはノード１０の一つに向けら
れその出力１８の一つを再プログラムする情報を含んで
いる。このようにして、ネツトワーク上の接続は共にダ
ウンロードされ、動的に変更することができる。プログ
ラミング端末２５はこのような再プログラミングフイー
チヤが所望される場合しか必要とされない。プログラミ
ング端末２５が使用されない場合は、再プログラミング
は、例えば、出力１８をプログラムするスイツチを使用
して各ノードにおいて手動で行うことができる。

ビツトレベルＩ／ＯデータがＩ／Ｏデバイスに直径され
るのではなく共有メモリ３０を介して得られる点におい
て、II型ノード、例えばノード＃４、はＩ型ノード１０
よりも複雑である。II型ノード１１はバス２０上に受信
される全ての論理ビツトを、入力バス３２を介して共有
メモリ３０内の専用位置へ格納する。従つて、共有メモ
リ３０はネツトワーク上の各入力を論理値を表わすビツ
トマツプを含んでいる。

ホストコントローラ３１はホストコントローラシステム
バス３９を介して共有メモリ３０へ接続され、従つて、
その中に記憶された全入力値へアクセスされる。次に、
これらの入力値はあたかも実際のデバイスが直結されて
いるかのようにホストコントローラ３１内で処理するこ
とができる。ホストコントローラ３１は独立した専用バ
ス３３を介してＩ／Ｏラツク３４へも接続される。Ｉ／
Ｏラツク３４は物理的入力３５及び物理的出力３６を提
供し、それらは次にスイツチ３７及びランプ３８で表わ
される物理的Ｉ／Ｏデバイスへ接続される。次に、共有
メモリ３０内に記憶された入力値をホストコントローラ
３１により出力３６へマツプすることができる。

同様に、ホストコントローラ３１はそれ自体の出力値を
II型ノード用共有メモリ３０へ格納してバス２０上へブ
ロードキヤストすることができる。これらのホストコン
トローラ出力値はホストコントローラ自体内から発生さ
せるか、物理的入力３５から得るか、もしくは両者の組
合せとすることができる。ホストコントローラ出力値は
共有メモリ３０内の専用位置に格納される。II型ノード
１１が入力をブロードキヤストする時間になると、出力
バス４０を介して共有メモリ３０から入力値を読み取
り、これらの入力値をバス２０上へブロードキヤストす
る。

II型ノード１１はまたプログラミングデータの入力用プ
ログラミングポート２４を有している。第１図のネツト
ワーク例において、ホストコントローラシステムバス３
９はオプシヨンとして延長させてII型ノード１１のプロ
グラミングポート２４へ接続させることができる。次
に、プログラミングデータを直接ホストコントローラ３
１からII型ノード１１へ送出することができる。また、
プログラミング端末２５は（図示せぬ）II型ノード１１
のプログラミングポート２４へ接続することができる。

Ｉ型ノード１０もしくはII型ノード１１のいずれの場合
でも、適切な入力１７すなわち共有メモリ３０がサンプ
ルされて対応する論理ビツトがラウンドロビンベースで
ブロードキヤストされ、各ノード１０，１１はその論理
ビツトをバス２０上へ送信する。全入力のラウンドロビ
ンサンプリングを完了させるのに要する時間は短く、通
常１０msよりも少く、ネツトワーク２０上にブロードキ
ヤストされる入力の総数のみに依存する。

従つて、出力信号１８及び共有メモリ３０はほとんど断
続的にリフレツシユされ、物理的入力１７すなわち共有
メモリ３０からの入力の任意の状態変化がラウンドロビ
ンサンプリング時間以内に対応する出力信号１８及び共
有メモリ３０の変化に反映される。

さらに、物理的入力１７及び共有メモリ３０からの全入
力値が順次各ノード１０からブロードキヤストされるた
め、バス２０上で全ての入力値１７が利用できる。従つ
て、任意の入力と任意の出力間で接続を行うことができ
る。各ノード１０，１１はまたそれ自体のブロードキヤ
ストの監視も行うため、ノード内の入力１７と出力１８
間でも接続を行うことができる。

後記するように、本発明に従つてＩ型及びII型以外のさ
まざまな種類のノードを構成することができる。Ｉ型及
びII型ノード、及び他の型のノードは主として入力ビツ
トを所望の出力へ径路指定するプログラミングやマツピ
ングを行う内部詳細が異つている。しかしながら、あら
ゆる種類のノードがバス２０上のメツセージの共通フオ
ーマツトに適合する。その結果、あるゆる種類のノード
が互いに相互作動可能である。例えば、Ｉ型ノード＃２
及び＃３上のランプ１５，１６はII型ノード＃４により
ブロードキヤストされる共有メモリ３０内の入力から
“マツプ”することができる。

第２図を参照として、バス２０上の全メツセージに対す
る共通フオーマツトはデータフレームフオーマツト５０
及びプログラムフレームフオーマツト５１である。これ
らのうち、データフレーム５０は入力値をブロードキヤ
ストするのに使用され、プログラムフレーム５１はプロ
グラミング情報を送出するのに使用される。プログラミ
ング情報は単にマツピング割当てを変えるために送出さ
れるため、プログラミングフレームはバス２０上の総メ
ツセージトラフイツクの極めて小部分しか占めない。メ
ツセージトラフイツクの大部分は各ノード１０，１１が
ラウンドロビン入力サンプリングを行う時にブロードキ
ヤストされるデータフレーム５１からなつている。

データフレーム５０及びプログラムフレーム５１は共に
プリアンブルフイールド５２、ソースアドレスフイール
ド５３及びデータフイールド５４からなつている。プリ
アンブルフイールドは単ビツトであり、その値は常に
“１”である。プリアンブルビツト５２はデータフレー
ム５０及びプログラムフレーム５１の第１ビツトであ
り、受信ノードが到来データ流と同期化できるようにす
るために使用される。

データフレームフオーマツト５０及びプログラムフレー
ムフオーマツト５１の次の８ビツトはソースアドレスフ
イールド５３である。ソースアドレスフイールド５３は
フレーム５０もしくは５１のソースノードを識別するの
に使用される。ネツトワーク上の各ノードには独特なノ
ード番号やアドレスが割当てられ、それはフレーム５０
や５１がブロードキヤストの準備をされる時にソースア
ドレスフイールド５３へ挿入される。

プログラムフレーム５０をデータフレーム５１から識別
するために、独特な固定ノードアドレスがプログラムフ
レーム５１を示すものとして割当てられる。本実施例に
おいて、プログラムフレーム５０を示すのに使用する固
定アドレスは“ゼロ”である。従つて、ゼロのソースア
ドレスフイールド５３は、メツセージがプログラミング
ポート２４から生じるプログラムフレーム５１であるこ
とを示す。ソースアドレスフイールド５３がゼロではな
く、例えば１−２５５であれば、メツセージはデータフ
レーム５０でありソースアドレスフイールド５３はノー
ド＃、すなわち、それをブロードキヤストするノードの
アドレスを示す。同業者であれば、プログラムフレーム
５１を示すのにゼロ以外の固定アドレスを使用できるこ
とがお判りと思う。

データフレーム５０のデータフイールド５４はブロード
キヤストされる入力値を表わすＯ−Ｎ番のビツトストリ
ングからなつている。番号Ｎの大きさには基本的な制限
はないが、簡潔にしてラウンドロビンサンプリングサイ
クルを完了させるのに要する時間を制限するために、後
記する実施例では２５５の実用限界を採用した。Ｏビツ
トからＮビツトまでの各ビツトはデータフイールド５４
内に昇順で並べられており、任意特定ビツトのビツト数
はデータフイールド５４の開始からビツト数をカウント
することにより受信局で確認することができる。その結
果生じるデータフレーム５０はデータフレーム５０を長
くしてラウンドロビンサンプリング時間を増大する不要
なオーバヘツド情報を除外するために極めて効率的であ
る。

プログラムフレーム５１のデータフイールド５４は４つ
のサブフイールドからなり、それは“ｔｏ”ノードサブ
フイールド６０、入力ノード＃サブフイールド６１、入
力ビツト＃サブフイールド６２及び出力ビツトアドレス
サブフイールド６３である。“ｔｏ”ノード＃サブフイ
ールド６０はプログラムフレーム５１の行先、すなわち
目標ノードを指定する。アドレスが“ｔｏ”ノード＃サ
ブフイールド６０に指定されているノードだけがプログ
ラムフレーム５１に応答し、アドレスされないノードは
それを無視する。

プログラムフレーム５１はプログラミング情報を“ｔ
ｏ”ノード＃サブフイールド６０に指定されたノードと
通信させるのに使用される。“ｔｏ”ノード＃サブフイ
ールド６０がＩ型ノード１０を指定すれば、プログラム
フレーム５１はそのノード１０の出力ビツト１８をプロ
グラム、すなわちマツプする。II型ノード１１はすでに
受信される全ての入力値を共有メモリ３０へ格納してい
るため、プログラムフレーム５１はII型ノードによりマ
ツピングに使用されることはない。替りに、プログラム
フレーム５１は他の任意の到来データと同様に、共有メ
モリ３０の専用位置に書き込まれる。次にホストコント
ローラ３１は共有メモリ３０からプログラムフレーム５
１を読み取り、その中に含まれるプログラミング情報を
デコード及び実行することができる。

出力ビツトアドレスサブフイールド６３はプログラムも
しくはマツプされている“ｔｏ”ノード６０における特
定出力ビツトを識別する。入力ノード＃サブフイールド
６１および入力ビツト＃サブフイールド６２は共に完全
な入力マツプアドレス６５、例えば所望の入力ビツトを
含むノード（入力ノード＃６１）のアドレス及びノード
内のそのビツト（入力ビツト＃６２）のアドレスを指定
する。入力マツプアドレス５５はプログラムフレーム５
１によりどの入力ビツトが割当てられているか、すなわ
ちマツプされているかを示す。Ｉ型ノードに対して、プ
ログラムフレーム５１がアドレスされるノード１０は出
力ビツトアドレス６３により指定される出力１８に対す
る新しい接続として入力マツプアドレスをセーブして応
答する。

第３Ａ図及び第３Ｂ図を参照として、バス２０上のメツ
セージの周期的ブロードキヤストを順序よく制御するた
めに、本発明の一部としてタイムスロツト割当てスキー
ムが組込まれている。使用する特定タイムスロツト割当
法を後記し、ここでは動的時分割多重アクセス（ＤＴＤ
ＭＡ）と呼ぶ。

ＤＴＤＭＡネツトワークにおいて、時間はスロツトに分
割され、各タイムスロツトにはゼロから始まる順次スロ
ツト番号が割当てられる。各ノードにはまた、１から始
まつてＮへ行く独特なアドレスが割当てられ、ここにＮ
はネツトワーク内のノード数である。各ノードの独特な
アドレスはタイムスロツトの一つに対応する。次に、ノ
ードはそのノードアドレスに等しいタイムスロツト中送
信可能とされ、一時に一つのノードだけが送信を行うこ
とを保証する。一つの独特な固定スロツト番号がプログ
ラミングメツセージのために確保され、実施例ではスロ
ツト＃０であり、従つてタイムスロツト＃０にはノード
が割当てられない。

スロツト番号はスロツト＃０から始つて最高番号ノー
ド、ノードＮ、アドレスに達するまで時間と共に順次前
進する。ネツトワーク内の各ノードがその番号“Ｎ”の
値を知る。最高番号ノード、ノードＮ、に対応するスロ
ツト番号に達した後、スロツト番号はゼロにリセツトさ
れてサイクルが繰り返される。例えば、第１図の４ノー
ドネツトワークに対するタイムスロツト割当て及び内容
を第３Ａ図及び第３Ｂ図に示す。

タイムスロツト＃０はプログラムフレーム５１のために
確保される。プログラムフレーム５１はいずれのノード
がプログラミングポート２４を介してプログラムフレー
ム５１を受信することにより送出することができる。プ
ログラムフレーム５１は受信されると、スロツト＃０が
生じるまで受容及びバツフアされる。スロツト＃０期間
中に、プログラムフレーム５１が受信されていると、そ
れはバス２０上へブロードキヤストされプログラムポー
ト２４内のバツフアがクリアされる。

ゼロ以外の各タイムスロツト中に、そのアドレスがスロ
ツト＃に等しいノードがバス２０の制御を行い、そのノ
ードに対する入力値を含むデータフレーム５０をブロー
ドキヤストする。スロツト＃０のプログラム５１の後
に、ノード１がスロツト＃１期間中に送信され、その後
スロツト＃２期間中にノード２の送信が続き、以下同様
に行われる。結局、最高アドレスノード、本例ではノー
ド４、がスロツト＃４期間中に送信される。次に、スロ
ツト＃０に戻ることにより、サイクルが繰り返される。

ＤＴＤＭＡプロトコルを作動させるために、ネツトワー
ク上の各ノードは内部タイムキーピング機能を有して現
在のスロツト番号を知らなければならない。タイムキー
ピング機能はさらにネツトワーク上の全ノード間で同期
化させてそれら全部を現在のスロツト番号と一致させな
ければならない。

第４図を参照として、本発明の各ノードにおける内部タ
イムキーピングはギヤツプタイマー７０により維持され
る。第４図において、ギヤツプタイマー７０は可能な各
スロツト番号を付した文字板７１と現在のスロツト＃を
指す指針すなわちギヤツプタイマーポインター７２とし
て概念ずけられている。

ギヤツプタイマー７０は２つの方法で更新することがで
きる。第１の方法は、到来するメツセージのソースアド
レスフイールド５３を新しいスロツト番号としてロード
することである。各ノードはスロツト＃がそれ自体のノ
ードアドレスに等しい期間に送信を行うため、ソースア
ドレスフイールド５３はソースノードを識別するだけで
なく現在のスロツト＃も識別する。

到来するフレーム５０もしくは５１の到来するビツト７
３はレジスタ７４へ加えられる。到来メツセージのソー
スアドレスフイールド５３が完全で且つエラーなしに受
信されていると、レジスタ７４がラツチされる。一度レ
ジスタ７４へロードされると、ソースアドレスフイール
ド５３はギヤツプタイマー７０へロードされて、ギヤツ
プタイマポインタ７２に受信したばかりのソースアドレ
ス５３に対応するスロツト番号を指示させる。ネツトワ
ーク上の全ノードが全てのブロードキヤストをモニター
し、ブロードキヤストが聞かれると、全ノードがそのギ
ヤツプタイマをメツセージに含まれるソースアドレス５
３にセツトし、同期化がなされる。

ギヤツプタイマ７０を変えることができるもう一つの方
法は、ギヤツプクロツクゼネレータ８０が発生する７５上に増分パルスを受信することである。ギヤツプク
ロツクゼネレータ８０も第４図において一つのパラメー
タＴｄで番号ずけられた文字板８１と掃引指針８２とし
て概念化されている。Ｔｄはネツトワーく上のメツセー
ジの最長一方向伝播遅延の２倍に等しい時間である。Ｔ
ｄは後記するように、ネツトワーク上の伝播遅延がネツ
トワークタイミングに影響をおよぼさないことを保証す
るように選定される。

ギヤツプクロツクゼネレータ８０の機能は次のようであ
る。前の送信モードが終了すると、ネツトワークは静か
になり、例えばバス２０上にはキヤリアさえ存在しな
い。これは前のスロツトの終りを示す。キヤリア検出器
回路７６が到来ビツト７３をモニタしてキヤリアの存在
を示すキヤリア検出信号７７を発生する。キヤリア検出
信号７７が偽となると、前のスロツトの終りを告げ、ギ
ヤツプクロツクゼネレータ８０が作動開始しギヤツプタ
イマ７０への７５に増分パルスを即座に発生する。

即時増分パルスの理由は、前のスロツトが終つたばかり
なので、次のスロツトを開始する時間であるためであ
る。ネツトワーク内の全ノードが到来ビツト流が絶える
とすぐにこの動作を実施し、それはネツトワーク上の伝
播遅延により少量だけ変動することがある。全ノードの
ギヤツプタイマ７０が増分されていると、通常正確に一
つのノードが新しいスロツト番号がそれ自体のノードア
ドレスに等しいことを発見し、次にそのノードが送信を
開始する。

やはりネツトワーク上の伝播遅延に支配される短い時間
内に、他方のノードが送信を開始したノードからのブロ
ードキヤストを聞く。これにより、キヤリア検出信号７
７が真となり、次にギヤツプクロツクゼネレータ８０を
停止させリセツトする。前記サイクルは各送信の終りに
繰り返される。

第５Ａ図を参照として、前記したノード内部タイムキー
ピングをタイミング図形式で示す。時間１００におい
て、到来メツセージは到来ビツト回線７３上に受信され
ているプリアンブルビツト“Ｐ”でまさに開始されてい
る。到来ビツト回線７３上のアクテイビテイに応答し
て、キヤリア検出信号７７は真となり、ギヤツプクロツ
クゼネレータ８０をリセツトさせてこのメツセージの残
りに対して停止させ、７５をハイに維持する。

この時間１００において、ギヤツプタイマポインタ７２
は、前のスロツト後に増分されているため、通常現在の
スロツト番号、本例ではスロツト＃２、を指示してい
る。時間１０１において、ソースアドレスフイールド５
３は完了し、エラーなしで受信されていると仮定する
と、レジスタ７４からギヤツプタイマ７０へロードされ
てギヤツプタイマポインタ７２にスロツト＃２を指示さ
せる。この動作を第５Ａ図に矢符１０５で示す。

時間１０１から１０２の間に、到来メツセージのデータ
フイールド５４が受信され、後記するように出力マツピ
ングにより処理される。時間１０２において、到来メツ
セージはデータフイールド５４の終りと共に終了し、そ
れによりキヤリア検出信号７７は偽となる。時間１０２
においてキヤリア検出信号７７が偽となると、ギヤツプ
クロツクゼネレータ８０は７５上に即時パルスを発生して作動開始する。ギヤツプ
タイマ７０は正縁トリガデバイスであり、従つて７５上のパルスの立上り縁１０６によりギヤツプタイマ
ポインタ７２は増分されて、この場合スロツト＃３であ
る次の順次スロツト番号を指示する。

ネツトワーク内の他の全ノードのギヤツプタイマポイン
タ７２もスロツト＃２の終りに応答して増分される。ノ
ード＃３がそのギヤツプタイマポインタ７２が現在スロ
ツト＃３を指示していることを検出すると、時間１０３
において送信が開始される。時間１０３におけるスロツ
ト＃３メツセージの開始に応答して、キヤリア検出信号
７７は真となり且つギヤツプクロツクゼネレータ８０は
再び停止及びリセツトされ、７５をリセツトし続ける。

第３Ｃ図、第４図及び第５Ｂ図を参照として、スロツト
タイミングの前記進行は正常なケースである。しかしな
がら、一つもしくはいくつかのノードが割当てられたス
ロツト番号期間中に応答できないことがある。これは、
例えば、ノードの故障もしくはオフライン時に生じる。
その場合、非応答に対応するスロツトは時間を節約する
ために除外される。

例えば、さらに第３Ｃ図、第４図及び第５Ｂ図を参照と
して、キヤリア検出信号７７は時間１１０においてスロ
ツト＃２に続いて偽となり、７５上に即時パルスを生じる。

７５上のパルスの立上り縁１１１によりギヤツプタイマ
ポインタ７２はスロツト＃３へ増分され、ギヤツプクロ
ツクゼネレータ８０のポインタ８２は掃引開始する。

この時点において、全ノードのギヤツプタイマポインタ
７２がスロツト＃３へ増分される。しかしながら、この
例において、スロツト＃３に対応するノードは無能とさ
れるものと仮定されており、従つて送信を開始しない。
送信が聞かれないため、キヤリア検出信号７７は偽のま
まとされ、ギヤツプクロツクゼネレータ８０のポインタ
８２は時間値Ｔｄに向つて掃引し続ける。

時間１１２において、いかなる送信も聞くことなく時間
Ｔｄが経過する。次に、このスロツト番号に対応するノ
ード、例えばノード＃３、が応答し損うものと仮定す
る。この仮定は、Ｔｄがネツトワーク上の最大一方向伝
播遅延の２倍となるように選定されている事実により妥
当である。

最大一方向伝播遅延より短いかもしくは等しい時間内
に、ネツトワーク上の全ノードが前の送信の中止を検出
している。次に、任意のノードがそれ自体のアドレスに
等しいスロツト番号を発見すると、送信が開始されその
送信は最大一方向伝播遅延よりも遅いかもしくは等しい
第２の時間が限られる前に聞かれる。従つて、応答を保
証するのに必要な総最悪条件時間は最大一方向伝播遅
延、Ｔｄの２倍である。

ギヤツプクロツクゼネレータ８０のポインタ８２がＴｄ
へ全時間掃引を行うと、７５上にもう一つのパルス１１３が発生する。パルス１
１３に応答して、ギヤツプタイマポインタ７２は次の順
次スロツト番号、この場合スロツト＃４、へ増分され
る。任意のノードがそれ自体のアドレスに等しい新しい
スロツト番号を発見すると、例えばノード＃４が存在す
ると、送信が開始され前記したスロツト番号の正規の進
行が再開される。しかしながら、第２の連続スロツト番
号中に応答するノードがなければ、ギヤツプクロツクゼ
ネレータ８０のポインタ８２は掃引し続け、ギヤツプタ
イマポインタ７２はノードが送信開始するまでＴｄ時間
ごとに増分される。従つて、本発明のＤＴＤＭＡネツト
ワークは多重ノード機能停止に耐えることができ、同時
にノードが機能停止する場合にはスロツト期間を省くこ
とによりネツトワーク性能が向上する。

第３Ｄ図を参照として、ＤＴＤＭＡプロトコルによりデ
ータ送信のスロツト期間の動的調整を行うことができ
る。原則として、各ノードは最大ラウンドロビンサンプ
リング時間を制限するために確立された任意の限界内
で、希望するだけの時間送信を行うことができる。この
特徴は、例えば、いくつかの大きなノードが他の小さな
ノードよりも多くのブロードキヤスト入力を有する場合
に有用である。

任意のスロツトの長さはその特定スロツトに対応するノ
ードの送信時間により決定される。すなわち、送信が終
了する時にスロツトが終了する。第３Ｄ図の例におい
て、スロツト１，３及び４はスロツト０及び２よりも長
く、従つてラウンドロビンサンプリング期間も長くなる
が、ノード１，３及び４によりネツトワーク上にブロー
ドキヤストされる入力をより多く収容することができ
る。

第６図において、本発明の第１の実施例はＩ型ノード１
０である。ネツトワークインターフエイス１２０はノー
ド１０の心臓部であり、本発明の一般説明において前記
した全てのプロトコル及びタイムキーピング機能を実施
している。本発明の重要部分であるネツトワークインタ
ーフエイス１２０は本実施例に記載されているＩ型ノー
ド１０及び後記する第２の実施例に記載されているII型
ノード１１に共通である。ネツトワークインターフエイ
ス１２０は受信機１２２及び送信機１２４を介してバス
２０へ接続されている。受信機はネツトワークインター
フエイス１２０へＲＸ信号１２１を発生し、送信機１２
４はＴＸ信号１２３及びネツトワークインターフエイス
１２０からの１２５により駆動される。

ネツトワークインターフエイス１２０により実施される
プロトコルは全ノードについて共通であるが、入力及び
出力ビツトのネツトワークインターフエイス１２０への
割当て、すなわち“マツピング”は極めて柔軟性が高
い。入力及び出力マツピングが実施される方法はノード
のタイプ間の著しい特性である。

本実施例のＩ型ノード１０はＩ型出力マツピング１３０
を実施している。Ｉ型出力マツピング回路１３０はバス
１３１を介してネツトワークインターフエイス１２０へ
接続され、且つもう一つのバス１３３上の１組の出力レ
ベル変換器１３２へ接続されている。出力レベル変換器
１３２は出力回線１８へ適切な駆動信号へ供給する。

Ｉ型出力マツピング回路１３０はバス１３１を介してネ
ツトワークインターフエイス１２０により与えられる生
ビツト値情報を監視する。この生ビツト値情報を処理す
るために、Ｉ型出力マツピング回路１３０はこのノード
において出力回線１８へマツプされる入力ビツトのアド
レスによりプログラムされる。プログラムされたアドレ
スの一つに対応するビツト値がバス１３１上に存在する
場合には、出力マツピング回路１３０がビツト値をラツ
チし、バス１３３及び出力レベル変換器１３２を介して
一つもしくはいくつかの出力１８へ加える。

同様に、Ｉ型入力マツピング回路１４０はバス１４１を
介してネツトワークインターフエイス１２０へ入力ビツ
ト値を与える。入力ビツト値は入力１７から生じて入力
レベル変換器１４２へ加えられ論理レベルへ変換され
る。次に、入力レベル変換器１４２からの論理レベル信
号はバス１４３を介してＩ型入力マツピング回路１４０
へ加えられる。ネツトワークインターフエイス１２０が
現在のスロツト番号がそれ自体のノードアドレスに等し
いことを決定すると、入力ビツト値がサンプルされてバ
ス２０上へブロードキヤストされる。

Ｉ型入力マツピング回路１４０はまたオプシヨンプログ
ラミング端末２５に接続されるプログラミングポート２
４を有している。プログラミング端末２５が接続される
と、バス１４５を介してＩ型マツピング回路１４０へプ
ログラミング情報を与えることができる。Ｉ型入力マツ
ピング回路１４０にプログラミング情報が存在すると、
現在のスロツト番号がプログラミングフレームのために
確保されているスロツト番号（本実施例においてスロツ
ト＃０）に等しい場合にネツトワークインターフエイス
１２０がそのプログラミング情報を受け取つてプログラ
ムフレーム５１をブロードキヤストする。

第７図を参照として、ネツトワークインターフエイス１
２０は一般的に受信部１５０と送信部１５１へ分割する
ことができる。受信部１５０はＲＸ信号１２１を受信す
るマンチエスタデコーダ１５２を含んでいる。マンチエ
スタデコーダ１５２は縁信号１５３を発生し、それはＲ
Ｘ信号１２１にアクテイブな遷移が生じる場合に必ず真
となる。

縁信号１５３はキヤリア検出信号７７及び１５４を発生するキヤリア検出器回路７６へ加えられ
る。キヤリア検出信号は縁信号１５３の周期的起動によ
り検出されるように、ＲＸ信号１２１にキヤリアが存在
する限り真のままである。

１５４は偽から真へ切換えられるキヤリア検出信号７７
により検出される到来メツセージの開始時にパルスを発
生する。

マンチエスタデコーダ１５２はまた信号ＲＸデータ１５
５、１５６及びビツトエラー１５７も発生する。ＲＸデータ
及び１５５及び１５６はそれぞれマンチエスタコード化され
たＲＸ信号１２１から引き出される。ビツトエラー信号
１５７が受信される各ビツトの妥当性を決定する後記す
る独特な回路により発生される。

ビツトエラーを検出する能力は本発明において特に重要
である。受信されるデータビツト上にビツトエラーが検
出されると、そのデータビツトは廃棄される。ソースア
ドレスフイールド５３の受信中にビツトエラーが検出さ
れると、メツセージのソースは不確実であり、従つてギ
ヤツプタイマ７０は更新されず全メツセージが廃棄され
る。

アドレスフイールドカウンタ回路１６０が１６１及び１６２信号を発生する。

１６１は到来メツセージの最初の９ビツト、例えばプリ
アンブルビツト及び８ビツトアドレスフイールドビツト
期間中に真となつて、ソースアドレスフイールド５３が
受信されていることを示す。

１６１が真である任意の時間中にビツトエラー信号１５
７がビツトエラーを示すと、１６２が真とされビツトエラーが生じるメツセージの残
りに対して真のままである。これは本質的にギヤツプタ
イマ７０及び任意のデータビツトの出力のローデイング
を抑止し、メツセージを廃棄する。

ＲＸビツトカウンタ及びコントロール回路１６５はビツ
トアドレス信号１６６及び１６７を発生する。ビツトアドレス信号１６６は並列バ
スであり、ソースアドレスフイールド５３の終了後に生
じた１５６数のカウントを表わす。

１６７は１６１が偽となつてソースアドレスフイールド５３の終
りを示す後に生じる各１５６に対して通常パルス化される。例外は、ビツトエ
ラー信号１５７がデータビツトの受信中にビツトエラー
を示すと、１６７がそのビツトに対して抑圧されることである。

１６２が真であれば、アドレスエラーが生じるメツセー
ジ内の全データビツトに対して１６７が抑圧される。

アドレスシフトレジスタ７４はソースアドレスフイール
ド５３のビツトをシリアルにシフトして、ソースアドレ
スフイールド５３をバス１６８を介してギヤツプタイマ
７０へ並列に与えるために使用される。次に、ギヤツプ
タイマ７０は１６１が偽となる時にバス１６８からソースアドレスフ
イールド５３をロードして、ソースアドレスフイールド
５３の終りを知らせる。しかしながら、１６２が真であれば、ソースアドレスフイールド５３の
受信にエラーが生じておりソースアドレスフイールド５
３のローデイングが抑止される。

ギヤツプタイマ７０は前記したように現在のスロツト番
号を維持するように作用し、それはSLOT NUMBERバス１
７０上へ出される。スロツト番号バス１７０は送信部１
５１及びバス１３１を介した出力マツピング回路１３０
へ接続される。

“ＭＡＸノード＃”デイツプスイツチ１７２はパラメー
タ“ＭＡＸノード＃”１７３を発生するのに使用され、
それはネツトワーク上の最高ノードアドレスに等しい。
ＭＡＸノード＃１７３はギヤツプタイマ７０へ供給さ
れ、ギヤツプタイマ７０はスロツト番号１７０をゼロに
リセツトする時を知ることができる。

７５がギヤツプクロツクゼネレータ８０により発生され
て各スロツトの終り及びその後の各Ｔｄ時間ごとにもう
一つのブロードキヤストが開始されるまでギヤツプタイ
マ７０を増分する。Ｔｄの値は特定ネツトワーク内の伝
播遅延に依存する。Ｔｄデイツプスイツチ１７５はネツ
トワーク内の各ノードにより使用されるＴｄの値をセツ
トするのに使用され、例えば全ノードがそのＴｄデイツ
プスイツチ１７５を同じ値にセツトしている。Ｔｄデイ
ツプスイツチ１７５は並列バス１７６によりギヤツプク
ロツクゼネレータ８０へ接続されている。

第８図を参照として、受信部１５０の動作を状態図の形
式で示す。キヤリア検出信号７７が偽であることにより
示されるようにバス２０上にアクテイビテイが無い場合
には、受信部１５０は“ギヤツプクロツクランニング”
状態２００にある。キヤリア検出信号７７が真となる
と、“受信アドレスフイールド”状態２０２への遷移が
行われて、ギヤツプクロツクゼネレータ８０が停止して
リセツトされる。

“受信アドレスフイールド”状態２０２において、到来
メツセージのソースアドレスフイールド５３のビツトが
受信される。“アドレスフイールド受信”状態２０２に
おいてビツトエラーが生じると、“メツセージ廃棄”状
態２４へ遷移２０３する。“メツセージ廃棄”状態２０
４は、キヤリア検出信号７７が偽となることで示すよう
に、メツセージが完了するまで維持され、その時点で
“ギヤツプクロツクランニング”状態２００へ遷移２０
５し戻される。

“アドレスフイールド受信”状態２０２においてありう
るもう一つのエラーは、ソースアドレスフイールド５３
の途中で早期にキヤリア検出信号７７が偽となることで
あり、それは例えば送出ノードにおける故障により生じ
る。この場合、“ギヤツプクロツクランニング”状態２
００へ遷移２０６し戻される。

通常、ソースアドレスフイールド５３は“アドレスフイ
ールド受信”状態２０２にエラーなしに受信される。

１６１が偽となることで示すように、ソースアドレスフ
イールド５３が完了すると、“データビツト受信”状態
２０８へ遷移２０７される。

“データビツト受信”状態２０８において、データビツ
トが受信されるたびに、ビツトエラー信号１５７が調べ
られる。通常そうであるように、ビツトエラー信号１５
７が偽であれば、“データビツト受信”状態２０８でも
う一つのデータビツトを受信するように遷移２０９し戻
される。遷移２０９においてとられるアクシヨンは受信
したばかりのビツトを出力マツピング回路１３０へラツ
チしてビツトアドレス１６６を増分するために、１６７にパルスを発生することである。

一方、ビツトエラー信号１５７が真であれば、“データ
ビツト受信”状態２０８へ遷移２１０する。遷移２１０
においてとられる唯一のアクシヨンはビツトアドレス１
６６を増分することであり、１６７は発生せずエラービツトが廃棄される。

キヤリア検出信号７７が偽となることで示すように到来
メツセージが完了するまで、データビツトは“データビ
ツト受信”状態２０８で次々に受信され続ける。その
後、“ギヤツプクロツクランニング”状態２００へ遷移
２１１する。

径路２０５，２０６もしくは２１１のいずれかにより
“ギヤツプクロツクランニング”状態２００に入る時に
必ずとられるアクシヨンはギヤツプタイマ７０を増分し
てギヤツプクロツクゼネレータ８０を始動させることで
ある。前記したように、ギヤツプクロツクゼネレータ８
０を始動させることにより７５にパルスが生じ、次にそれによりギヤツプタイマ７
０がスロツト＃を増分させる。

“ギヤツプクロツクランニング”状態２００に戻つて、
ギヤツプクロツクゼネレータ８０がランし続け、次のノ
ードが送信開始するのを待つ。キヤリア検出信号７７が
真となるギヤツプクロツクゼネレータ８０がＴｄの経過
時間に達すると、“ギヤツプクロツクランニング”状態
２００へ遷移２１２し戻される。遷移２１２において、７５にもう一つのパルスを発生して再びギヤツプタイマ
７０を増分するアクシヨンがとられる。次に、ギヤツプ
クロツクゼネレータ８０は“ギヤツプクロツクランニン
グ”状態２００でランし続けてもう一つのＴｄ期間をカ
ウントする。

再び第７図を参照として、受信部１５０においてギヤツ
プタイマ７０により維持されるスロツト番号１７０がタ
イミング情報源として送信部１５１に供給されることを
除けば、送信部１５１は前記した受信部１５０とは独立
に作動する。また、初期化及びＲＸ故障回路１７８はそ
れぞれ受信及び送信部１５０，１５１においてさまざま
な信号をモニタする。初期化及びＲＸ故障モニタ回路１
７８は次のように作動する。

初期化及びＲＸ故障モニタ回路７８によりＴＸゲート信
号１７９が発生して送信許可時を示す。送信許可される
前に、受信部１５０のギヤツプタイマ７０がネツトワー
ク上の他のノードと同期していることを保証する必要が
ある。さらに、受信部１５０に故障が検出されると、ノ
ードは同期し続けることができず送信不能とされ他のネ
ツトワークノードとの干渉を防止する。

後記するように、ネツトワークインターフエイス１２０
が最初にパワーアツプもしくは手動リセツトされると、
ＴＸゲート信号１７９が偽（例えばロー）とされて初期
化期間が開始する。初期化期間中に、初期化及びＲＸ故
障モニタ回路１７８は受信部１５０をモニタしてネツト
ワーク上で妥当なソースアドレスが聞かれるかどうかを
決定する。最初のこのようなソースアドレスフイールド
５３がエラーなしに受信されると、初期化期間が終り、
ＴＸゲート信号１７９が起動される。

他のノードがネツトワーク上で作動していなければ、送
信は聞かれず初期化期間は有効のままとされる。この場
合、初期化及びＲＸ故障モニタ回路１７８はギヤツプタ
イマ７０がゼロのスロツト番号へ完全に１回転して戻る
のを待ち、次にＴＸゲート信号１７９をイネーブルす
る。次に、スロツト番号１７０はノード＃１８２に等し
くなるまで増分され、ノードが送信開始する。

しかしながら、一つ以上のノードがネツトワーク上で同
時に初期化を行つていてどのノードも送信を開始してい
ないことがある。このような状態の元で、ギヤツプタイ
マ７０の１回転を待つた後でも、一つ以上のノードが同
時に送信を行つて互いの送信にエラーを生じることがあ
る。初期化及びＲＸ故障モニタ回路７８はこの一致をチ
エツクし、もし発生すれば３９６を起動させてギヤツプタイマ７０をゼロにクリア
する。このようにして、全てのインターフエイスノード
がそのギヤツプタイマ７０を同時にゼロにセツトし、最
低ノード＃１８２を有するノードが最初に開始するため
再び干渉することはない。

妥当なソースアドレスフイールド５３が受信される時は
必ず初期化期間が完了している。次に、ＴＸゲート信号
１７９は真のままとなつて送信可能とする。初期化及び
ＲＸ故障モニタ回路１７８は受信部１５０をモニタし続
けて、ノード自体の送信が聞かれていることを保証す
る。そうでなければ、受信機は故障でありノードはネツ
トワーク上の他のノードと同期し続けることが出来な
い、すなわち現在のスロツト番号を決定することができ
ない。この場合、ＴＸゲート信号１７９は偽にラツチさ
れてネツトワーク上の他のノードとの干渉を防止する。

送信部１５１は送信機能を制御するＴＸタイミング及び
コントロール回路１８０を含んでいる。ＴＸタイミング
及びコントロール回路１８０はギヤツプタイマ７０から
スロツト番号１７０を受信する。デイツプスイツチ１８
１を使用してノードアドレス、すなわちノードの“アイ
デインテイテイ”をセツトし、そのノードアドレス、す
なわちノード＃１８２、がＴＸタイミング及びコントロ
ール回路１８０へ接続される。

ＴＸタイミング及びコントロール回路１８０はスロツト
番号１７０をモニタし、それをノード＃１８２及びゼロ
と連続的に比較する。スロツト番号１７０がノード＃１
８２に等しなければ、送信サイクルがまねられてデータ
フレーム５０をブロードキヤストする。スロツト番号１
７０がゼロに等しければ、プログラムアベイラブル入力１８３がテストされて、プログラミング情報がレデ
イかどうかを調べる。もしそうであれば、送信サイクル
が開始されてプログラムフレーム５１をブロードキヤス
トする。

送信サイクルが開始されると必ず、バス１４１に接続さ
れた入力／ＰＲＯＧ信号１８４が送信サイクル、データ
もしくはプログラムの種別を示すようにセツトされる。

入力／ＰＲＯＧ信号１８４は最初に最正状態にセツトさ
れ、データフレーム５０（入力）の送信ではハイプログ
ラムフレーム５１（ＰＲＯＧ）の送信ではローである。
次に、１８５にパルスが発生され、それにより入力／ＰＲＯＧ
信号１８４の状態に応じて、現在の入力値１７もしくは
プログラミング情報がラツチされる。適切なデータがラ
ツチされていると、入力マツピング回路１４０は１８６を真にセツトすることにより応答する。

１８５が発生された後、シフト／ロード（Ｓ／Ｌ）命令
回線１９１を“ロード”にセツトすることによりスロツ
ト番号１７０の値がＴＸシフトレジスタ１９０にロード
され、回線１９２を介してＴＸシフトレジスタ１９０ク
ロツク入力へパルスを発生する。次に、ＴＸタイミング
及びコントロール回路１８０が１２５を真にセツトする。マンチエスタエンコーダ１９
５がＴＸ信号１２３とプリアングルビツト５２の送信を
開始することにより１２５に応答する。プリアンブルビツト５２はマンチエ
スタエンコーダ１９５内の１ビツトバツフア内で“１”
にプリセツトされている。

次に、マンチエスタエンコーダ１９５はシフトクロツク
信号１９７にパルスを発生開始し、後続ビツトをＴＸデ
ータ回線１９８を介してマンチエスタエンコーダ１９５
へシフトする。ＴＸシフトレジスタ１９０のシフトはシ
フト／ロード（Ｓ／Ｌ）回線１９１を“シフト”にセツ
トし、次にシフトクロツクパルス１９７を回線１９２上
のＴＸシフトレジスタ１９０のクロツク入力へ通して行
われる。シフトクロツク１９７はバス１４１にも与えら
れ、予めラツチされたデータの内容を“シリアルデータ
イン”回線１９９を介してＴＸシフトレジスタ１９０の
シリアル入力へシフトさせる。

入力マツピング回路１４０により１８６が偽とされるまで、シフトは継続されビツトが逐
次送信される。その後、ＴＸタイミング及びコントロー
ル回路１８０はさらにちようど１０個のシフトクロツク
１９７をカウントして、現在の送信の最終ビツトの終り
が８ビツトシフトレジスタ１９０及びマンチエスタエン
コーダ１９５内の１ビツトバツフアにシフトされる。１
０シフトクロツクの後、ＴＸタイミング及びコントロー
ル回路１８０は１２５を偽にセツトして送信サイクルを終止する。

第９図を参照として、送信部１５１の動作を状態図の形
式で示す。リセツトもしくは最初の電力印加後に、送信
部１５１は“抑止”状態２２０となり初期化及びＲＸ故
障モニタ回路１７８によりＴＸゲート信号１７９が真と
なるまでそこにとどまる。ＴＸゲート信号１７９が真と
なると、“スロツト＃を調べる”状態２２２に遷移２２
１する。

初期化及びＲＸ故障モニタ回路１７８により検出される
故障のためＴＸゲート信号１７９が偽となる時は常に、
“抑止”状態２２０に再入してＴＸゲート信号１７９は
偽にラツチされる。簡単にするために明白には示してい
ないが、任意他の状態から“抑止”状態２２０に遷移し
戻すことができる。

“スロツト＃を調べる”状態２２２において、送信部１
５１は連続的にスロツト番号１７０をノード１８２及び
ゼロと比較する。スロツト番号１７０とノード＃１８２
がマツチすると、“送信ビツト”状態２２４へ遷移２２
３される。送信サイクルを開始する遷移２２３を行つて
発生する出力は、入力／ＰＲＯＧ信号１８４がハイにセ
ツトされてプログラミング情報ではなくそのデータを送
信すべきことを示す、１８５がストローブされて入力データの現在値ラツチす
る、ＴＸシフトレジスタ１９０に現在のスロツト番号１
７０がロードされる、１２５が真とされる、である。

スロツト番号１７０がゼロに等しく且つ１８３が真であることにより示されるようにプログラミ
ング情報が利用可能であるという条件下で、“送信ビツ
ト”状態２２４に遷移２２６することもできる。入力／
ＰＲＯＧ信号１８４がローにセツトされてプログラミン
グ情報が１８５によりラツチされることを示す点を除けば、遷移
２２６において遷移２２３と同じ出力が発生される。

一度“ビツト送信”状態２２４となると、マンチエスタ
エンコーダ１９５はビツトを送信する。ビツトの送信が
完了すると、１８６がテストされる。

１８６が真であれば、“ビツト送信”状態２２４へ遷移
２２５し戻されてもう一つのビツトを送信し、且つシフ
トクロツク信号１９７にパルスが発生して次のビツトを
マンチエスタエンコーダ１９５へシフトする。“ビツト
送信”状態２２４におけるビツトの送信は１８６が真である限り継続される。

１８６が偽とされると、“最終９ビツト中の１ビツトの
送信”状態２２８に遷移２２７する。遷移２２７中に、
シフトクロツク１９７が発生して次のビツトへ進む。
“最終９ビツトの中の１ビツトの送信”状態２２８中
に、ビツトの送信が完了して１０個のシフトクロツク１
９７が経過していなければ、“最終９ビツト中の１ビツ
トの送信”状態２２８へエグジツト２２９し戻され、も
う一つのシフトクロツク１９７が発生する。１０個のシ
フトクロツク１９７が経過したことで示されるように、
最終ビツトが送信されと、“スロツト＃を調べる”状態
２２２へ遷移２３０し戻され、送信サイクルが完了す
る。

第１０図を参照として、マンチエスタデコーダ１５２は
システムクロツク２５０により決定される速度でＲＸ信
号１２１をシフトするシフトレジスタ２４９を含んでい
るシフトレジスタ２４９は８段を有し、システムクロツ
ク２５０の周波数は所望ビツトレートの８倍にセツトさ
れている。従つて、各ビツトはシフトレジスタ２４９に
より、出力ＱＡ〜ＱＨで表わされる８つの時間セグメン
トに分割される。従つて、ＱＡはＲＸ信号１２１の最近
値を表わし、ＱＢ〜ＱＨの各出力はＲＸ信号１２１の古
い順の値を表わす。本実施例におけるシステムクロツク
２５０の周波数は８メガサイクルであり、それは１MHz
のビツトレートに対応する。

本発明では多種のコーデイングも同等に使用できるが、
ここに記載する実施例は標準マンチエスタコーデイング
を利用している。妥当なマンチエスタ“０”はビツト期
間の中間にハイからローへの遷移を有するが、妥当なマ
ンチエスタ“１”はローからハイへの遷移を有する。本
技術で公知のように、受信クロツクはこの保証されたミ
ツドビツト遷移に同期化、すなわち“位相固定”するこ
とによりマンチエスタコード化された波形から引き出す
ことができる。

ＲＸ信号１２１は最終的に出力ＱＨ上に生じるまでシフ
トレジスタ２４９によりシフトされる。ＱＨの出力は排
他的ＯＲゲート２５５中を伝播して回復されたクロツク
信号２５６を発生する。回復されたクロツク信号２５６
は位相固定ループ（ＰＬＬ）２５７の位相入力へ接続さ
れる。

ＰＬＬ２５７の出力は信頼できるクロツク信号、１５６であり、回復されたクロツク２５６に有り得るス
プリアル遷移が無い。

次に、１５６はＤ型フリツプフロツプ２６１のクロツク入力へ
接続される。フリツプフロツプ２６１のデータ入力はシ
フトレジスタ２４９の出力ＱＢへ接続される。シフトレ
ジスタ２４９の出力ＱＨに１入力ビツト期間のミツドビ
ツト遷移が生じると、１５６に立上り縁が生じる。この時、シフトレジスタ２
４９の出力ＱＢは出力ＱＨよりもシステムクロツク２５
０の６サイクル時間遅れており、次ビツトのサンプル値
を含んでいる。このＱＢ値はフリツプフロツプ２６１へ
ラツチされる。ビツト期間の初めのハイはマンチエスタ
“０”を表わしローはマンチエスタ“１”を表わすた
め、フリツプフロツプ２６１の反転入力はＲＸデータ信
号１５５となる。

フリツプフロツプ２６１の非反転入力はシフトレジスタ
２６６のシリアル入力へ接続され、それはフリツプフロ
ツプ２６１にマンチエスタ“０”が受信された後排他的
ＯＲゲート２５５により回復されたクロツク信号２５６
の位相をシステムクロツク２５０の丁度４サイクル（例
えば、1/2ビツト期間）変えるのに使用される。これに
より、排他的ＯＲゲート２５５の出力に回復されたクロ
ツク信号２５６が生じる。

排他的ＯＲゲート２７０はシフトレジスタ２４９の出力
ＱＡ及びＯＢへ接続されている。ＲＸ信号１２１が１か
ら０もしくは０から１へ状態変化すると、シフトレジス
タ２４９の出力ＱＡ及びＯＢはシフトされる時の状態変
化を反映し、排他的ＯＲゲート２７０の出力はハイとな
る。従つて、排他的ＯＲゲート２５２の出力はＲＸ信号
１２１が状態変化する時は常にシステムクロツク２５０
の１サイクルだけ真となり、これが縁信号１５３とな
る。

第１０図及び第１１図を参照として、本発明の重要な局
面は到来ビツト流の中に生じる１個のビツトエラーを検
出する能力である。この特徴は、入力ビツトを高速リア
ルタイム処理する必要があり且つ高度のデータ信頼度が
必要なために重要である。

本実施例において、ゲート２７０〜２７７によりシフト
レジスタ２４９の出力ＱＡ〜ＱＣ及びＱＥ〜ＱＦをモニ
タすることによりビツトエラーが検出される。ＱＢがＱ
ＡもしくはＱＣに等しくない場合は常にＡＮＤゲート２
７５の出力はハイとなる。これは最終半ビツト期間にお
けるハイ−ロー−ハイもしくはロー−ハイ−ロー遷移を
表わし、いずれも許可されないためエラー状態を表わ
す。同様に、ＱＦがＱＥもしくはＱＧに等しくない場合
は常にＡＮＤゲート２７６の出力はハイとなり、それは
最初の半ビツト期間における違法遷移を表わす。

ＱＢがＱＦに等しくない場合は常に排他的ＯＲゲート２
７２はハイとなる。この状態は妥当信号がシフトレジス
タ２４９によりシフトされる時に起り得るが、第１１図
に示すように、ビツト期間２５３が出力ＱＡ〜ＱＨ内に
適正にフレームされている場合はエラーである。後者の
場合は通常タイミングエラーもしくは同期消失を示すエ
ラーである。このエラーチエツク機構はマンチエスタコ
ードの固有のパリテイチエツク冗長度を利用している。

ゲート２７５，２７２及び２７６の出力はそれぞれＯＲ
ゲート２７７の入力に接続されている。従つて、前記し
たいずれかのエラー状態が存在する場合は必ず、ＯＲゲ
ート２７７の出力はハイとなる。ＯＲゲート２７７の出
力はフリツプフロツプ２７８の“Ｄ”入力及び、インバ
ータ２７９を介したフリツプフロツプ２７８のプリセツ
ト入力へ接続されている。前記いずれかのエラー状態が
検出されると、フリツプフロツプ２７８は即時にセツト
され状態が続く限りセツトされ続ける。次に、フリツプ
フロツプ２７８の出力はビツトエラー信号１５７とな
る。

ビツトエラー信号１５７はビツト期間２５３が出力ＱＡ
−ＱＨ内に適正にフレームされる場合のみ妥当であり、
それは１５６の引下縁期間に生じる。このため、ビツトエラー
信号１５７はその期間中のみ後記する他の回路によりサ
ンプルされる。

第１０図を再び参照して、フリツプフロツプ２８１は２８２を発生しエラー状態に続いてマンチエスタデコー
ダ１５２の回路を初期状態にリセツトするのに使用され
る。

２８２により生じる初期状態は妥当なマンチエスタビツ
トを表わすものである。フリツプフロツプ２８１の
“Ｄ”入力はビツトエラー信号１５７に接続され、クロ
ツク入力はインバータ２８４へ接続されそれには次に１５６が供給される。

１５６の引下縁期間中にビツトエラー信号１５７がハイ
であれば、フリツプフロツプ２８１がセツトされてを真（ロー）とする。

は両シフトレジスタ２４９及び２６６のシフト／ラツチ
（Ｓ／Ｌ）入力へ接続される。

が起動されると、シフトレジスタ２４９，２６６及びフ
リツプフロツプ２６１には妥当なマンチエスタ“０”に
対応する値がロードされる。

２８２はまたフリツプフロツプ２８３の“Ｄ”入力にも
接続され、それによりフリツプフロツプ２８１のセツト
後次のシステムクロツク２５０が生じると、フリツプフ
ロツプ２８１がリセツトされる。従つて、２８２はシステムクロツク２５０の１サイクル中ローの
ままである。

第１２図を参照として、キヤリア検出器回路７６は縁信
号１５３にパルスが受信されるとすぐにキヤリア検出信
号７７をセツトし、縁信号１５３にパルスがこれ以上受
信されなくなつてからシステムクロツク２５０の１２サ
イクル遅延後にキヤリア検出信号７７をリセツトするよ
うに機能する。カウンタ３００はシステムクロツク２５
０に接続されたクロツク入力とインバータ３０２を介し
て縁信号１５３に接続されたクリア入力３０１を有す
る。従つて、縁信号１５３の各パルスがカウンタ３００
をゼロにクリアする。

カウンタ３００の出力ＱＣ及びＱＤはＮＡＮＤゲート３
０３の入力に接続されている。ＮＡＮＤゲート３０３の
出力はキヤリア検出信号７７である。縁信号１５３がカ
ウンタ３００をリセツトし続ける限り、カウンタ３００
の出力ＱＣ及びＱＤはローでありキヤリア検出信号７７
はハイとされる。パルスが縁信号１５３にとどまると、
カウンタ３００はシステムクロツク２５０のサイクルを
カウント開始する。縁信号１５３にパルスなしで１２の
システムクロツク２５０が受信されると、カウンタ３０
０の出力ＱＣ及びＱＤが共にハイとなり、キヤリア検出
信号７７はローとされる。

キヤリア検出信号７７はカウンタ３００のイネーブルカ
ウント入力３０４へ接続される。キヤリア検出信号７７
がローとされると、カウンタ３００のこれ以上のカウン
テイングが抑止され、次の送信の縁信号１５３の第１の
パルスが再びカウンタ３００をクリアするまでキヤリア
検出信号７７をロツクする。

フリツプフロツプ３０５、排他的ＯＲゲート３０６及び
ＮＡＮＤゲート３０７はキヤリア検出信号７７がローか
らハイへ遷移する時は常にシステムクロツク２５０の１
周期の持続時間の負となるパルスをＮＡＮＤゲート３０
７の出力に生じ、キヤリア検出信号７７が真となつたば
かりであることを知らせるように機能する。ＮＡＮＤゲ
ート３０７の出力のこのパルスは１５４であり、受信部１５０の他の回路をリセツトして
新しいメツセージの受信準備をするように働く。

第１３図を参照として、アドレスフイールドカウンタ回
路１６０内の９段シフトレジスタ３２０により１６１が生じる。シフトレジスタ３２０は１５６に接続されたクロツク入力及び１５４に接続されたクリア入力を有している。

１５４のローとなるパルスにより到来メツセージの開始
時にレジスタ３２０がゼロへクリアされ、１６１をローとしてソースフイールド５３が受信されて
いることを知らせる。シフトレジスタ３２０のシリアル
入力は＋Ｖ（ハイ）に接続されており、従つて１５６の９サイクル後に、１６１はハイとされて、ソースアドレスフイールド５３
の終りを知らせる。

フリツプフロツプ３２５はビツトエラー信号１５７に接
続された“Ｄ”入力及びインバータ３２６を介して１５６に接続されたクロツク入力を有する。従つて、１５６の各引下縁上で、ビツト信号１５７の状態がフリ
ツプフロツプ３２５へラツチされる。フリツプフロツプ
３２５の反転出力はプリセツト入力へ帰還され、一度ビ
ツトエラーによりセツトされると、メツセージの終りに
ローとなるキヤリア検出信号７７によりクリアされるま
でフリツプフロツプ３２５はセツト状態にロツクされ
る。

フリツプフロツプ３２５の出力ＱはＡＮＤゲート３２７
の入力に接続される。ＡＮＤゲート３２７の他の入力は
インバータ３２８を介して１６１へ接続される。

１６１が真（例えばロー）である時にビツトエラーが生
じると、ＡＮＤゲート３２７の立上り縁によりフリツプ
フロツプ３２９がクロツクされ、フリツプフロツプ３２
９の“Ｄ”入力が＋Ｖに接続されているため、それをセ
ツトする。従つて、フリツプフロツプ３２９の反転出力
は１６２となる。一度セツトされると、フリツプフロツプ
３２９はセツトされたままとなり１６２はキヤリア検出信号７７で示す受信メツセージの
持続時間だけローのままとされる。

カウンタ３３０はシステムクロツク２５０の少くとも８
サイクルのメツセージ間に最少スペースがあることを保
証するのに使用される。システムクロツク２５０の８サ
イクルが経過する前に第２のメツセージが開始すると、
この第２のメツセージは無視される。第１のメツセージ
が受信されていると、キヤリア検出信号７７はハイであ
り、インバータ３３１を介してカウンタ３３０のクリア
入力をローとする。従つて、カウンタ３３０の出力ＱＤ
もローに保持され、インバータ３３２を介して接続され
てフリツプフロツプ３２９のクリア入力をハイとし、前
記したようにそれをエラーにセツトすることができる。

第１のメツセージが終ると、キヤリア検出信号７７はロ
ーとなり、カウンタ３３０はカウント開始する。カウン
タ３３０の出力ＱＤはフリツプフロツプ３３３の“Ｄ”
入力に接続され、キヤリア検出信号７７の立上り縁によ
りクロツクインされる。従つて、フリツプフロツプ３３
３はシステムクロツク２５０の８サイクルが経過する前
に第２のメツセージが開始されるとローにクロツクされ
る。

フリツプフロツプ３３３の出力Ｑ３３４はフリツプフロ
ツプ３２９のプリセツト入力に接続される。第２のメツ
セージが早過ぎるためにフリツプフロツプ３３３がロー
にクロツクされると、フリツプフロツプ３２９はそのプ
リセツト入力のローによりセツトされ、新しいメツセー
ジの持続時間中１６２をローとする。

一方、キヤリア検出信号７７の次の立上り縁の前にシス
テムクロツク２５０の８サイクルが経過すると、カウン
タ３３０の出力ＱＤはフリツプフロツプ３３３にクロツ
クインされる時にハイとなる。この場合、フリツプフロ
ツプ３３３の出力Ｑ３３４によりフリツプフロツプ３２
９のプリセツト入力がハイとされ、前記したようにエラ
ー状態の検出が可能となる。カウンタ３３０の出力ＱＤ
がハイであるために、インバータ３３２の出力もローと
され、カウンタ３３０がデイスエーブルされてフリツプ
フロツプ３２９をクリアし、新しいメツセージの準備を
行う。

第１４図を参照として、１５６は遅延のために挿入された一対のゲート３４０及
びインバータ３４１を介してフリツプフロツプ３４２の
クロツク入力へ接続される。フリツプフロツプ３４２の
“Ｄ”入力はビツトエラー信号１５７に接続される。従
つて、１５６の引下縁により、ビツトエラー信号１５７の状態
がフリツプフロツプ３４２へクロツクインされる。およ
そ２ゲート遅延の遅延３４０を使用して、フリツプフロ
ツプ３４２にクロツクされる時にビツトエラー１５７が
安定であることを保証する。次に、現在受信されている
ビツトにビツトエラーが検出されると、フリツプフロツ
プ３４２の出力Ｑがハイとなる。

フリツプフロツプ３４２の出力ＱはＮＯＲゲート３４３
の１入力に接続される。ＮＯＲゲート３４３の他方の入
力は遅延のために第１のゲート対３４０と直列に接続さ
れた第２のゲート対３４４３４８に接続される。およそ２ゲート遅延の第２の遅延
３４４が、３４８がＮＯＲゲート３４３に加えられる時点までにフ
リツプフロツプ３４２の状態が安定であることで保証す
るのに使用される。従つて、ＮＯＲゲート３４３の出力
はフリツプフロツプ３４３のビツトエラー出力Ｑにより
ゲートされ時間遅延された１５６に等しい。

ＮＯＲゲート３４３の出力はＮＡＮＤゲート３４５の１
入力に接続される。ＮＡＮＤゲート３４５の他方の入力
は１６２及びデータフイールド信号３４６である。データ
フイールド信号３４６はＡＮＤゲート３４７から引き出
され、入力はそれぞれキヤリア検出及び７７及び１６１に接続されている。従つて、データフイ
ールド信号３４６はソースアドレスフイールド５３が受
信された後の到来メツセージの全ビツトに対してハイで
ある。

ＮＡＮＤゲート３４５の出力は１６７である。ソースアドレスフイールド５３がエラー
なしに受信されていると、１６２及びデータフイールド信号３４６は共にハイであ
り、ＮＡＮＤゲート３４５はＮＯＲゲート３４３の出力
に応答する。ビツトエラーを有するデータビツトが受信
されると、フリツプフロツプ３４２の出力Ｑのハイによ
りＮＯＲゲート３４３の出力がローとされ、次にそそれ
によつてＮＡＮＤゲート３４５のがハイに保持され、１６７のエラービツトにはパルスが発生されない。

一方、ビツトエラーの無いビツトが受信されると、フリ
ツプフロツプ３４２の出力Ｑはローとなり、１５６はＮＯＲゲート３４３及びＮＡＮＤゲート３４５
中を伝播して１６７にパルスを発生する。

１６７のパルスによりＲＸデータ信号１５５の受信ビツ
トは出力マツピング回路１３０によりラツチされる。

ソースアドレスフイールド５３の受信中にビツトエラー
が生じると、データフイールド信号３４６の全持続時間
中１６２はロー（例えば、真）のままであり、１６７にはパルスが発生されない。

受信ビツトに対するビツトアドレス１６６はカウンタ３
４７により維持される。カウンタ３４７は３４８の立上り縁によりクロツクされ、任意の一つの送
信により受信される最大ビツト数をカウントするのに充
分な段を有している。本実施例において、２５６ビツト
に対して８段が使用されている。カウンタ３４７の出力
ＱＡ−ＱＨはビツトアドレス信号１６６として接続され
る。カウンタ３４７はデータフイールド信号３４６に接
続されたクリア入力を有し、データフイールドが開始す
る前にゼロにクリアされる。次に、カウンタ３４７は１５６の各パルスをカウントする。ビツトエラーの場合
には、カウンタ３４７はまだ増分されて到来ビツトのア
ドレスの正確なカウントを持続するが、１６７は抑制される。

第１５図を参照として、ギヤツプクロツクゼネレータ８
０の動作は次のようである。Ｔｄデイツプスイツチ１７
５からのＴｄ１７６の値が並列入力としてカウンタ３６
０へ接続される。カウンタ３６０のクロツク入力は“４
分割”カウンタ３６１を介してシステムクロツク信号２
５０へ接続される。カウンタ３６１はキヤリア検出信号
７７に接続されたリセツト入力を有し、全サイクルから
カウントを開始する。

４分割カウンタ３６１により、Ｔｄ１７６の各増分はシ
ステムクロツク２５０の４サイクル、すなわち０．５μ
Ｓを表わす。Ｔｄデイツプスイツチ１７５には８個のデ
イツプスイツチがあり、１２７．５μＳに対応する２５
５の最大セツテイングがなされる。通常、Ｔｄ１７６の
値は数μＳ程度であり、大きい遅延はリピータを使用す
るシステムや非常に長距離のシステムのみに生じる。

カウンタ３６０のカウント／ロード入力３６２はカウン
タ３６０にＴｄ１７６を並列にロードすべきか、ゼロに
向つてカウントダウンすべきかを決定する。カウント／
ロード入力３６２はＡＮＤゲート３６３の出力に接続さ
れる。ＡＮＤゲート３６３の１出力はインバータ３６４
を介してキヤリア検出信号７７に接続される。キヤリア
検出信号７７がハイ（例えば、真）である場合、例えば
到来メツセージを受信する場合、インバータ３６４の出
力はローであり、ＡＮＤゲート３６３の出力をローとし
てカウンタ３６０に“ロード”を命令する。

従つて、キヤリア検出信号７７がハイである時のカウン
タ３６０の出力３６５は常にロードされるＴｄ１７６の
値に等しく、８ビツト比較器３６６の入力“Ｐ”に並列
に加えられる。比較器３６６の他の入力“Ｑ”はＴｄ１
７６の値そのものに接続され、そのため最初は比較器３
６６の両入力が等しい。しかしながら、キヤリア検出信
号７７は比較器３６６のゲート入力“Ｇ”に接続され、
比較器３６６の“Ｐ＝Ｑ”出力をハイとする。

到来メツセージが終ると、キヤリア検出信号７７はロー
（例えば、偽）となり、比較器３６６の出力がイネーブ
ルされる。この時点において、“Ｐ”及び“Ｑ”入力は
最初等しいため、比較器３６６の“Ｐ＝Ｑ”出力はロー
となる。比較器３６６のこの“Ｐ＝Ｑ”出力は７５である。

ローとなるキヤリア検出信号７７によりＡＮＤゲート３
６３へのインバータ３６４の出力もハイとされる。ＡＮ
Ｄゲート３６３の他方の入力は“端末カウント”、すな
わちカウンタ３６０の“ＴＣ”出力に接続される。ＴＣ
出力はカウンタ３６０に含まれるカウントがゼロに等し
い場合のみローである。キヤリア検出信号７７が最初に
ローとなると、Ｔｄ１７６がロードされたばかりである
ためＴＣ出力はハイとなる。次に、この時点においてＡ
ＮＤゲート３６３の出力はハイであり、カウンタ３６０
にカウントダウンの開始を命令する。すなわち、ギヤツ
プクロツクはランしている。

カウンタ３６０最初の増分をカウントダウンすると、出
力３６５はもはやＴｄ１７６に等しくはなく７５が再びハイとされる。従つて、７５はシステムクロツク２５０の１サイクルの持続期間
だけローとされる。

７５の負となるパルスは到来メツセージの終りに応答し
て生じ、ギヤツプタイマ７０を次のスロツト＃へ増分さ
せる。カウンタ３６０がカウントダウンを続ける間７５はハイのままである。キヤリア検出信号７７が真と
なることで示されるように、カウンタ３６０がゼロまで
カウントダウンする前にもう一つのメツセージが開始す
ると、カウンタ３６０には再びＴｄ１７６がロードさ
れ、ギヤツプクロツクをリセツトする。キヤリア検出信
号７７のハイが比較器３６６のゲート入力Ｇに加えられ
ているため、７５はまだハイのままである。

一方、もう一つのメツセージが検出される前に、カウン
タ３６０のカウントがゼロに達すると、カウンタ３６０
の“ＴＣ”出力はローとなり、ＡＮＤゲート３６３の出力をローとする。カウント／ロ
ード入力３６２がローであるため、カウンタ３６０はＴ
ｄ１７６の値をカウンタ３６０の次のクロツク入力へロ
ードする。Ｔｄ１７６がカウント３６０にロードされる
と、比較器３６６は再び同等性を見つけ、７５はローとなる。カウンタ３６０が再びカウントダウ
ン開始すると、７５が再びハイとなる。

７５のこの第２の負となるパルスによりギヤツプタイマ
７０は再びスロツト＃を増分する。

カウンタ３６０が到来メツセージを検出することなくゼ
ロまでカウントダウンするたびにこのプロセスが繰り返
される。メツセージが検出されるとすぐに、前記したよ
うにギヤツプクロツクゼネレータ８０がリセツトされ
る。

第１６図を参照として、ギヤツプタイマ７０は現在のス
ロツト番号を８ビツトカウンタ３８０に維持する。カウ
ンタ３８０の並列出力はスロツト番号信号１７０であ
る。カウンタ３８０はクロツク入力３８１を有し、それ
によりカウンタ３８０はカウントアツプするかもしくは
並列入力３８２から並列にロードすることができる。カ
ウンタ３８０のカウント／ロード入力３８３はこれら２
つの演算のいずれを実施すべきかを選定し、インバータ
３８４を介してキヤリア検出信号７７に接続されてい
る。

並列入力３８２はアドレスシフトレジスタ７４の並列ア
ドレス出力１６８に接続されている。メツセージが受信
されていると、キヤリア検出信号７７はハイとなり、ロ
ード入力３８３をローとしカウンタ３８０にクロツク入
力３８１の次の立上り縁の並列入力３８２からロードす
るよう命令する。

クロツク入力３８１はＡＮＤゲート３８５の出力に接続
され、それによりカウンタ３８０は２つの異なるソース
からクロツクされる。並列アドレス１６８をクロツクイ
ンするパルスを発生するソースはＮＡＮＤゲート３８６
の出力である。

１６２がローであればソースアドレスフイールド５３が
エラーなしに受信されたことを示し、次に１６１が真から偽（例えば、ローからハイ）へ遷移する
時に、ＮＡＮＤゲート３８６はフリツプフロツプ３８７
と排他的ＯＲゲート３８８の作用によりパルスを発生
し、ソースアドレスフイールド５３の最終ビツトが受信
されたばかりであることを知らせる。これが生じると、
受信されたばかりのアドレスはバス１６８上に出され新
しいスロツト番号１７０としてカウンタ３８０にクロツ
クインされる。

１６２がローであれば、受信されたソースアドレスフイ
ールド５３の出力はハイとされる。この場合、ＮＡＮＤ
ゲート３８６の出力はハイとされる。この場合、ＮＡＮ
Ｄゲート３８６からのパルスに従つてアドレス１６８の
ローデイングが抑制される。

キヤリア検出信号７７がローである間（例えば、メツセ
ージとメツセージの間）、カウンタ３８０は“カウント
アツプ”モードにある、ＡＮＤゲート３８５の他方の入
力は７５に接続されている。キヤリア検出信号７７がローで
ある間、１７５の各負となるパルスにより最大ノード”＃１７３
に達するまでカウンタ３８０は増分される。

いつ最大ノード＃１７３に達するかを検出するために、
スロツト番号信号１７０が８ビツト比較器３９１の
“Ｑ”入力３９０に接続される。比較器３９１の“Ｐ”
入力３９２は最大ノード＃デイツプスイツチ１７２から
の最大ノード＃並列出力１７３に接続される。スロツト
番号１７０が最大ノード＃１７３に等しい場合には、比
較器３９１の反転“Ｐ＝Ｑ”出力３９３がローとなる。
この出力３９３はＡＮＤゲート３９５の１入力に加えら
れる。ＡＮＤゲート３９５の出力はカウンタ３８０の
“クリア”入力３９４に接続される。最大ノード＃１７
３がスロツト番号１７０に等しい場合には、“Ｐ＝Ｑ”
出力３９３がローとなつてＡＮＤゲート３９５の出力従
つてカウンタ３８０のクリア入力をローとする。この状
態において、カウンタ３８０はクロツク入力３８１の次
の立上り縁によりゼロにリセツトされる。

ＡＮＤゲート３９５の他方の入力は３９６に接続される。

３９６は初期化及びＲＸ故障モニタ回路１７８により発
生され後記するある初期化条件下でカウンタ３８０をゼ
ロにリセツトするのに使用される。

第１７図を参照として、ＴＸタイミング及びコントロー
ル回路１８０はスロツト番号１７０をモニタしていつ送
信サイクルを開始するかを決定する。１つの８ビツト比
較器４００がスロツト番号１７０をノードアドレスデイ
ツプスイツチ１８１によりセツトされたノード自体のア
ドレスであるノード＃１８２と比較する。比較器４００
の出力４０１はＮＡＮＤゲード４０２の１入力に接続さ
れる。スロツト番号１７０がノード＃１８２に等しけれ
ば、出力４０１がローとなつてＮＡＮＤゲート４０２の
出力をハイとする。

もう一つの８ビツト比較器４０３を使用してスロツト番
号１７０を“ゼロ”と比較する。すなわち比較器４０３
の“Ｐ”の入力が全て接地される。スロツト番号１７０
がゼロに等しければ、比較器４０３の出力４０４はロー
となる。出力４０４はインバータ４０６と接続されて
“スロツト＝０”信号４１０を発生する。スロツト＝０
信号４１０は入力として初期化及びＲＸ故障モニタ回路
１７８及びフリツプフロツプ４１１のクロツク入力に接
続される。フリツプフロツプ４１１の“Ｄ”入力は１８３に接続される。

１８３はまたインバータ４１２を介してフリツプフロツ
プ４１１のプリセツト入力にも接続される。入力マツピ
ング回路１４０からプログラミング情報を利用できる場
合には、１８３はローである。フリツプフロツプ４１１がクロツ
クされる時に１８３がローであれば、フリツプフロツプ４１１はリセ
ツトされる。従つて、フリツプフロツプ４１１の出力Ｑ
４１３はローとなりプログラムフレーム５１に送信サイ
クルの開始を知らせる。

フリツプフロツプ４１１の出力Ｑ４１３はフリツプフロ
ツプ４１４のクリア入力に接続される。フリツプフロツ
プ４１４の出力は入力／ＰＲＯＧ信号１８４であり、フ
リツプフロツプ４１１の出力４１３がローの時にローに
セツトされる。入力／ＰＲＯＧ信号１８４のローはこの
送信サイクルにおいてプログラムデータが送信されるこ
とを入力マツピング回路１４０に示す。一度ローにセツ
トされると、ＴＸダン信号４１５の立上り縁がフリツプ
フロツプ４１４にハイをクロツクする時、送信サイクル
が終るまで入力／ＰＲＯＧ信号１８４はローのままであ
る。

フリツプフロツプ４１１の出力４１３はＮＡＮＤゲート
４０２の他方の入力にも接続される。従つて、ＮＡＮＤ
ゲート４０２の出力４０５はプログラムフレーム５１も
しくはデータフレーム５０を送信する時にハイとなる。
しかしながら、送信サイクルを開始する前に、ＮＡＮＤ
ゲート４０７により他の条件を満足させなければならな
い。

ＮＡＮＤゲート４０２の出力４０５はＮＡＮＤゲート４
０７の１入力に接続される。ＮＡＮＤゲート４０７のも
う一つの入力はＴＸゲート信号１７９に接続され、それ
は初期化及びＲＸ故障モニタ回路１７８により送信が許
可されるとハイである。ＮＡＮＤゲート４０７の第３の
入力は比較バリツド信号４２０である。比較バリツド信
号４２０はフリツプフロツプ４２１及び４２２により発
生され、比較器４００及び４０３の比較が適正な時間に
サンプルされるのを保証するのに使用される。フリツプ
フロツプ４２１及び４２２の動作は次のようである。

メツセージが受信されると、キヤリア検出信号７７がハ
イとなり、インバータ４２３を介して加えられるとフリ
ツプフロツプ４２２をクリアに保持する。メツセージが
終ると、キヤリア検出信号７７はローとなりフリツプフ
ロツプ４２２がイネーブルされる。前記したように、７５にパルスが生じて、キヤリア検出信号７７がローに
なるとすぐにスロツト番号１７０を増分する。

７５はフリツプフロツプ４２１の“Ｄ”入力に接続され
る。フリツプフロツプ４２１のクロツク入力はインバー
タ４２４を介してシステムクロツク２５０によりクロツ
クされ、７５はシステムクロツク２５０の引下り縁によりサンプ
ルされる。従つて、フリツプフロツプ４２１はシステム
クロツク２５０の1/2周期だけ７５のパルスを遅延させ、比較器４００及び４０３はス
ロツト番号１７０の新しい値を使用することができる。
遅延後に、フリツプフロツプ４２１の出力Ｑの立上り縁
はフリツプフロツプ４２２をハイにクロツクさせ、比較
バリツド信号４２０をハイにセツトする。

ＮＡＮＤゲート４０７の３つの状態が全てハイであれ
ば、ＮＡＮＤゲート４０７の出力４２５がローとなり送
信サイクルを開始する。出力４２５はフリツプフロツプ
４２６、排他的ＯＲゲート４２７及びＯＲゲート４２８
に加えられる。出力４２５がハイからローに遷移する
と、フリツプフロツプ４２６の反転出力はシステムクロ
ツク２５０の１サイクルだけローとなり、排他的ＯＲゲ
ート４２７及びＯＲゲート４２８の出力がローとなる。
次のクロツクサイクルで、フリツプフロツプ４２６はリ
セツトしゲート４２７及び４２８の出力は再びハイとな
る。従つて、ＯＲゲート４２８の出力はシステムクロツ
ク２５０の１サイクルの接続時間を有するローとなるパ
ルスとなり、それは４２６であり送信サイクルの開始に使用される。

４２６はシフトレジスタ４２７のクリア入力、フリツプ
フロツプ４２８のクリア入力及びＮＡＮＤゲート４２９
の１入力に加えられる。フリツプフロツプ４２８は１８５を発生する。フリツプフロツプ４２８が４２６によりクリアされると、１８５はローとされる。第１のシフトクロツク１９７が
マンチエスタエンコーダ１９５から受信されるまでフリ
ツプフロツプ４２８はリセツトされたままであり、フリ
ツプフロツプ４２８をハイにクロツクする。

シフトレジスタ４２７は４２６によつてもクリアされる。シフトレジスタ４２７
がクリアされると、シフトレジスタ４２７の出力ＱＡ及
びＱＢはローとなる。シフトレジスタ４２７の出力ＱＡ
のローによりＡＮＤゲート４３１の出力がローとされ、
それはＴＸシフトレジスタクロツク信号１９２となる。
同時に、シフトレジスタ４２７の出力ＱＢもローにクリ
アされ、その出力はシフト／ロード信号１９１としてＴ
Ｘシフトレジスタ１９０へ接続される。

シフトレジスタ４２７はシステムクロツク２５０により
クロツクされる。シフトレジスタ４２７のシリアル入力
４３０は常時ハイに接続され、シフトレジスタ４２７の
出力ＱＡ及びＱＢをシフトする。シフトレジスタ４２７
のクリア後システムクロツク２５０の第１の立上り縁が
受信されると、シリアル入力４３０のハイが出力ＱＡに
シフトされ、それによりＴＸシフトレジスタクロツク信
号１９２の立上り縁を生じる。シフト／ロード信号１９
１がまだローであるため、それによりスロツト番号１７
０の値がＴＸシフトレジスタ１９０へロードされる。

シフトレジスタ４２７の出力ＱＡ及びＱＢは排他的ＯＲ
ゲート４３２の入力にも加えられる。この時、ＱＡがハ
イでＱＢがローであるため、排他的ＯＲゲート４３２の
出力はハイである。排他的ＯＲゲート４３２の出力のハ
イはＮＡＮＤゲート４２９の１入力に加えられる。この
点におけるＮＡＮＤゲート４２９の他方の入力も４２７からのハイである。従つて、ＮＡＮＤゲート４２
９の出力はローであり、フリツプフロツプ４３３のクリ
ア入力に加えられる。フリツプフロツプ４３３の出力Ｑ
は１２５であり、フリツプフロツプ４３３がクリアされる
と真（例えば、ロー）となる。

システムクロツク２５０の第２の立上り縁がシフトレジ
スタ４２７に加えられると、両出力ＱＡ及びＱＢがハイ
となり、送信サイクルの持続時間中ハイのままである。
従つて、出力ＱＢのシフト／ロード信号１９１はハイに
回復されてＴＸシフトレジスタ１９０を“シフト”する
よう命令する。出力ＱＡがハイであるため、ＡＮＤゲー
ト４３１はシフトクロツク信号１９７のみに応答し、そ
れをＴＸシフトレジスタのクロツク入力回線１９２に有
効に接続する。

前記したように初期化されると、入力マツピング回路１
４０からの１８６が偽（ハイ）となるまで送信サイクルが継続す
る。その後、さらにきつちり９ビツトを送信する必要が
あり、それはＴＸシフトレジスタ１９０に含まれる８ビ
ツトとマンチエスタエンコーダ１９５内の１ビツトバツ
フアである。

１８６は１０段シフトレジスタ４３６のクリア入力４３
４及びシリアル入力４３５に接続される。シフトレジス
タ４３６のクロツク入力４３７はシフトクロツク信号１
９７に接続される。シフトレジスタ４３６は最初送信中
に１８６のローによりクリアされる。

１８６が偽（ハイ）となると、シフトレジスタ４３６が
イネーブルされシフトクロツク信号１９７の立上り縁が
発生するたびにシリアル入力４３５からハイにシフト開
始する。

シフトクロツク１９７の１０サイクルがマンチエスタエ
ンコーダ１９５により前記９ビツトをシフトするのに必
要である。シフトクロツク信号１９７の１０サイクル
後、シフトレジスタ４３６の出力４３８はハイとなり、
ＴＸダン信号４１５を表わす。ＴＸダン信号４１５は、
前記したようにフリツプフロツプ４１４をクロツクする
他、マスタースレーブ式にフリツプフロツプ４４０及び
４４１をラツチして送信機１２４をデイスエーブルする
前にＴＸ信号１２３の最終遷移を完了させる。次に、フ
リツプフロツプ４４２の出力Ｑがフリツプフロツプ４３
３をハイにクロツクし、１２５を偽（例えば、ハイ）として送信サイクルを終止
させる。

第１８図を参照として、最初にネツトワークインターフ
エイス１２０に電力が加わると、初期化及びＲＸ故障モ
ニタ回路１７８が５１１にパルスを発生し、次に初期化期間を開始する。
簡単にするため明白な接続は図示しないが、５１１はマスタリセツトとしてネツトワークインターフ
エイス１２０の他の全ての回路に接続される。

５１１を発生するために、初期化及びＲＸ故障モニタ回
路１７８は出力回線５０１にリセツトパルスを発生する
タイマ５００を含んでいる。パルス持続時間はタイミン
グ抵抗器５０２及びタイミングコンデンサ５０３により
決定される。タイマ５００のトリガ入力（ＴＲＩＧ）は
手動リセツトスイツチ５０５及び電圧モニタ回路５０６
に接続される。

電圧モニタ回路５０６は＋５Ｖ給電に接続されている。
ツエナーダイオード５０６は４．３Ｖ閾値を有し、供給
電圧が適正であればトランジスタ５０７がオンとされト
ランジスタ５０８がオフとされる。供給電圧がおよそ
４．７５Ｖ以下に降下すると、トランジスタ５０７が遮
断されトランジスタ５０８は抵抗器５０９によりオンと
され、タイマ５００をトリガする。従つて、タイマ５０
０はパワーアツプ中及び供給電圧が４．７５Ｖ以下に降
下する時、またもちろんスイツチ５０５により手動リセ
ツトされる時にトリガされる。

ＮＡＮＤゲート５１０はノードが送信される時は常にタ
イマ５００の出力のリセツトパルスが５１１に加えられるのを阻止するために使用される。こ
のような場合、送信は極めて短く、スプリアス信号がネ
ツトワークに導入されるのを防止することができる。タ
イマ５００の出力５０１はＮＡＮＤゲート５１０の１入
力に接続される。ＮＡＮＤゲート５１０の他方の入力は１２５に接続される。ＮＡＮＤゲート５１０の出力は５１１であり、１２５が真（例えば、ロー）で送信進行中を示す時は常
にハイに保持される。タイマの出力５０１のリセツトパ
ルスの持続時間はおよそ１msであり、それは送信よりも
遥かに長い。従つて、送信進行中はタイマ５００の出力
５０１のリセツトパルスの一部のみが阻止される。

フリツプフロツプ５１５は５１１によりクリアされて初期化期間を開始する。フリ
ツプフロツプ５１５の反転出力は初期化信号５１６であ
る。初期化期間は次のように妥当なソースアドレスが受
信される時にフリツプフロツプ５１５をセツトして終止
される。フリツプフロツプ５１５のクロツク入力は１６１に接続される。ＡＤＤＲＯＫ信号５１８がＡＮ
Ｄゲート５１９から発生され、キヤリア検出信号７７が
真（例えば、ハイ）で１６２が偽（例えば、ハイ）である時は常にハイであ
る。

ソースアドレスフイールド５３の受信の終りに、１６１はハイとなりフリツプフロツプ５１５をクロツク
する。この時にＡＤＤＲＯＫ信号５１８がハイであれ
ば、それはＯＲゲート５１７を介してフリツプフロツプ
５１５のＤ入力に接続され、それをセツトする。一度フ
リツプフロツプ５１５がセツトされると、初期化期間が
終る。フリツプフロツプ５１５の非反転出力ＱはＯＲゲ
ート５１７の他方の入力に加えられ、５１１のパルスにより再びクリアされるまでフリツプフ
ロツプ５１５をセツト状態にロツクする。

フリツプフロツプ５１５をセツトする他に、初期化期間
中に妥当なソースアドレスフイールド５３が受信される
とＴＸゲート信号１７９もセツトされ、それはフリツプ
フロツプ５２５の出力である。

１６１はＡＮＤゲート５２６を介してフリツプフロツプ
５２５のクロツク入力に接続される。ＡＤＤＲＯＫ信
号５１８はＯＲゲート５２０を介してＡＮＤゲート５２
１の１入力に接続される。ＡＮＤゲート５２１の他方の
入力は初期化信号５１６に接続される。

初期化期間中に、初期化信号５１６はハイである。ＡＤ
ＤＲＯＫ信号５１８がハイであれば、ＡＮＤゲート５
２１の出力はハイとなる。ＡＮＤゲート５２１の出力の
ハイはＯＲゲート５２２を介してフリツプフロツプ５２
５のＤ入力に接続され、１６１の立上り縁によりクロツクされる時それをセツト
する。従つて、ＴＸゲート信号１７９は初期化期間が終
ると同時に真（例えば、ハイ）にセツトされる。ＴＸゲ
ート信号１７９はＡＮＤゲート５６０及びＯＲゲート５
２２を介してフリツプフロツプ５２５のＤ入力に帰還さ
れ、従つて後記するエラー状態によりリセツトされない
限りフリツプフロツプ５２５をセツトし続ける。

前記初期化シーケンスはネツトワークの他のノードが既
にさかんにブロードキヤストを行なつているネツトワー
クにジヨイントするノードにも適用される。しかしなが
ら、それはネツトワークで最初に出会うノードであるこ
ともある。その場合には、他のノードが送信を行つてい
ないため、妥当なソースアドレスフイールド５３は受信
されない。この状況を検出するために、初期化及びＲＸ
故障モニタ回路１７８はギヤツプタイマ７０の完全な１
サイクルだけ待機する。その時までに送信が開かれない
と、ＴＸゲート信号１７９がイネーブルされる。

ギヤツプタイマ７０の完全な１サイクルがいつ完了した
かを決定するために、スロツト＝０信号４１０が使用さ
れる。スロツト番号１７０は５１１のパルスにより最初ゼロにセツトされ、そのため
スロツト＝０信号４１０は最初真（例えば、ハイ）であ
る。スロツト番号１７０が７５により増分されると、スロツト＝０信号４１０は偽
（例えば、ロー）となる。スロツト＝０信号４１０が二
度目にハイとなると、ギヤツプタイマ７０はサイクルを
完了している。

スロツト＝０信号４１０はＯＲゲート５２０、ＡＮＤゲ
ート５２１及びＯＲゲート５２を介してフリツプフロツ
プ５２５のＤ入力に接続される。

７５はフリツプフロツプ５３０によりシステムクロツク
２５０の１サイクルだけ遅延される。フリツプフロツプ
５３０の出力はＡＮＤゲート５２６を介してフリツプフ
ロツプ５２５のクロツク入力へ接続される。

７５のこの遅延はスロツト＝０信号４１０が二度目にハ
イとなるまでスロツト＝０信号４１０が安定でさらにフ
リツプフロツプ５２５がスロツト＝０信号４１０により
セツトされるのを防止するのを保証する。スロツト＝０
信号４１０が二度ハイとなる場合は、フリツプフロツプ
５３０により遅延された７５によりフリツプフロツプ５２５へクロツクされ、ＴＸゲート信号１７９は真（例えば、ハイ）とされる。

デツドネツトワーク上の前記初期化において、同時に一
つ以上のノードが初期化されることがある。この場合、
２つもしくはそれ以上のノードが同時に送信開始して互
いに送信干渉することがある。これはどのノードもまだ
妥当なソースアドレスを聞いておらず、そのため同期化
が達成されていないためにあり得る。初期化及びＲＸ故
障モニタ回路１７８は第１の送信からのソースアドレス
フイールド５３がエラー無しで受信されるのを保証する
ことによりこのような一致をテストする。

初期化期間中に送信のソースアドレスフイールド５３の
受信にエラーが検出されると、衝突が発生したものと考
えられる。それ以上の衝突を排除するために、初期化及
びＲＸ故障モニタ回路１７８は３９６を発生し、それによりギヤツプタイマ７０はスロ
ツト番号７０をゼロにクリアする。このアクシヨンは干
渉中、すなわちそれ自体の送信にエラーを検出した全て
のノードで行われる。従つて、干渉中の最後のブロード
キヤストが終るとすぐに、干渉中のノードは全てそのギ
ヤツプタイマ７０を同時にゼロから開始させる。次に、
干渉中の全てのノードが最初からこの初期化アルゴリズ
ムを開始する。（すなわち、ギヤツプクロツクの完全な
１サイクルだけ待機し、次にＴＸゲート信号１７９をイ
ネーブルする）。次に、最低番号ノードが最初に送信さ
れ、同期化が達成される。前記エラー状態は次のように
検出される。

ノード自体の送信の始りを検出するために、１２５がフリツプフロツプ５３１のＤ入力に加えられ
る。フリツプフロツプ５３１はシステムクロツク信号２
５０によりクロツクされる。排他的ＯＲゲート５３２、
ＮＡＮＤゲート５３３、及びインバータ５３４はＮＡＮ
Ｄゲート５３３の出力に５３５を発生するように接続されている。ＴＸイネーブ
ル信号が偽から真（例えば、ハイからロー）へ遷移する
たびに、５３５はシステムクロツク２５０の１サイクルの持続時
間の負となるパルスを発生する。

５３５はフリツプフロツプ５４０のプリセツト入力に接
続されている。次に、フリツプフロツプ５４０の出力Ｑ
は“自身ＴＸ”信号５４１であり、それはノード自体の
送信進行中は常にハイである。

フリツプフロツプ５４２、排他的ＯＲゲート５４３、Ａ
ＮＤゲート５４４及びインバータ５４５はＡＮＤゲート
５４４の出力にＲＸ終り信号５４６を発生するように接
続されている。ＲＸ終り信号５４６はキヤリア検出信号
７７が真から偽（例えば、ハイからロー）へ遷移するた
びにシステムクロツク２５０の１サイクルの持続時間の
正となるパルスを発生して、メツセージの終りを知らせ
る。ＲＸ終り信号５４６はフリツプフロツプ５４０のク
ロツク入力に接続されている。フリツプフロツプ５４０
のＤ入力はローに固定され、そのためフリツプフロツプ
５４０、従つて自身ＴＸ信号５４１は各メツセージの終
りにＲＸ終り信号５４６によりクロツクされる時にリセ
ツトされる。

ＡＮＤゲート５５０は初期化期間中にノード自体の送信
と他のノードの送信との衝突を検出するのに使用され
る。ＡＮＤゲート５５０の入力は自身ＴＸ信号５４１、
キヤリア検出信号７７、インバータ５５１を介した１６２及び初期化信号５１６に接続されている。これら
全ての入力がハイであると、ノード自身のソースアドレ
スフイールド５３の受信にエラーが生じておりＡＮＤゲ
ート５５０の出力はハイである。ＡＮＤゲート５５０の
出力はフリツプフロツプ５５２のＤ入力に接続されてい
る。

フリツプフロツプ５５２はＡＮＤゲート５２６の出力に
よりクロツクされる。ソースアドレスフイールド５３の
終りに１６１が偽（例えば、ハイ）となると、立上り縁はＡＮ
Ｄゲート５２６中を伝播してフリツプフロツプ５５２を
クロツクする。その時前記エラー状態が存在すると、フ
リツプフロツプ５５２がセツトされる。

フリツプフロツプ５５２の反転出力は３９６であり、フリツプフロツプ５５２がセツトされる
時に真（例えば、ロー）となる。

３９６はギヤツプタイマ７０に加えられ、前記したよう
にスロツト番号１７０をゼロにクリアする。

３９６はＡＮＤゲート５６０の１入力へも加えられ、ロ
ーであれば、ＡＮＤゲート５６０の出力をローとする。
ＡＮＤゲート５６０の出力がローであるため、フリツプ
フロツプ５２５はもはやＡＮＤゲート５６０を介したＴ
Ｘゲート信号１７９の帰還によりセツトに保持されな
い。従つて、３９６のローにより、フリツプフロツプ５２５は次にク
ロツクされる時リセツトされ、ＴＸゲート信号は偽（例
えば、ロー）とされる。

干渉中の最後のメツセージが終ると、前記プロセスが繰
り返される。干渉中のこれらのノードの最低ノードアド
レスを有するノードが最初に送信開始する。例えば、前
の衝突を開いていないさらに多くのノードがネツトワー
クに連結しようとしてさらに衝突が生じると、妥当なソ
ースアドレスフイールド５３がブロードキヤストされる
まで前記プロセスが繰り返される。

初期化及びＲＸ故障モニタ回路１７８はノードがそれ自
体の送信のキヤリアを検出していないもう一つの故障状
態もモニタする。このような状態は受信機故障状態と呼
ばれ、ノード内の重大な故障を表わす。受信機故障を検
出するために、自身ＴＸ信号５４１がフリツプフロツプ
５７０のＤ入力に接続される。フリツプフロツプ５７０
のクロツク入力は７５に接続される。通常、ノード自身ＴＸメツセージが
受信されている間７５はハイのままでなければならない。しかしながら、
ノードがそれ自身の送信を聞かない場合には、ノードが
消失しているかのように７５にパルスが発生される。

自身ＴＸ信号５４１がハイである間に７５にパルスが生じると、受信機故障が生じておりフリ
ツプフロツプ５７０がセツトされる。フリツプフロツプ
５７０の反転出力は５７１である。

５７１はＡＮＤゲート５７２の１入力に接続される。Ａ
ＮＤゲート５７２の出力はフリツプフロツプ５２５のク
リア入力に接続される。

５７１が真（例えば、ロー）となると、フリツプフロツ
プ５２５がクリアされてＴＸゲート１７９は偽とされ
る。

第１９図及び第２０図を参照として、Ｉ型出力マツピン
グ回路１３０は８つの並列比較及びラツチ回路６００を
含んでいる。各比較及びラツチ回路６００はスロツト番
号バス１７０及びビツトＡＤＤＲバス１６６の組合せで
あるソースＡＤＤＲバス６０１に接続されている。従つ
て、ソースＡＤＤＲバス６０１は１６ビツト幅であり受
信されるビツトに対する完全なヒースビツトアドレスを
指定する。

受信されるとビツトの値はＲＸデータ信号１５５により
示される。

１６７も各比較及びラツチ回路６００に接続されてデー
タをラツチすべき時を示す。

比較及びラツチ回路６００内で（第２０図）、１６ビツ
トラツチ６０２はこの特定出力ビツト６０８にマツプさ
れる入力ビツトを示す一つの特定ソースアドレスを含ん
でいる。この特定ソースアドレスは“マツプアドレス”
と呼ばれる。ラツチ６０２の出力のマツプアドレスはバ
ス６０３を介して１６ビツト比較器６０４の１入力に加
えられる。比較器６０４の他方の入力はソースＡＤＤＲ
バス６０１に接続されている。

比較器６０４の比較が一致を示せば、ＲＸデータ信号１
５５に受信されている入力ビツトはこの出力ビツトにマ
ツプされるビツトである。この場合、比較器６０４の
“Ｐ＝Ｑ”出力６０５はローとなる。この出力６０５は
ＯＲゲート６０６の１入力に加えられ、その出力はラツ
チ６０７のクロツク入力に接続される。ＲＸデータ信号
１５５はラツチ６０７のＤ入力に接続され、１６７がＯＲゲート６０６の他方の入力に接続される。

ソースＡＤＤＲ６０１がラツチ６０２に含まれるマツプ
アドレスと一致すれば、比較器６０４の出力６０５はロ
ーであり１６７の引下げ縁によりＲＸデータ信号１５５はラツチ
６０７へラツチされる。次に、ラツチ６０７の出力は比
較及びラツチ回路６００の出力信号６０８である。ビツ
トソースベス６０１がラツチ６０２に含まれるマツプア
ドレスと一致しない場合は、比較器６０４の出力６０５
はハイのままであり、１６７はＯＲゲート６０６によりブロツクされる。

従つて、Ｉ型出力マツピング回路１３０はラツチ６０２
に含まれるマツプアドレスにより指定されるアドレス入
力ビツトの値を出力６０８へマツプする。Ｉ型出力マツ
ピング回路１３０のこの実施例において、ラツチ６０２
内のマツプアドレスは任意のソースアドレスから出力６
０８へ“プログラム”すなわち有効に、“接続”するよ
うに変えることができる。これはＩ型出力マツピング回
路１３０にプログラムフレーム５１を受信して達成され
る。

到来プログラムフレーム５１を検出するために、スロツ
ト番号１７０が８ビツト比較器６１０の１入力に加えら
れる。比較器６１０の他方の入力は“Ｏ”に接続され
る。すなわち全ての入力が接地される。プログラムフレ
ーム５１が受信されていると、スロツト番号１７０はゼ
ロに等しく、比較器６１０の“Ｐ＝Ｑ”出力６１１はロ
ーとされる。

出力６１１はインバータ６１２を介してカウンタ６１３
のクリア入力へ接続される。カウンタ６１３はフログラ
ムフレーム５１のデータフイールド５４内の３２ビツト
とカウントするのに使用される。カウンタ６１３の３１
のカウントは、カウンタ６１３がゼロから開始するた
め、データフイールド５４の３２のビツト全部が受信さ
れたことを示す。カウンタ６１３の出力ＱＡ〜ＱＨはＡＮＤゲート６３０の入力に与えられる。３１のカウン
トに達すると、ＡＮＤゲート６３０の出力６１４はハイ
となる。

出力６１４はＮＯＲゲート６１５の１入力に接続され
る。ＮＯＲゲート６１５の他方の入力は１６７である。カウンタ６１３がクリアされると、出力
６１４のローにより１６７はＮＯＲゲート６１５の出へ通されゲートＲＸス
トローブ信号６１６することができる。

ゲーテツドＲＸストローブ信号６１６は３つの直列接続
シフトレジスタ６１７〜６１９のクロツク入力及びカウ
ンタ６１３のクロツク入力に接続される。

１６７の各パルスはゲーテツドＲＸストローブ信号６１
６にパルスを発生してカウンタ６１３を増分させ、ＲＸ
データ信号１５５を第１のシフトレジスタ段６１７へシ
フトさせる。プログラムフレーム５１のデータフイール
ド５４内の３２ビツトが受信された後、ＡＮＤゲート６
３０の出力６１４はハイとなりＮＯＲゲート６１５の出
力のゲーテツドＲＸストローブ信号６１６をローとし
て、シフトレジスタ６１７〜６１９及びカウンタ６１３
へさらにクロツクが与えられるのを阻止する。

この点において、プログラムフレーム５１の“ｔｏ”ノ
ード＃サブフイールド６０は８段シフトレジスタ６１９
内に格納され、プログラムフレーム５１の入力マツプア
ドレス６５は１６段シフトレジスタ６１８に格納され、
プログラムフレーム５１の出力ビツトアドレスフイール
ド６３は８段シフトレジスタ６１７に格納される。

プログラムフレーム５１のデータフイールド５４内の３
２ビツトを受信した時、“ｔｏ”ノード＃サブフイール
ド６０が調べられてプログラムフレーム５１がこのノー
ドにアドレスされるかどうかを決定する。シフトレジス
タ６１９の“ｔｏ”ノード＃サブフイールド６０は比較
器６２２の１入力に接続される。比較器６２２の他方の
入力は、このノード自身のアドレスである、ノード＃バ
ス１８２に接続される。“ｔｏ”ノード＃サブフイール
ド６０がノード＃１８２と等しければ、プログラムフレ
ーム５１はこのノードにアドレスされて受け入れられ
る。

この場合、比較器６２２の“Ｐ＝Ｑ”出力６２３は真
（例えば、ロー）となり、ＮＯＲゲート６２１の１入力
に与えられる。ＮＯＲゲート６２１の他方の入力はイン
バータ６２０を介してＡＮＤゲート６３０の出力に接続
される。ＡＮＤゲート６３０の出力６１４がハイでプロ
グラムフレーム５１のデータフイールド５４の３２のビ
ツト全てが受信されていることを示すと、インバータ６
２０の出力がローとなりＮＯＲゲート６２１の出力６２
４がハイとなる。ＮＯＲゲート６２１の出力はデコーダ
６２５のゲート入力Ｇに接続される。ＮＯＲゲート６２
１の出力６２４がハイでプログラムフレーム５１がこの
ノードにアドレスされることを示すと、デコーダ６２５
がイネーブルされる。

デコーダ６２５の選定入力がシフトレジスタ６１７に含
まれる出力ビツトアドレス６３の下位３ビツトに接続さ
れる。８つの出力段だけがマツプされるため、本実施例
では下位３ビツトだけが使用される。出力ビツトアドレ
ス６３の高位ビツトを使用してより多くの出力段を容易
に供給することができる。

デコーダ６２５は“スリーラインツーエイトライン”型
でありゲートされると、出力ビツトアドレス６３により
選定される出力Ｙ０〜Ｙ７の一つをローとする。各出力
Ｙ０〜Ｙ７が比較及びラツチ回路６００の一つに接続さ
れ、選定された比較及びラツチ回路６００によりシフト
レジスタ６１８に格納された入力マツプアドレス６５が
ラツチ６０２へロードされる。その時から、ラツチ６０
２の新しい内容が関連する出力６０８にマツプされる新
しい入力マツプアドレス６５の入力を選定し、再プログ
ラミングが完了する。

広範な応用に対してこの出力マツピングスキームはさま
ざまに変更して適用される。例えば、持久型回路を使用
してラツプ６０２を実施し、パワーロス後に全てのラツ
チ６０２を初期プログラムする必要のないようにするこ
とができる。

もう一つの例として、ラツチ６０２を（図示せぬ）１組
のデイツプスイツチで置換したマツピングスキームを使
用することができる後者の場合、デイツプスイツチはデ
イツプスイツチをセツトすることにより各ビツトに対す
るマツピング割当てを手動で再プログラミングする手段
を提供する。本実施例は、再プログラミングをまだ簡単
に行うことができ且つプログラミング端末２５を必要と
しないため、マツピング割当がひんぱんに変更されない
と思われる応用に非常に有効である。

また同業者ならば、出力マツピング回路１３０の出力ビ
ツト数をスケールアツプもしくはダウンして出力ビツト
６０８を多くしたり少くしたりできることをお判り願え
ると思う。

第２１図を参照として、Ｉ型マツピング回路１４０はレ
ベル変換器１４２からの入力ビツト１４３の内容もしく
はプログラミング端末インターフエイス２４からのプロ
グラミング情報をロードできる３２ビツトシフトレジス
６５０を含んでいる。ロードされるデータのタイプは入
力／ＰＲＯＧ信号１８４により決定される。入力／ＰＲ
ＯＧ信号１８４がハイであれば１組の３状態ドライバ６
５３がイネーブルされ入力ビツト１４３をバス６５１に
加える。

バス６５１はシフトレジスタ６５０の並列入力の下位８
ビツトに接続される。本実施例は８入力ビツトしか含ま
ないため下位８ビツトのみが使用される。バス６５１に
さらにビツトを加えることにより多数の入力ビツトを容
易に収容することができる。

入力／ＰＲＯＧ信号１８４がローであれば、第２組の３
状態ドライバ６５４がインバータ６５５を介してイネー
ブルされる。この場合、プログラミング端末インターフ
エイス２４の１組のラツチ６５２に含まれるプログラミ
ング情報はバス６５１に加えられる。ラツチ６５２から
の上位２４ビツトは、入力ビツト１４３に使用されない
ため、シフトレジスタ６５０の並列入力に直接加えられ
る。

一度入力／ＰＲＯＧ信号１８４がタイミング及びコント
ロール回路１８０によりシフトレジスタ６５０の適切な
ソースを選定するようにセツトされると、１８５に負となるパルスが生じる。

１８５はシフトレジスタ６５０のロード入力に接続され
て並列入力にデータをラツチする。シフトレジスタ６５
０のシリアル出力はシリアルデータイン信号１９９であ
る。シフトクロツク信号１９７はシフトレジスタ６５０
のクロツク入力に接続される。シフトクロツク信号１９
７に立上り縁が生じるたびに、シフトレジスタ６５０は
１だけシフトされ、次の逐次ビツトをシリアルデータイ
ン信号１９９へ加える。

１８５はフリツプフロツプ６５９のクリア入力にも与え
られる。

１８５の負となるパルスによりフリツプフロツプ６５９
がクリアされる。これが生じると、１８６であるフリツプフロツプ６５９の出力Ｑはローと
なり、Ｉ型入力カマツピング回路１４０からのデータが
準備完了していることを知らせる。

次に、カウンタ６６０を使用してシフトレジスタ６５０
の内容をシフトアウトするのに必要なシフトクロツク信
号１９７の発生数をカウントする。使用する正確なカウ
ントはラツチされたデータの種類（入力ビツト１４３か
プログラミング情報）に依存する。入力ビツト１４３が
ラツチされていると、最終ビツトをシフトレジスタ６５
０にシフトするのにシフトクロツク１９７の８サイクル
を必要とする。これら８サイクルは、カウンタ６６０が
ゼロから開始しているため、その７カウントに対応す
る。一方、ラツチ６５２からのプログラミング情報がシ
フトレジスタ６５０にラツチされておれば、カウンタ６
６０の３１のカウントに対応してシフトクロツク信号１
９７の３２サイクルが必要とされる。

カウンタ６６０は１８５の負となるパルスにゼロよりクリアされ、シフト
クロツク信号１９７の各立上り縁に対して増分される。
カウンタ６６０の出力ＱＡ，ＱＢ及びＱＣは下位３ビツ
トであり、各々がＡＮＤゲート６６１の入力に接続され
ている。従つて、ＡＮＤゲート６６１の出力はこれらの
下位３ビツトが、“７”に等しい時は常にハイである。

ＡＮＤゲート６６１の出力はＡＮＤゲート６６２の１入
力に加えられる。ＡＮＤゲート６６２の他方の入力は入
力／ＰＲＯＧ信号１８４へ接続される。従つて、入力／
ＰＲＯＧ信号１８４がハイで入力ビツト１４３がシフト
レジスタ６５０にロードされていること示し、且つＡＮ
Ｄゲート６６１の出力がハイでカウンタ６６０のカウン
トが“７”に達したことを示すと、ＡＮＤゲート６６２
の出力がハイとなりＯＲゲート６６３を介してフリツプ
フロツプ６５９のＤ入力に加えられる。フリツプフロツ
プ６５９のクロツク入力はインバータ６６４を介してシ
フトクロツク信号１９７へ接続され、フリツプフロツプ
６５９はシフトクロツク信号１９７の引下縁によりビツ
ト期間間にクロツクインされる。

ＯＲゲート６６３の出力がハイになると、正しい数のデ
ータビツトがシフトレジスタ６５０からシフトアウトさ
れている。次に、このハイはフリツプフロツプ６５９へ
クロツクされる。フリツプフロツプ６５９の出力は１８６であり、それはローからハイへ遷移すると、シフ
トレジスタ６５０の内容がシフトアウトされたことを示
す。同時に、フリツプフロツプ６５９の反転出力はフ
リツプフロツプ６５９のプリセツト入力に加えられる。
フリツプフロツプ６５９がセツトされると、反転出力
がローとなつて、１８５の負となるパルスにより再びクリアされるまでフ
リツプフロツプ６５９をセツトし続ける。

ＡＮＤゲート６６５は入力／ＰＲＯＧ信号１８４がロー
である時にカウンタ６６０の“３１”のカウントを検出
して、プログラミング情報の３２ビツトがシフトレジス
タ６５０にラツチされていることを知らせるのに使用さ
れる。その場合、インバータ６５５の出力はハイであり
ＡＮＤゲート６６５の１入力に加えられる。ＡＮＤゲー
ト６６５の他方の入力はカウンタ６６０のＱＤ及びＱＥ
出力及びＡＮＤゲート６６１の出力に接続される。カウ
ンタ６６０のカウントが３１に達していればこれらの入
力は全てハイである。次に、ＡＮＤゲート６６５の出力
がハイとなりＯＲゲート６６３の他方の入力に加えられ
て前と同様にフリツプフロツプをセツトする。

プログラミング端末２５はマイクロプロセツサベースシ
ステムであり、代表的なデータ、アドレス及びコントロ
ールバス６７０〜６７２を使用している。バス６７０〜
６７２はプログラミングインターフエイス２４に接続さ
れており、通常一時に８ビツトの語を公知の方法でラツ
チ６５２へ連続的にゲートすることにより所望のプログ
ラミング情報をラツチ６５２にロードすることができ
る。

プログラミング端末インターフエイス２４はまた公知の
方法でバス６７０〜６７２に接続された個別入力６７３
及び６７４を含んでいる。プログラミング端末２５が所
望のプログラミング情報をラツチ６５２に与えると、個
別出力６７４が一時的にローにパルスされてフリツプフ
ロツプ６７５をセツトする。フリツプフロツプ６７５の
反転出力は１８３であり、それはＩ型入力マツピング回路１４０か
らプログラミング情報を利用できることをＴＸタイミン
グ及びコントロール回路１８０に示す。

１８３は個別入力６７３にも接続され、そのためプログ
ラミング端末２５は１８３の状態をモニタすることができる。後記するよう
に、プログラミング情報が送信されるとフリツプフロツ
プ６７５がリセツトされる。個別入力６７３の１８３をモニタすることにより、プログラミング端末２
５はいつプログラミング情報が送受信されたかを確かめ
ることができる。

次のようにプログラミング情報をシフトレジスタ６５０
からシフトアウトするとフリツプフロツプ６７５がリセ
ツトされる。入力／ＰＲＯＧ信号１８４はＯＲゲート６
７６の１入力に接続される。ＯＲゲート６７６の他方の
入力は１８６に接続される。入力／ＰＲＯＧ信号１８４がロー
でシフトレジスタ６５０にプログラミング情報がラツチ
されていることを知らせ、且つ１８６がローからハイへ遷移すると、ＯＲゲート６７６
の出力の立上縁がフリツプフロツプ６７５のクロツク入
力に加えられフリツプフロツプ６７５のＤ入力に固定さ
れたローをクロツクインする。従つて、１８３はハイ状態に回復されてプログラミング情報をも
はや利用できないことを知らせ、プログラミングサイク
ルが完了する。

第２２図を参照として、本発明の第２の実施例はII型ノ
ード１１である。II型ノード１１は同じネツトワークイ
ンターフエイス１２０及びＩ型ノード１０としてバス２
０への接続を含んでいる。しかしながら、入出力ビツト
がマツプされる方法は完全に異なり、本発明によりビツ
トをマツプするのに可能な大量の柔軟性を示す。II型ノ
ードIIはII型出力マツピング回路７００及びII型入力マ
ツピング回路７１０を含み、それらはＩ型ノード１０と
してそれぞれ同じバス１３１及び１４１を使用してネツ
トワークインターフエイス１２０に接続される。

共有メモリ３０はランダムアクセスメモリ（ＲＡＭ）７
２０を含んでいる。ＲＡＭ７２０はＲＡＭ７２０をリー
ド及びライトするのに必要なアドレス、データおよびコ
ントロール信号を含む共有バス７２１に接続されてい
る。共有バス７２１はII型出力マツピング回路７００か
らのバス３２、II型入力マツピング回路７１０からのバ
ス４０もしくはホストコントローラ３１からのバス３９
に接続することができる。

これらのバス３２，４０及び３９と共有バス７２１間の
接続は３つの双方向トランシーバ７２２の中の一つをイ
ネーブルして行われる。各トランシーバ７２２が調停回
路７２３により駆動されるイネーブル入力を有してい
る。調停回路７２３は全てのバス３２，４０及び３９を
モニタして、その中のいずれがＲＡＭ７２０へのアクセ
スを要求しているかを決定する。

バス３２，４０及び３９の中の一つだけがＲＡＭ７２０
へのアクセスを要求している場合には、要求中のバスに
対応するトランシーバ７２２のイネーブル入力がイネー
ブルされる。バス３２，４０及び３９の中の一つ以上の
バスが同時にＲＡＭ７２０へのアクセスを要求している
場合には、調停回路７２３が優先スキームに基いて要求
中のバスの一つに対応するトランシーバ７２２をイネー
ブルする。II型入力マツピング回路７１０からのバス４
０に最優先順位が与えられ、II型出力マツピング回路７
００からのバス３２に第２の優先順位が与えられ、ホス
トコントローラ３１からのバス３９に最低優先順位が与
えられる。

ＲＡＭ７２０へのアクセスを待つ間にデータが失われな
いことを保証するために、マツピング回路７００，７１
０及びホストコントローラ３１は充分にバツフアリング
されている。

オプシヨンとして、ホストコントローラ３１はバス３９
を延長させることによりII型入力マツピング回路７１０
のプログラミングポート２４へプログラミングメツセー
ジを送るように接続することができる。この場合、独立
したプログラミング端末２５は不要であり、ホストコン
トローラ３１が直接Ｉ型出力マツピング回路１３０をプ
ログラムすることができる。

さらに第２２図を参照として、II型出力マツピング回路
７００はネツトワークインターフエイス１２０からバス
１３０を介して逐次入力ビツトを受信し、それらを８ビ
ツト並列バイトにバツフアすることができる。メツセー
ジの終りに完全な８ビツトバイトもしくは部分バイトを
受信した後、調停回路７２３に対してそのバイトをＲＡ
Ｍ７２０に書き込むメモリサイクルが要求される。メモ
リサイクルが許可されると、II型出力マツピング回路７
００はＲＡＭ７２０に入力されたばかりのバイトを入力
を送信したノードのノード＃１８２に対応する位置に書
き込む。

従つて、ＲＡＭ７２０はネツトワークの各ノードからの
入力を記憶する専用エリア７２５により構成される。各
スロツトに対して３２バイトが確保され、従つて任意の
一つのノードから最大２５６の入力ビツトを格納するこ
とができる。

スロツト０期間中にプログラムフレーム５１が受信され
ると、その情報は他のノードからの入力と同じスロツト
＃０に対応するＲＡＭ７２０のエリアに記憶される。次
に、ホストコントローラ３１が専用エリア７２５を周期
的に問い合せてネツトワークの他の全てのノードからの
入力に対する最も最近の値及びスロツト＃０からのプロ
グラミング情報を得る。

II型入力マツピング回路７１０がその入力値を送信する
時間となると、調停回路７２３に対してメモリサイクル
の要求が出される。そのメモリ要求が許可されると、II
型マツピング回路７１０はＲＡＭ７２０の最も最近のホ
スト出力７２６を得るための専用エリアから読み取りを
行う。

II型入力マツピング回路７１０がロードされると、ホス
ト出力７２６はバス１４１に逐次シフトされてネツトワ
ークインターフエイス１２０により送信される。ホスト
出力７２６はホストコントローラ３１によりＲＡＭ７２
０に与えられ、ホストコントローラ３１に接続された入
力３５もしくはホストコントローラ３１内の内部プロセ
スから得ることができる。

第２３図および第２４図を参照として、ＲＸデータ回線
１５５上のシリアルデータはデコード及びラツチ回路７
３０により並列８ビツトに変換される。デコード及びラ
ツチ回路７３０は入力としてビツトＡＤＤＲ１６６の下
位３ビツト７３１を受信する。これらの下位３ビツト７
３１はバツフアされる８ビツトのいずれが現在受信され
ているかを示す。

デコード及びラツチ回路７３０（第２４図）内におい
て、下位３ビツト７３１がスリーラインツーエイトライ
ンデコーダ７３２の入力に加えられる。デコーダ７３２
のゲート入力は１６７に接続されている。デコーダ７３２の出力Ｙ０−
Ｙ７はそれぞれデータフリツプフロツプ７３３及び“修
正”フリツプフロツプ７３４の入力に接続される。ＲＸ
データ信号１５５は各データフリツプフロツプ７３３の
Ｄ入力に接続され、各“修正”フリツプフロツプ７３４
のＤ入力は常時ハイに接続される。このようにして、Ｒ
Ｘデータ信号１５５からのデータはデータフリツプフロ
ツプ７３３にラツチされ、対応する“修正”フリツプフ
ロツプ７３４がハイにセツトされる。

これらの“修正”フリツプフロツプの目的はどのデータ
ビツトが受信され従つてＲＡＭ７２０へ書き込まれるか
を示すことである。これは各サイクルにおいて８ビツト
全てが書き込まれるわけではないために必要である。こ
れは２つの理由で生じる。第１に、入力ビツトの一つに
ビツトエラーが生じることがある。この場合、下位３ビ
ツト７３１は１６７にパルスを受信することなく増分される。第２
に、受信される入力ビツト数は８の正確な倍数ではな
く、その場合受信される最終バイトは部分バイトであ
る。従つて、“修正”フリツプフロツプ７３４を使用し
て対応するデータフリツプフロツプ７３３のいずれが妥
当データを含みＲＡＭ７２０に書き込まれるかを示す。

ビツトＡＤＤＲ１６６の下位３ビツト７３１はまたそれ
ぞれＮＯＲゲート７３６の入力へも接続される。従つ
て、ＮＯＲゲート７３６の出力は下位３ビツト７３１が
全てゼロに等しい場合は常にハイとなる。フリツプフロ
ツプ７３７、排他的ＯＲゲート７３８、及びＮＡＮＤゲ
ート７３９はＮＯＲゲート７３６の出力がローからハイ
へ遷移する時、すなわち下位３ビツト７３１がゼロとな
る時は常に、システムクロツク２５０の１サイクルに等
しい持続時間を有する一つの負となるパルスをＮＡＮＤ
ゲートの出力に生じるために使用される。これは入力ビ
ツト流の各８ビツト間、及びＲＸビツトカウンタ及びコ
ントロール回路１６５がリセツトされる時の入力メツセ
ージに終りに生じる。

ＮＡＮＤゲート７３９の出力は７４０であり、読取／修正／書込バツフア及びコントロ
ール回路７４１に接続されている。

７４０の負となるパルスにより、読取／修正／書込バツ
フア及びコントロール回路７４１はメモリサイクルを開
始する。

７４０はまた一対の遅延素子７５２を介して各“修正”
フリツプフロツプ７３４のクリア入力にも接続され、従
つて次の８ビツトを入力開始する前にそれらをゼロにリ
セツトする。

各フリツプフロツプ７３３の出力Ｑは“データビツト”
バス７４２に並列に接続され、各“修正”フリツプフロ
ツプ７３４の出力Ｑは“修正ビツト”バス７４３に並列
に接続されている。

７４０の引下縁により、データビツトバス７４２及び修
正ビツトバス７４３は読取／修正／書込バツフア及びコ
ントロール回路７４１へラツチされ、メモリサイクルが
開始する。

受信されたばかりのバイトが書き込まれるＲＡＭ７２０
に対するアドレスを引き出すために、１６７がクロツク入力としてラツチ７４５に接続され
る。

１６７がデータビツトをデコード及びラツチ回路７３０
にラツチするたびに、ラツチ７４５もクロツクされビツ
トＡＤＤＲ１６６の上位５ビツト７４７及びスロツト番
号１７０により構成されたメモリアドレス７４６をロー
ドする。従つて、メモリアドレス７４６はスロツト番号
１７０に対応するアドレスを指定しビツトＡＤＤＲ１６
６の上位５ビツト７４７からなるバイトカウントを含
み、一つのデータフレーム５０中の任意数の入力、例え
ば多重バイトの受信を行う。

７４０の引下縁により、ラツト７４５の出力が読取／修
正／書込バツフア及びコントロール回路７４１によりロ
ードされる。

次に、読取／修正／書込バツフア及びコントロール回路
７４１はＲＡＭ７２０を更新するのに必要な総ての情報
を含んでいる。バス３２はデータバス７４９、コントロ
ールバス７５０及びアドレスバス７４８からなつてい
る。読取／修正／書込バツフア及びコントロール回路７
４１はこれらのバス７４８〜７５０を使用して最初に調
停回路７２３から読取サイクリを要求する。

読取要求が許可されると、予めラツチ７４５からロード
されたアドレスがアドレスバス７４８に加えられ、ＲＡ
Ｍ７２０のその位置における８ビツトがデータバス７４
９へ入力される。次に、そのバイトの現在の内容には修
正ビツトバス７４３からの対応するビツトがハイである
各ビツト位置に対してデータビツトバス７４２から受信
されたビツトがロードされる。修正ビツト７４３のいず
れかがローであれば、読み取つたばかりのＲＡＭ７２０
の現在の内容の対応するビツトは変らない。

次に、調停回路７２３から書込サイクルを要求し修正さ
れたバイトをＲＡＭ７２０のそれを読み取つたのと同じ
アドレスへ書き込むことにより、結果として生じる修正
されたバイトがＲＡＭ７２０へ書き戻される。デコード
及びラツチ回路７３０は８つのシリアルバイトをバツフ
アするため、読取／修正／書込バツフア及びコントロー
ル回路７４１は読取／修正／書込サイクルを完了させる
８ビツト時間に等しい時間を有し、それは充分な時間で
ある。

第２５図を参照として、II型入力マツピング回路７１０
は第２１図に関して前記したＩ型入力マツピング回路１
４０と実質的に同様に作動するが、シフトレジスタ６５
０にロードされる入力ビツトのソースはレベル変換器１
４２ではなくＲＡＭ７２０である。

II型入力マツピング回路７１０において、ＲＡＭ７２０
の専用位置７２６はホスト出力のために確保される。従
つて、II型入力マツピング回路７１０はデータフレーム
５０の送信サイクルの始めに要求される情報を読み取る
読取サイクルコントロール回路８００を含んでいる。デ
ータフレーム送信の開始は次のように検出される。入力
／ＰＲＯＧ信号１８４がＡＮＤゲート８０１の１入力に
接続される。ＡＮＤゲート８０１の他方の入力がインバ
ータ８０２を介して１８５に接続される。従つて、ＡＮＤゲート８０１の出
力は入力データがラツチされる時は常にハイとなり、開
始信号８０３として読取サイクルコントロール回路８０
０に接続される。

開始信号８０３の立上縁により、読取サイクルコントロ
ール回路８００はコントロールバス８０４に所要信号を
発生して調停回路８２３から読取サイクルを要求する。
読取サイクルが許可されると、ＲＡＭ７２０からのデー
タがバス８０５を介して３状態ドライバ６５３に接続さ
れる。行われる読取サイクルに対して入力／ＰＲＯＧ信
号１８４はハイでなければならないため、３状態ドライ
バ６５３がイネーブルされバス８０５上のデータがバス
６５１を介してシフトレジスタ６５０に接続される。

ＲＡＭ７２０からの読取サイクルが行われるアドレスは
バス８０６に供給される固定アドレス８０７である。固
定アドレス８０７はＲＡＭ７２０内のホスト出力７２６
の位置に対応し、それは入力値を格納するための専用エ
リア７２５の外側である。本実施例において、II型ノー
ド１１は最大１バイトの出力を有するものと仮定してい
るため、固定アドレス８０７では１バイトを読み取るだ
けでよい。ノード当り一つより多い出力バイトを使用す
る場合には、ホスト出力７２６に対していくつかのバイ
トを確保することによりＲＡＭ７２０を簡便に割り当て
ることができる。次に、アドレスバス８０６は（図示せ
ぬ）カウンタに接続することができ、それは最初に固定
アドレス８０７がロードされ送信される各バイトに対し
てカウントアツプするようにクロツクされる。

読取サイクルコントロール回路８００はコントロール信
号８０４をモニタして読取サイクルの完了時を決定す
る。前記したように、バス４０にはできるだけ速く送信
データをシフトレジスタ６５０に入れるために調停回路
７２３により最高優先順位が付与されているため、この
読取サイクルを完了させる際の遅延は最小限である。読
取サイクルが完了すると、読取サイクルコントロール回
路８００は妥当信号８１０に負となるパルスを発生し、
それはシフトレジスタ６５０のロード入力に接続され
る。従つて、バス８０５のデータはシフトレジスタ６５
０にラツチされて送信準備完了する。

その後、II型入力マツピング回路７１０はＩ型モツピン
グ回路１４０と同様に作動し、シフトクロツク信号１９
７はシフトレジスタ６５０の内容をシリアルデータイン
回線１９９へシフトアウトする。II型入力マツピング回
路７１０のプログラミング端末インターフエイス２４も
Ｉ型入力マツピング回路１４０のそれと同様に作動する
が、データ、アドレス及びコントロールバス６７０〜６
７２はプログラミング端末バス１４５ではなくホストコ
ントローラバス３９に接続されている。

第２６図を参照として、本発明のもう一つの実施例にお
いて、第１図のバス２０はアクテイブなスターネツトワ
ーク９００内に配置することができる。ノード間の送信
メデイアの唯一の条件はメデイアがブロードキヤトスメ
デイアであり、全てのノードが全ての送信を聞けること
である。

第２６図の実施例は、例えば、代表的な産業環境に応用
できる本発明を表わしている。いくつかの個別入力１７
及び出力１８がＩ型ノード１０によりサービスされる。
ノード９２０はＩ型ノード１０をプログラムするプログ
ラミング端末２５に接続されているプログラミングポー
ト２４を含んでいる。

Ｉ／Ｏインターフエイスラツク９０１はII型ノード１１
に対するホストコントローラ３１として機能するＩ／Ｏ
アダプタ９０２を含んでいる。この場合、共有メモリ３
０はＩ／Ｏアダプタ９０２内に含まれそれぞれ入力及び
出力バス３２，４０によりII型ノード１１へ接続されて
いる。

産業プロセスを制御するプログラマブルコントローラ９
０５が含まれている。実際のＩ／Ｏデバイスに接続する
かわりに、プログラマブルコントローラ９０５はＩ／Ｏ
スキヤナ９０６を含んでおりそれはバス３２及び４０を
介してII型ノード１１とインターフエイスする共有メモ
リ３０を含んでいる。次に、Ｉ／Ｏスキヤナ９０６はあ
たかもＩ／Ｏ情報がＩ／Ｏスキヤナ９０６により実際に
ローカルに走査されたかのようにII型ノード１１を介し
てネツトワーク９００からＩ／Ｏ情報を得る。さらに、
入出力点の実際の物理的位置はＩ／Ｏスキヤナ９０６と
は無関係であり、情報は本発明のネツトワークにより自
動的に共有メモリ３０に単に維持されるだけであり、Ｉ
／Ｏスキヤナ９０６の動作が著しく簡単化される。

汎用コンピユータ９１０も共有メモリ３０及びII型ノー
ド１１を介してネツトワーク９００に接続される。汎用
コンピユータ９１０はネツトワーク９００上の入出力ビ
ツトをフラグもしくはシリアルコード化メツセージとし
て使用することによりプログラマブルコントローラ９０
５から監視情報を得るのに使用することができる。本発
明のネツトワークの高速応答時間により、シリアルメツ
セージの通信にデータビツトを使用することが大いに実
用的となる。

最後に、同業者であれば、ノード９２０により表わされ
る他の多くの種類のノードを使用して本発明のネツトワ
ーク上で通信を行えることがお判り願えると思う。

例えば、出力マツピングだけで入力マツピングを含まな
いノードを構成することができる。同様に入力のみのノ
ードも考えられる。さらに、本発明のマツピングケーパ
ビリテイは極めて柔軟であり多種のマツピングを単一ノ
ードで結合することができる。ノードはＩ型の入力マツ
ピング及び他種の出力マツピングを含むことができ、他
種の入出力マツピングを含むこともできる。

【図面の簡単な説明】

第１図は本発明のビツトオリエンテツド通信ネツトワー
クのブロツク図、第２図は第１図のネツトワーク上のメ
ツセージフオーマツトの略図、第３Ａ図は第１図のネツ
トワークの対応する内容を有するスロツト数テーブル、
第３Ｂ図は第１図のネツトワーク上の正規のタイムスロ
ツト割当てを示す略図、第３Ｃ図は１スロットを欠く第
１図のを示す略図、第３Ｃ図は１スロツトを欠く第１図
のネツトワークに対するタイムスロツト割当てを示す略
図、第３Ｄ図は不等スロツト長を有する第１図のネツト
ワークに対するタイムスロツト割当てを示す略図、第４
図は第１図のネツトワークのノードの内部タイムキーピ
ング機能のブロツク図、第５Ａ図は第３Ｂ図の正規タイ
ムスロツト割当てのタイミング図、第５Ｂ図は第３Ｃ図
の１スロツトを欠くタイムスロツト割当てに対するタイ
ミング図、第６図は第１図のネツトワークの一部を形成
するＩ型ノードのブロツク図、第７図は第６図のＩ型ノ
ードのネツトワークインターフエイス回路のブロツク
図、第８図は第７図のネツトワークインターフエイス回
路の受信部の状態図、第９図は第７図のネツトワークイ
ンターフエイス回路の送信部の状態図、第１０図は第７
図のネツトワークインターフエイスのマンチエスタデコ
ーダ回路の回路図、第１１図は第１０図のマンチエスタ
デコーダ回路のタイミング図、第１２図は第７図のネツ
トワークインターフエイスのキヤリアデコーダ回路の回
路図、第１３図は第７図のネツトワークインターフエイ
スのアドレスフイールドカウンタ回路の回路図、第１４
図は第７図のネツトワークインターフエイスのＲＸビツ
トカウンタ及びコントロール回路の回路図、第１５図は
第７図のネツトワークインターフエイスのギヤツプクロ
ツク発生器回路の回路図、第１６図は第７図のネツトワ
ークインターフエイスのギヤツプタイマー回路の回路
図、第１７図は第７図のネツトワークインターフエイス
のＴＸタイミング及びコントロール回路の回路図、第１
８図は第７図のネツトワークインターフエイスの初期化
及びＲＸ故障モニター回路の回路図、第１９図は第６図
のＩ型ノードの出力マツピング回路のブロツク図、第２
０図は第１９図の出力マツピング回路の比較及びラツチ
回路の回路図、第２１図は第６図のＩ型ノードの入力マ
ツピング回路のブロツク図、第２２図は第１図のネツト
ワークの一部を形成するII型ノードのブロツク図、第２
３図は第２２図のII型ノードの出力マツピング回路のブ
ロツク図、第２４図は第２３図の出力マツピング回路の
デコード及びラツチ回路の回路図、第２５図は第２２図
のII型ノードの入力マツピング回路のブロツク図、第２
６図は本発明のビツトオリエンテツドネツトワークの第
２の実施例のブロツク図である。参照符号の説明１０……Ｉ型ノード１１……II型ノード１４〜１６、３７，３８……入出力装置２４……プログラミングポート２５……プログラミング端末３０……共有メモリ３１……ホストコントローラ３４，９０１……Ｉ／Ｏラツク７０，５００……ギヤツプタイマ７１，８１……文字板７２，８２……ギヤツプタイマポインタ７４，２４９，２６０，３２０，４２７，４３６，６１
７〜６１９，６５０……シフトレジスタ７６……キヤリア検出器８０……ギヤツプクロツクゼネレータ１２０……ネツトワークインターフエイス１２２……受信機１２４……送信機１３０……Ｉ型出力マツピング回路１３２，１４２……出力レベル変換器１４０……Ｉ型入力マツピング回路１５０……受信部１５１……送信部１５２……マンチエスタデコーダ１６０……アドレスフイールドカウンタ１６５……ＲＸビツトカウンタ及びコントロール回路１７２，１７５，１８１……デイツプスイツチ１７８……ＲＸ故障モニタ回路１８０……ＴＸタイミング及びコントロール回路１９０……ＴＸシフトレジスタ１９５……マンチエスタエンコーダ２５２，２５５，２７０，２７２，３０６，３８８，４
２７，４３２，５３２，５４３，７３８……排他的ＯＲ
ゲート２５７……ＰＬＬ２６１，２７８，２８１，２８３，３０５，３２５，３
２９，３３３，３４２，４１１，４１４，４２１，４２
２，４２６，４３３，４４０，４４１，４４２，５１
５，５２５，５３０，５３１，５４０，５４２，５５
２，５７０，６５９，６７５，７３３，７３４，７３７
……フリツプフロツプ２７５，２７６，３２７，３４７，３６３，３８５，３
９５，４３１，５１９，５２１，５２６，５４４，５５
０，５６０，５７２，６３０，６６１，６６２，６６
５，８０１……ＡＮＤゲート２７７，４２８，５１７，５２０，５２２，６０６，６
６３，６７６……ＯＲゲート２７９，２８４，３０２，３２６，３２８，３３１，３
３２，３４１，３６４，３８４，４０６，４１２，４２
３，５３４，５５１，６１２，６２０，６６４，８０２
……インバータ３００，３３０，３４７，３６０，３６１，３８０，６
１３，６６０……カウンタ３０３，３０７，３４５，３８６，４０２，４０７，４
２９，５１０，５３３，７３９……ＮＡＮＤゲート３４３，７３６……ＮＯＲゲート３６６，３９１，４００，４０３，６０４，６１０，６
２２……比較器５０２……タイミング抵抗器５０３……タイミングコンデンサ５０５……手動リセツトスイツチ５０６……電圧モニタ回路５０７，５０８……トランジスタ５０９……抵抗器６００，７３０……ラツチ回路６０２，６０７，６５２，７４５……ラツチ６２５……デコーダ６５３……ドライバ７００……II型出力マツピング回路７１０……II型入力マツピング回路７２０……ＲＡＭ７２２……トランシーバ７２３，８２３……調停回路７３０……デコード及びラツチ回路７３２……スリーラインツーエイトラインデコーダ７４１……読取／修正／書込バツフア及びコントロール
回路７５２……遅延素子８００……読取サイクルコントロール回路９００……スターネツトワーク９０２……Ｉ／Ｏアダプタ９０５……プログラマブルコントローラ９０６……Ｉ／Ｏスキヤナ９１０……汎用コンピユータ９２０……ノード

Claims

【特許請求の範囲】

【請求項１】少なくとも１つの入力リソースと少なくと
も１つの出力リソース間で情報を転送するビットオリエ
ンテッド通信ネットワークにおいて、プロードキャスト通信メディアにより相互接続され、少
なくとも１つの送出ノードと少なくとも１つの受信ノー
ドとを有する複数のノードと、少なくとも１つの入力リソースに接続された少なくとも
１つの送出ノードにおける入力手段であって、上記入力リソースから１つもしくはそれ以上の入力デー
タビットを受信して対応するデータフィールドを発生
し、上記データフィールドは、各入力データビットが上
記データフィールド内の連続するビット位置に置かれた
入力データビットを含み、予め定められた順序の一連の
入力データビットを形成している上記入力手段と、上記入力手段からのデータフィールド及び送出ノードを
識別するソースアドレスフィールドを含むメッセージを
通信メディア上の全てのノードへブロードキャストする
各送出ノードにおける送信手段と、送出ノードによってブロードキャストされたメッセージ
を受信する少なくとも１つの受信ノードにおける受信手
段と、出力リソースの１つにおける少なくとも１つの出力リソ
ースビットと上記受信手段とに接続され、各出力リソー
スビットを１つの送出ノードからの上記連続ビット位置
の１つと連合させる各出力リソースビットに対するマッ
プアドレスを有し、受信メッセージ内のソースアドレス
フィールドを検査し、ソースアドレスフィールドによっ
て識別されたソースノードが出力リソースビットの１つ
に連合していれば、受信メッセージ内のデータフィール
ドから連合したビット位置における入力データビットを
抽出し、上記少なくとも１つの出力リソースビットの状
態を連合した入力データビットの値に対応するように設
定する出力手段と、を具備し、上記入力リソースは上記入力手段に直接接続された少な
くとも１つの物理的入力を有し、上記入力手段は物理的
入力の値をデータフィールド内に含めるために入力デー
タビットのうちの１つに変換するレベル変換器手段を含
んでいるビットオリエンテッド通信ネットワーク。
【請求項２】請求項(1)記載のネットワークにおいて、
少なくとも１つの入力リソースは外部システムを有し、
各外部システムは１つのノードの入力手段に接続されて
おり、各外部システムは外部システムと入力手段間で共
有のメモリを含み、これにより入力手段により共有メモ
リから入力データビットが得られるビットオリエンテッ
ド通信ネットワーク。
【請求項３】請求項(1)又は(2)記載のネットワークにお
いて、出力リソースは少なくとも１つの物理的出力ビッ
トであるビットオリエンテッド通信ネットワーク。
【請求項４】請求項(3)記載のネットワークにおいて、
出力リソースは多重物理的出力ビットを含むビットオリ
エンテッド通信ネットワーク。
【請求項５】請求項(3)記載のネットワークにおいて、新しいマップアドレスが向けられる選定出力手段を少な
くともその１つが示す新しいマップアドレスを含むプロ
グラミング情報を発生するプログラミング端末と、プログラミング情報を含むプログラミングメッセージを
送信する送信手段に接続され、プログラミング端末から
プログラミング情報を受信する１つのノードにおけるプ
ログラミングポートと、受信手段からのプログラミング情報を調べて選定出力手
段にプログラミング情報が向けられるかどうかを決定
し、向けられておればプログラミングメッセージに含ま
れる新しいマップアドレスにより上記少なくとも１つの
選定出力リソースビットのためにマップアドレスを更新
する選定出力手段内のプログラミング手段、とを具備するビットオリエンテッド通信ネットワーク。
【請求項６】請求項(1)又は(2)記載のネットワークにお
いて、少なくとも１つの出力リソースビットは外部シス
テムと出力手段間で共有のメモリ内の予め決められた位
置を有するビットオリエンテッド通信ネットワーク。
【請求項７】請求項(1)記載のネットワークにおいて、
各個別ノードに割り当てられるタイムスロット中に各送
信を生じさせることによりノード間の同期化が達成さ
れ、各ノードに対するタイムスロットはネットワーク内
の他の全てのノードのタイムスロットとラウンドロビン
シーケンスで生じ、ネットワークの全てのノード間でタ
イムスロットを同期化させる受信手段が各ノードに含ま
れており、各受信手段は、現在アクティブなタイムスロットを示す現在のタイムス
ロット値を維持し、メッセージが受信されるたびに更新
されて現在のタイムスロット値をメッセージに含まれる
ソースアドレスフィールドにより識別されるメッセージ
を送出したノードに対応する値にセットし、且つ送信手
段に接続されて現在のタイムスロット値が特定ノードか
ら送信されるように割当てられている固定タイムスロッ
トに等しくなる時を示すギャップタイマ手段と、メッセージが終るとすぐにギャップタイマをラウンドロ
ビンシーケンスで次のタイムスロットへ増分するギャッ
プクロック手段、を具備するビットオリエンテッド通信ネットワーク。
【請求項８】請求項(7)記載のネットワークにおいて、
ギャップクロック手段はまたネットワーク上の任意の２
つのノード間の最大一方向伝播遅延の二倍よりも大きい
固定された所定量の時間の増分周期で、一つのメッセー
ジが終った後で次のメッセージの開始が検出される前に
周期的にラウンドロビンシーケンスでギャップタイマ手
段と次のタイムスロットに増分するビットオリエンテッ
ド通信ネットワーク。
【請求項９】請求項(7)もしくは(8)記載のネットワーク
において、各タイムスロットの持続時間は可変であり、
各個別のノードが送信を行う時間量により決定されるビ
ットオリエンテッド通信ネットワーク。
【請求項１０】ブロードキャスト通信媒体によって相互
接続される１つ以上の付加ノードを含むビットオリエン
テッド通信ネットワークの一部である受信ノード内のデ
ータを処理する方法であり、少なくとも１つの付加ノー
ドはブロードキャスト通信媒体上にブロードキャストメ
ッセージを発生し得る送出ノードであり、受信ノードは
通信ネットワークと送出ノードから受信したメッセージ
を処理する出力リソースとの間に接続され、 (a)送出ノードのソースアドレスを示すソースアドレス
フィールドと、所定の直列順のデータフィールド内にお
ける連続したビット位置を占有する送出ノードに接続さ
れた入力リソースからの一組の現在の入力値を含むデー
タフィールドとを有するメッセージを送出ノードによっ
てブロードキャストされたブロードキャスト通信媒体か
ら受信するステップと、 (b)受信したメッセージ内の現在の入力値を、出力リソ
ース内の少なくとも１つの出力リソースビットにマッピ
ングするステップであって、各出力リソースビットは、
１つの送出ノードから上記連続ビット位置の１つに連合
されており、上記ステップ(b)は (i)受信したメッセージ内のソースアドレスフィールド
を検査し、ソースアドレスフィールドによって識別され
たソースノードが出力リソースビットと連合していれ
ば、受信したメッセージ内のデータフィールドから連合
ビット位置における現在の入力値を抽出するステップ
と、 (ii)上記少なくとも１つの出力リソースビットの状態を
連合した現在の入力値に対応するように設定するステッ
プとを有し、上記少なくとも１つの出力リソースビットは受信ノード
と外部システムとの間に共有された共有メモリ内の所定
位置を有し、マッピングステップ(b)(ii)は連合した現
在の入力値を共有メモリ内の所定の位置に書き込むステ
ップを有するデータ処理方法。
【請求項１１】請求項(10)記載の方法において、上記少
なくとも１つの出力リソースビットは１つ以上の物理的
出力ビットを有するデータ処理方法。
【請求項１２】請求項(10)又は(11)記載の方法において
ステップ(a)は、 (i)受信されるとメッセージの各ビットをテストし、 (ii)ソースアドレスフィールドの受信中にビットエラー
が検出されると、そのメッセージに対してステップ(b)
をスキップし、 (iii)現在の入力値の受信中にビットエラーが検出され
ると、ステップ(b)においてエラーである各現在の入力
値を選択的にマッピングしない、ステップを含むデータ処理方法。
【請求項１３】請求項(10)又は(11)記載の方法におい
て、さらに、 (c)現在のタイムスロット値を含むギャップタイマを受
信メッセージからのソースアドレスフィールドに対応す
るタイムスロット値で更新し、 (d)受信メッセージが終る時にギャップタイマを増分
し、 (e)ネットワーク上の任意の２つのノード間における最
大一方向伝播遅延の二倍よりも大きい固定された所定の
時間量の周期で、受信メッセージが終って次のメッセー
ジの開始が検出される前に周期的にギャップタイマを増
分する、ステップを含むデータ処理方法。
【請求項１４】ブロードキャスト通信媒体によって相互
接続された１つ以上の付加ノードを含むビットオリエン
テッド通信ネットワークの一部である送出ノードにおけ
るデータ処理方法において、 (a)入力リソースから少なくとも１つの入力値を送出ノ
ード内の発信メッセージバッファのデータフィールドへ
転送するステップでありデータフィールドは発信メッセ
ージバッファ内の固定した所定の位置を占有し、各入力
値はデータフィールド内の独自の所定の位置に配置さ
れ、 (b)送出ノードを識別する第１のソースアドレスを発信
メッセージバッファ内の第１ソースアドレスフィールド
へ格納し、従って発信メッセージバッファは本質的に第
１ソースアドレスフィールドとデータフィールドからな
るようにし、 (c)ステップ(i)、(ii)、(iii)を行うことによって、発信
メッセージバッファをブロードキャスト通信媒体上へブ
ロードキャストするステップであって、 (i)ネットワーク上の他のメッセージを受信することに
よって、ギャップタイマに含まれる現在のタイムスロッ
ト値を維持し、各上記受信した他のメッセージの第２の
ソースアドレスフィールド内に含まれる第２のソースア
ドレスに現在のタイムスロット値を設定し、上記他のメ
ッセージを受信しない場合には所定の周期で現在のタイ
ムスロット値を増加し、 (ii)送出ノードによって転送割当てされた固定タイムス
ロット値と現在のタイムスロット値と比較し、 (iii)送出ノードによって転送割当てされた固定タイム
スロット値が、ギャップタイマに含まれる現在のタイム
スロット値と等しい場合には、出力メッセージバッファ
の転送を開始するステップからなり、入力リソースは送出ノードと外部システム間の共有メモ
リを有し、転送ステップ(a)は、共有メモリから上記少
なくとも１つの入力値を読むステップ(i)と、各入力値
をデータフィールド内の対応ビット位置に書き込むステ
ップ(ii)とを有するデータ処理方法。
【請求項１５】請求項(14)記載の方法において、入力リ
ソースは送出ノードに直接接続された少なくとも１つの
物理的入力ビットを有し、転送ステップ（ａ）は、物理
的入力ビットから上記少なくとも１つの入力値を読むス
テップ(i)と、データフィールド内の対応ビット位置に
各入力値を書き込むステップ(ii)とを有するデータ処理
方法。
【請求項１６】複数のノードを含むビットオリエンテッ
ド通信ネットワークの一部であるノードにおけるデータ
処理方法において、 (a)ネットワーク上の送出ノードからブロードキャスト
され、送出ノードのソースアドレスと送出ノードに接続
された入力リソースからの現在の入力値を含むメッセー
ジを受信し、 (b)受信メッセージの入力値を出力リソースへマッピン
グし、 (c)現在のタイムスロット値を含むギャップタイマを受
信メッセージからのソースアドレスに対応するタイムス
ロット値へ更新し、 (d)受信メッセージが終る時にギャップタイマを増分
し、 (e)ネットワーク上の任意の２つのノード間における最
大一方向伝播遅延の２倍よりも大きい固定された所定の
時間量の周期で、受信メッセージが終った後で次のメッ
セージの開始が検出される前にギャップタイマを周期的
に増分し、 (f)受信メッセージの終りに現在のタイムスロットを増
分した後、現在のタイムスロット値をノードによる送信
が割り当てられる固定タイムスロット値と比較し、 (g)ステップ(f)の実施後現在のタイムスロット値が固定
タイムスロット値と等しければ、次のステップを実施す
ることにより出力メッセージを送信し、 (h)入力リソースから少なくとも１つの入力値を発信メ
ッセージバッファのデータフィールドへマッピングし、 (j)ノードを識別するソースアドレスフィールドを発信
メッセージバッファへ格納し、従って発信メッセージバ
ッファは本質的にソースアドレスフィールドとデータフ
ィールドからなるようにし、 (k)発信メッセージバッファをネットワーク上へブロー
ドキャストする、ステップを含むデータ処理方法。
【請求項１７】請求項(16)記載の方法において、出力リ
ソースはノードと外部システム間で共有される共有メモ
リであり、ステップ(b)のマッピングは入力値を共有メ
モリのソースアドレスに対応する位置へ書き込むステッ
プからなるデータ処理方法。
【請求項１８】請求項(16)記載の方法において、出力リ
ソースは少なくとも１つの物理的出力ビットを含み且つ
ステップ(b)のマッピングは、 (i)受信メッセージに含まれるソースアドレスをノード
により維持されるマップアドレスのソースアドレス部と
比較し、 (ii)受信メッセージに含まれるソースアドレスとマップ
アドレスのソースアドレス部がマッチすれば、マップア
ドレスのビットアドレス部により示される入力値を抽出
し、 (iii)抽出された入力値を物理的出力ビットへ転送す
る、ステップからなるデータ処理方法。
【請求項１９】請求項(16)、(17)もしくは(18)記載の方
法において、ステップ(a)は、 (i)受信時に受信メッセージの各ビットをテストし、 (ii)ソースアドレスの任意ビットの受信中にエラーが検
出されれば、そのメッセージに対してステップ(b)及び
(c)をスキップし、 (iii)現在の入力値の受信中にビットエラーが検出され
れば、エラーである各入力値をステップ(b)において選
択的にマッピングしない、ステップを含むデータ処理方法。
【請求項２０】請求項(19)記載の方法において、さらに (l)ギャップタイマに含まれる現在のタイムスロット値
をプログラムメッセージの送信に割り当てられる第２の
固定タイムスロット値と比較し、 (m)プログラミングポートをテストしてプログラミング
端末からプログラミング情報が利用できるかどうかを決
定し、 (n)現在のタイムスロット値が第２の固定タイムスロッ
ト値に等しく且つプログラミング情報が利用できれば、
プログラミング情報を含むプログラミングメッセージを
送信する、ステップを含むデータ処理方法。
【請求項２１】請求項(18)記載の方法においてステップ
(a)は受信メッセージをテストしてそれがプログラミン
グメッセージであるかどうかを決定し、そうであればス
テップ(b)を次のステップ、すなわち、 (o)プログラミングメッセージに含まれるプログラミン
グ情報を調べてプログラミング情報がノードに向けられ
るかどうかを決定し、 (p)プログラミング情報がノードに向けられれば、マッ
プアドレスをプログラミング情報に含まれる新しいマッ
プアドレスで更新する、と置換するデータ処理方法。
【請求項２２】少なくとも１つの付加ノードが、ブロー
ドキャスト通信媒体上にブロードキャストメッセージを
発生することができる送出ノードであるブロードキャス
ト通信媒体によって相互接続された１つ以上の付加ノー
ドを有するビットオリエンテッド通信ネットワークの一
部である受信ノードであって、受信ノードは通信ネット
ワークと送出ノードから受信したメッセージを処理する
出力リソースとの間に接続され、受信ノードは、送出ノードによってブロードキャストされたブロードキ
ャスト通信媒体からメッセージを受信する受信手段であ
り、受信したメッセージは、送出ノードのソースアドレ
スを示すソースアドレスフィールドと、送出ノードに接
続された入力リソースから現在の入力値の組を有するデ
ータフィールドとを含み、現在の入力値の組は、所定の
順序で連続した現在の入力値を形成するためにデータフ
ィールド内の連続したビット位置を占有する上記受信手
段と、出力リソース内の少なくとも１つの出力リソースビット
と受信手段とに接続された出力手段であり、この出力手
段は各出力リソースビットを１つの送出ノードから上記
連続ビット位置の１つと連合し受信メッセージ内のソー
スアドレスフィールドを検査するマッピング手段を有
し、ソースアドレスフィールドによって識別されたソー
スノードが出力リソースビットの１つと連合していれ
ば、マッピング手段は受信メッセージ内のデータフィー
ルドから連合ビット位置における現在の入力値を抽出
し、上記少なくとも１つの出力リソースビットの状態を
連合した現在の入力値に対応するように設定する上記出
力手段と、を備えた受信ノード。
【請求項２３】請求項(22)記載のノードにおいて、出力
リソースはノードと外部システム間で共有される共有メ
モリを有し、マッピング手段は共有メモリの出力リソー
スビットに対応する位置に現在の入力値を書き込む手段
を含むノード。
【請求項２４】請求項(22)記載のノードにおいて、上記
少なくとも１つの出力リソースビットは少なくとも１つ
の物理的出力ビットを有するノード。
【請求項２５】請求項(22)、(23)もしくは(24)におい
て、受信手段は受信時に受信メッセージの各ビットをテ
ストし、ソースアドレスの受信中にビットエラーが検出
されれば出力マッピング手段によりマップされている全
受信メッセージを抑制し、連合した現在の入力値の受信
中にビットエラーが検出される各出力リソースビットの
設定状態をそれぞれ抑制するビットエラーテスト手段を
具備するノード。
【請求項２６】請求項(22)、(23)もしくは(24)記載のノ
ードにおいて、さらに受信メッセージからのソースアドレスに対応するタイム
スロット値により更新されている現在のタイムスロット
値を維持するギャップタイマ手段と、受信メッセージが終る時に現在のタイムスロット値を増
分し、受信メッセージが終って次のメッセージの開始が
検出される前に、ネットワーク上の任意の２つのノード
間の最大一方向伝播遅延の２倍よりも大きい固定された
所定の時間量の周期で現在のタイムスロット値を増分す
るギャップクロック手段、を具備するノード。
【請求項２７】ブロードキャスト通信媒体によって相互
接続された１つ以上の付加ノードを有するビットオリエ
ンテッド通信ネットワークの一部である送出ノードであ
って、入力リソースから少なくとも１つの入力値を発信メッセ
ージバッファのデータフィールドに転送する入力手段で
あって、データフィールドは発信メッセージ内の固定し
た所定の位置を占有し、各入力値はマッピング手段によ
って決定されるデータフィールド内の独自の所定のビッ
ト位置に配置され、上記入力手段は送出ノードを識別す
る第１ソースアドレスを発信メッセージバッファの第１
ソースアドレスフィールド内に配置し、したがって、発
信メッセージバッファは基本的に第一ソースアドレスフ
ィールドとデータフィールドからなるようにする上記入
力手段と、ネットワークから他のメッセージを受信する受信手段で
あり、各上記他のメッセージは第２ソースアドレスフィ
ールド内に含まれる第２ソースアドレスを有する上記受
信手段と、ブロードキャスト通信媒体上に発信メッセージの内容を
ブロードキャストする転送手段であって、この転送手段
は現在のタイムスロット値を有するギャップタイマ(i)
と、受信手段によって受信された各上記他のメッセージ
の第２ソースアドレスに現在のタイムスロット値を設定
することによって現在のタイムスロット値を更新し、上
記他のメッセージが受信されない時には所定の周期で現
在のタイムスロット値を増加する手段(ii)と、現在のタ
イムスロット値をノードによって転送割当てされた固定
タイムスロット値と比較し、固定タイムスロット値が現
在のタイムスロット値と等しいときは、発信メッセージ
バッファの転送が開始される手段(iii)とを有する上記
転送手段と、を備えた送出ノード。
【請求項２８】請求項(27)記載の送出ノードにおいて、
入力リソースは送出ノードと外部システムとの間に共有
された共有メモリを有し、入力手段は共有メモリから上
記少なくとも１つの入力値を読む手段を有する送出ノー
ド。
【請求項２９】請求項(27)記載の送出ノードにおいて、
入力リソースは送出ノードに直接接続された少なくとも
１つの物理的入力ビットを有し、入力手段は上記少なく
とも１つの物理的入力ビットから上記少なくとも１つの
入力値を読む手段を有する送出ノード。
【請求項３０】ネットワーク上の送出ノードからブロー
ドキャストされ、送出ノードからのソースアドレスと送
出ノードに接続された入力リソースからの現在の入力値
を含むメッセージを受信する受信手段と、受信されたメッセージの入力値を出力リソースへマッピ
ングする出力マッピング手段と、受信メッセージからのソースアドレスに対応するタイム
スロット値で更新される現在のタイムスロット値を維持
するギャップタイマ手段と、受信メッセージが終る時に現在のタイムスロット値を増
分し、受信メッセージが終った後次のメッセージの開始
が検出される前に、ネットワーク上の任意の２つのノー
ド間における最大一方向伝播遅延の２倍よりも大きい固
定された所定の時間量の増分周期で現在のタイムスロッ
ト値を増分するギャップクロック手段と、少なくとも１つの入力値を入力リソースから発信メッセ
ージバッファのデータフィールドへマッピングし且つノ
ードを識別するソースアドレスフィールドを発信メッセ
ージバッファへ格納し、従って発信メッセージバッファ
は本質的にソースアドレスフィールド及びデータフィー
ルドからなるようにする入力マッピング手段と、現在のタイムスロット値をノードによる送信が割り当て
られている第１の固定タイムスロット値と比較し、現在
のタイムスロット値が第１の固定タイムスロット値と等
しい時に発信メッセージバッファの送信開始する送信手
段、を具備するビットオリエンテッド通信ネットワークの一
部であるノード。
【請求項３１】請求項(30)記載のノードにおいて、出力
リソースはノードと外部システム間で共有された共有メ
モリであり、出力マッピング手段は共有メモリのソース
アドレスに対応する位置に入力値を書き込む手段を含む
ノード。
【請求項３２】請求項(30)記載のノードにおいて、出力
リソースは少なくとも１つの物理的出力ビットを含み且
つ出力マッピング手段は、受信メッセージに含まれる送出ノードのソースアドレス
を比較手段に維持されたマップアドレスのソースアドレ
ス部と比較する比較手段と、比較手段によりソースアドレスがマッチする場合にはマ
ップアドレスのビットアドレス部により示される入力値
を抽出する抽出手段と、抽出された入力値を物理的出力ビットへ転送する手段を具備するノード。
【請求項３３】請求項(30)、(31)もしくは(32)記載のノ
ードにおいて、受信手段は受信時に受信メッセージの各
ビットをテストし、ソースアドレスの受信中にビットエ
ラーが検出されれば受信メッセージ全体が出力マッピン
グ手段によりマッピングされるのを抑止し、現在の入力
値の受信中にビットエラーが検出される各個別ビットに
対して現在の入力値の個別ビットが出力マッピング手段
によりマッピングされるのを抑止するビットエラーテス
ト手段を含むノード。
【請求項３４】請求項(33)記載のノードにおいて、プロ
グラミング端末からプログラミング情報を受信するプロ
グラミングポートを含み、プログラミング情報は新しい
マップアドレス及び新しいマップアドレスが向けられる
出力リソースを示す行先フィールドを含み、送信手段は
現在のタイムスロット値をプログラミング情報を含むプ
ログラミングメッセージの送信に割り当てられる第２の
固定タイムスロット値と比較する第２の比較手段を含
み、従ってプログラミング端末からプログラミング情報
を利用できる場合には、現在のタイムスロット値が第２
の固定タイムスロット値と等しい時にプログラミングメ
ッセージが開始されるノード。
【請求項３５】請求項(32)記載のノードにおいて、出力
マッピング手段は受信メッセージがプログラミングメッ
セージであり且つプログラミングメッセージがノードに
接続された出力リソースに向けられる場合にプログラミ
ングメッセージに含まれる新しいマップアドレスにより
マップアドレスを更新する手段を含むノード。