KR100427764B1 - 서로 다른 데이터 버스를 가지는 디바이스들의 정합 장치 - Google Patents

서로 다른 데이터 버스를 가지는 디바이스들의 정합 장치 Download PDF

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Abstract

본 발명은 UTOPIA(Universal Test and Operation Physical Interface for ATM) 2에서 서로 다른 데이터 버스를 가지는 디바이스들의 정합에 관한 것으로 특히, UTOPIA 2의 마스터 기능 및 슬레이브 기능을 함께 수행하는 정합 제어부를 통해 ATM 계층과 물리계층 사이의 정합 기능을 분리함으로써, 데이터 버스의 차이로 인해 발생되는 데이터 송수신 성능의 저하를 방지할 수 있는 서로 다른 데이터 버스를 가지는 디바이스들의 정합 장치에 관한 것이다.
종래 UTOPIA 2 정합 장치는 ATM 계층과 물리계층 사이에서 신호 및 데이터를 수동적으로 전달하는 슬레이브로 동작하기 때문에 폴링을 통해 선택된 하나의 어드레스만 처리할 수 있으므로 유효한 셀을 가지고 있는 어드레스는 자기 순서가 올 때까지 기다려야 하고, 이로 인해 데이터 송수신 성능이 저하되는 문제점이 있었다.
본 발명은 UTOPIA 2 정합 장치에서 물리계층에 대한 정합 기능과 ATM 계층에 대한 정합 기능을 분리함으로써, 하나의 어드레스를 처리하는 동안이라도 유효한 셀을 가지고 있는 다른 어드레스를 처리할 수 있게 되어 데이터 버스 차이로 인한 데이터 송수신 성능 저하를 방지할 수 있는 효과가 있다.

Description

서로 다른 데이터 버스를 가지는 디바이스들의 정합 장치{Apparatus for Interface between Devices of different Data Bus}
본 발명은 UTOPIA(Universal Test and Operation Physical Interface for ATM) 2에서 서로 다른 데이터 버스를 가지는 디바이스들의 정합에 관한 것으로 특히, UTOPIA 2의 마스터 기능 및 슬레이브 기능을 함께 수행하는 정합 제어부를 통해 ATM 계층과 물리계층 사이의 정합 기능을 분리함으로써, 데이터 버스의 차이로 인해 발생되는 데이터 송수신 성능의 저하를 방지할 수 있는 서로 다른 데이터 버스를 가지는 디바이스들의 정합 장치에 관한 것이다.
일반적으로 ATM 관련 시스템에서는 첨부한 도면 도 1에 도시된 바와 같이 물리계층(10)과 ATM 계층(20) 사이의 데이터 송수신을 위해 UTOPIA 2가 적용되는데, 대부분의 UTOPIA 2 디바이스들은 8 비트 혹은 16 비트의 데이터 버스(Data Bus)를 제공한다.
이때, 만약 상위 ATM 계층에 있는 디바이스가 다른 디바이스와의 정합 제약으로 인해 16 비트의 데이터 버스만을 지원할 경우에 물리계층의 8 비트 데이터 버스와 ATM 계층의 16 비트 데이터 버스를 정합시키는 정합 장치가 필요하게 된다.
종래 UTOPIA 2 정합 장치는 마스터 기능을 수행하는 ATM 계층과 슬레이브 기능을 수행하는 물리계층을 제어하는 제어기 및 ATM 계층과 물리계층 사이에서 송수신되는 데이터가 일시 저장되는 피포로 구성된다.
제어기는 마스터로부터 현재 데이터의 송수신이 가능한 어드레스를 폴링(Polling)하는 어드레스 신호(ADDR)와 송수신 인에이블 신호(ENB*)를 수신하여 슬레이브로 전달하고, 해당 어드레스의 슬레이브로부터 데이터 송수신이 가능하다는 셀 유효 신호(CLAV)를 수신하여 마스터로 전달한다.
이때, 마스터 또는 슬레이브는 셀 유효 신호가 발생한 선택(Selection)된 어드레스로 데이터와 함께 데이터의 시작을 알리는 셀 시작 신호(SOC) 및 데이터 전송 오류를 검사하기 위한 패리티 신호(PRTY)를 송신한다.
그러면, 제어기는 마스터 또는 슬레이브가 송신하는 데이터를 피포에 일시 저장한 후 슬레이브 또는 마스터의 데이터 버스로 송신 가능한 크기의 셀로 저장되면 셀 시작 신호(SOC) 및 패리티 신호(PRTY)와 함께 슬레이브 또는 마스터로 전달한다.
첨부한 도면 도 2는 8 비트 데이터 버스를 가지는 물리계층에서 처리된 데이터를 16 비트 데이터 버스를 가지는 ATM 계층으로 정합시키는 수신 정합 장치를 도시한 도면이다.
제어기(31)는 ATM 계층(20)이 현재 데이터를 송신할 수 있는 물리계층(10)의 어드레스를 확인하기 위하여 송신하는 수신 어드레스 신호(Rx_ADDR)를 수신하여 대응하는 어드레스 신호(ADDR)를 해당 어드레스의 물리계층(10)으로 전달하고, 해당 물리계층(10)으로부터 데이터 송신 가능여부를 나타내는 활성 상태 또는 비활성 상태의 셀 유효 신호(CLAV)를 수신하여 대응하는 수신 셀 유효 신호(Rx_CLAV)를 ATM 계층(20)으로 전달한다.
그 후, ATM 계층(20)으로부터 선택된 어드레스의 물리계층(10)에 데이터를 송신할 것을 명령하는 수신 인에이블 신호(Rx_ENB*)를 수신하여 대응하는 인에이블 신호(ENB*)를 해당 물리계층(10)으로 전달하고, 해당 물리계층(10)으로부터 데이터(7:0)와 함께 셀 시작 신호(SOC) 및 패리티 신호(PRTY)를 수신하여 수신한 데이터(7:0)를 ATM 계층으로 송신 가능한 크기(15:0)로 피포(32)에 저장하였다가 하나의 셀로 피포(32)에 저장되면 수신 데이터(Rx_DATA(15:0))를 대응하는 수신 셀 시작 신호(Rx_SOC) 및 수신 패리티 신호(Rx_PRTY)와 함께 ATM 계층(20)으로 전달한다.
첨부한 도면 도 3은 상기 정합 장치(30)를 통해 ATM 계층(20)이 물리계층(10)으로부터 데이터를 수신하는 수신 타이밍도이다.
ATM 계층(20)은 외부 망동기 블록(도면에 도시되지 않음)의 수신 클럭(RxCLK)에 따라 특정 어드레스의 물리계층(PHY N)으로부터 데이터(Rx_DATA)를 수신하는데, 이때 물리계층(10)과 연동하여 수신 클럭(RxCLK)의 매 주기마다 현재 데이터 송신이 가능한 어드레스를 확인하는 폴링(Polling)을 수행한다.
즉, 수신 클럭(RxCLK)의 매 주기마다 활성 상태(로우레벨)의 수신 인에이블 신호(Rx_ENB*)와 함께 현재 데이터 송신이 가능한지 여부를 확인하고자 하는 물리계층(10)에 대한 어드레스가 실린 수신 어드레스 신호(Rx_ADDR)를 해당 물리계층(10)으로 송신한 후, 해당 물리계층(10)으로부터 수신 어드레스 신호(Rx_ADDR)에 대한 응답으로 데이터 송신 가능 여부를 나타내는 활성 또는 비활성 상태의 수신 셀 유효 신호(Rx_CLAV)를 수신한다.
그 후, ATM 계층(20)은 폴링 과정에서 활성 상태(하이레벨)의 수신 셀 유효 신호(Rx_CLAV)를 송신한 물리계층의 어드레스들을 기억하고 있다가 특정 물리계층(PHY N)으로부터의 데이터 수신이 끝나는 특정 주기(제 14 주기)에 기억하고 있는 어드레스 중 하나를 선택(Selection)하여 선택된 어드레스(N+3)가 실린 수신 어드레스 신호(Rx_ADDR)를 비활성 상태(하이레벨)의 수신 인에이블 신호(Rx_ENB*)와 함께 해당 물리계층(PHY N+3)으로 송신한다. 이때, 수신 인에이블 신호(Rx_ENB*)와 수신 어드레스 신호(Rx_ADDR)를 수신한 물리계층(PHY N+3)의 어드레스(N+3)가 다음 ATM 계층(20)의 데이터 수신 사이클에서 데이터를 송신하는 어드레스로 선택된다.
그리고, 선택된 어드레스의 물리계층(PHY N+3)으로부터 활성 상태(하이레벨)의 수신 셀 유효 신호(Rx_CLAV)와 함께 수신 데이터(Rx_DATA), 수신 셀 시작 신호(Rx_SOC) 및 수신 패리티 신호(Rx_PRTY)를 수신한다.
한편, 첨부한 도면 도 4는 16 비트 데이터 버스를 가지는 ATM 계층(20)의 데이터를 8 비트 데이터 버스를 가지는 물리계층(10)으로 정합시키는 송신 정합 장치(30)를 도시한 도면이다.
제어기(31)는 ATM 계층(20)이 현재 데이터를 수신할 수 있는 물리계층(10)의 어드레스를 확인하기 위하여 송신하는 송신 어드레스 신호(Tx_ADDR)를 수신하여 대응하는 어드레스 신호(ADDR)를 해당 어드레스의 물리계층(10)으로 전달하고, 해당 물리계층(10)으로부터 데이터 수신 가능 여부를 나타내는 활성 상태 또는 비활성상태의 셀 유효 신호(CLAV)를 수신하여 대응하는 송신 셀 유효 신호(Tx_CLAV)를 ATM 계층(20)으로 전달한다.
그 후, 제어기(31)는 ATM 계층(20)으로부터 선택된 어드레스의 물리계층(10)에 데이터를 수신할 것을 명령하는 송신 인에이블 신호(Tx_ENB*)와 송신 셀 시작 신호(Tx_SOC) 및 송신 패리티 신호(Tx_PRTY)를 수신하여 대응하는 인에이블 신호(ENB*)와 셀 시작 신호(SOC) 및 패리티 신호(PRTY)를 물리계층(10)으로 전달함과 동시에 피포에 저장되는 ATM 계층(20)의 송신 데이터(Tx_DATA(15:0))를 대응하는 8 비트 단위의 데이터(7:0)로 물리계층(10)에 송신한다.
첨부한 도면 도 5는 상기 정합 장치(30)을 통해 ATM 계층(20)이 데이터를 물리계층(10)으로 송신하는 UTOPIA 2 정합 장치(30)의 송신 타이밍도이다.
ATM 계층(20)은 외부 망동기 블록(도면에 도시되지 않음)의 송신 클럭(TxCLK)에 따라 특정 어드레스의 물리계층(PHY N)으로 데이터(TxData)를 송신하는데, 이때 물리계층(10)과 연동하여 송신 클럭(TxCLK)의 매 주기마다 현재 데이터 수신이 가능한 어드레스를 확인하는 폴링(Polling)을 수행한다.
즉, 송신 클럭(TxCLK)의 매 주기마다 활성 상태(로우레벨)의 송신 인에이블 신호(Tx_ENB*)와 함께 현재 데이터 수신이 가능한지 여부를 확인하고자 하는 물리계층(10)에 대한 어드레스가 실린 송신 어드레스 신호(Tx_ADDR)를 해당 물리계층(10)으로 송신한 후, 해당 물리계층(10)으로부터 송신 어드레스 신호(Tx_ADDR)에 대한 응답으로 데이터 수신 가능 여부를 나타내는 활성 또는 비활성 상태의 송신 셀 유효 신호(Tx_CLAV)를 수신한다.
그 후, ATM 계층은 폴링 과정에서 활성 상태(하이레벨)의 송신 셀 유효 신호(Tx_CLAV)를 송신한 물리계층의 어드레스들을 기억하고 있다가 특정 물리계층(PHY N)으로의 데이터 송신이 끝나는 특정 주기(제 15 주기)에서 기억하고 있는 어드레스들 중 하나를 선택하여 선택된 어드레스(N+3)가 실린 송신 어드레스 신호(Tx_ADDR)를 비활성 상태(하이레벨)의 송신 인에이블 신호(Tx_ENB*)와 함께 해당 물리계층(PHY N+3)으로 송신한다. 이때, 송신 인에이블 신호(Tx_ENB*)와 송신 어드레스 신호(Tx_ADDR)를 수신한 물리계층(PHY N+3)의 어드레스(N+3)가 다음 ATM 계층(20)의 데이터 송신 사이클에서 데이터를 수신하는 어드레스로 선택된다.
그리고, ATM 계층(20)은 선택된 어드레스의 물리계층(PHY N+3)으로부터 활성 상태(하이레벨)의 송신 셀 유효 신호(Tx_CLAV)를 수신함과 동시에 송신 데이터(TxData)와 송신 셀 시작 신호(Tx_SOC) 및 송신 패리티 신호(Tx_PRTY)를 선택된 어드레스의 물리계층(PHY N+3)으로 송신한다.
전술한 UTOPIA 2 정합 장치는 데이터 정합시 제약이 따른다. 즉, 정합 장치의 제어기는 ATM 계층과 물리계층 사이에서 신호 및 데이터를 수동적으로 전달하는 슬레이브로 동작하기 때문에 폴링을 통해 선택된 하나의 어드레스만 처리할 수 있다.
따라서, 물리계층에서 처리된 데이터를 ATM 계층으로 정합시키는 경우 하나의 어드레스를 처리하는 동안 유효한 셀을 가지고 있는 어드레스는 자기 순서가 올 때까지 기다려야 하고, 이로 인해 물리계층에는 계속 데이터가 쌓이게 되는 현상이발생하며, 만약 물리계층이 상당한 속로로 데이터를 처리하려면 더 큰 용량의 버퍼가 필요하게 되고 결국 데이터 송수신 성능 저하를 야기할 수 있다.
또한, ATM 계층에서 물리계층으로 데이터를 정합시키는 경우 ATM 계층의 데이터 버스가 물리계층의 데이터 버스보다 더 크기 때문에 물리계층이 데이터를 제대로 처리하지 못하고 상당기간 ATM 계층으로 셀 유효 신호를 송신하지 못해 상위 ATM 계층은 특정 어드레스의 데이터를 계속 저장하고 있어야 하는 문제점이 있었다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, UTOPIA 2 정합 장치에 물리계층에 대한 마스터 기능과 ATM 계층에 대한 슬레이브 기능을 구현하여 물리계층과 ATM 계층 사이의 정합 기능을 분리함으로써, 데이터 버스의 차이로 인한 데이터 송수신 성능 저하를 방지하는데 있다.
도 1은 일반적인 UTOPIA 2의 구성도.
도 2는 종래 수신 정합 장치의 구조를 도시한 도.
도 3은 도 2에 있어, ATM 계층의 데이터 수신 타이밍도.
도 4는 종래 송신 정합 장치의 구조를 도시한 도.
도 5는 도 4에 있어, ATM 계층의 데이터 송신 타이밍도.
도 6은 본 발명에 따른 수신 정합 장치의 구조를 도시한 도.
도 7은 표준 16 비트 모드의 셀 포맷도.
도 8은 본 발명에 따른 16 비트 모드의 셀 포맷도.
도 9는 본 발명에 따른 송신 정합 장치의 구조를 도시한 도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 물리계층 20 : ATM 계층
40 : 정합 장치 41 : 물리계층 제어부
42 : ATM 계층 제어부 43 : 제어기
44 : 피포
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징은, 물리계층에 대하여 마스터로 동작하면서 데이터 송수신을 제어하는 물리계층 제어부와; ATM 계층에 대하여 슬레이브로 동작하면서 데이터 송수신을 제어하는 ATM 계층 제어부와; 상기 물리계층과 ATM 계층 사이에서 송수신되는 데이터가 저장되는 피포와; 상기 물리계층 제어부를 통해 수신되는 물리계층의 데이터를 수신 어드레스와 함께 셀 형태로상기 피포에 저장하였다가 ATM 계층의 대응하는 수신 어드레스로 송신하거나, 상기 피포에 송신 어드레스와 함께 셀 형태로 저장된 ATM 계층의 데이터를 물리계층 제어부를 통해 물리계층의 대응하는 송신 어드레스로 송신하는 제어기를 포함하여 이루어지는 것을 특징으로 하는 서로 다른 데이터 버스를 가지는 디바이스들의 정합 장치를 제공하는데 있다.
여기서, 상기 물리계층 제어부는, 물리계층으로 어드레스 신호와 송수신 인에이블 신호를 송신하고, 상기 물리계층으로부터 셀 유효 신호를 수신하여 데이터 송수신이 가능한 어드레스를 폴링한 후, 선택된 물리계층의 어드레스로 데이터를 송수신하게 하는 것을 특징으로 하고, 상기 ATM 계층 제어부는, ATM 계층으로부터 어드레스 신호와 송수신 인에이블 신호를 수신하고, 상기 ATM 계층으로 셀 유효 신호를 송신하여 데이터 송수신이 가능한 어드레스를 폴링한 후, 선택된 ATM 계층의 어드레스로 데이터를 송수신하게 하는 것을 특징으로 한다.
그리고, 상기 제어기는, 피포에 물리계층의 데이터와 함께 셀 형태로 저장된 수신 어드레스를 확인하여 ATM 계층이 송신하는 수신 어드레스 신호와 동일한 경우에 상기 셀을 ATM 계층의 대응하는 수신 어드레스로 송신하는 것을 특징으로 하고, 또한 피포에 ATM 계층의 데이터와 함께 셀 형태로 저장된 송신 어드레스를 확인하여 물리계층이 송신하는 송신 어드레스 신호와 동일한 경우에 상기 ATM 계층의 데이터를 물리계층 제어부를 통해 물리계층의 대응하는 송신 어드레스로 송신하는 것을 특징으로 한다.
이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
본 발명은 일반적으로 사용되고 있는 UTOPIA 2 정합 장치를 슬레이브로 구현하지 않고, 마스터 기능도 함께 수행할 수 있도록 구현하였고, 효율적인 데이터 송수신을 위해 피포에 저장되는 셀의 형태를 변형하여 구현하였다.
본 발명에 따른 UTOPIA 2 정합 장치는 물리계층 제어부와 ATM 계층 제어부, 피포 및 물리계층 제어부와 ATM 계층 제어부 및 피포를 제어하는 제어기로 구성된다.
물리계층 제어부는 물리계층에 대한 마스터 기능을 수행한다. 즉, ATM 계층의 데이터(15:0) 송수신 사이클과는 별도로 물리계층과 연동하여 어드레스 신호(ADDR-P) 및 셀 유효 신호(CLAV-P)의 송수신을 통해 현재 데이터의 송수신이 가능한 물리계층의 어드레스를 확인하는 폴링을 수행하여 선택된 어드레스로 물리계층과 데이터(7:0)를 송수신한다.
ATM 계층 제어부는 ATM 계층에 대한 슬레이브 기능을 수행한다. 즉, ATM 계층은 물리계층의 데이터(7:0) 송수신 사이클과는 별도로 ATM 계층 제어부와 연동하여 어드레스 신호(ADDR-A) 및 셀 유효 신호(CLAV-A)의 송수신을 통해 현재 데이터의 송수신이 가능한 ATM 계층의 어드레스를 확인하는 폴링을 수행하여 선택된 어드레스로 ATM 계층과 데이터(15:0)를 송수신한다.
제어기는 물리계층 제어부와 ATM 계층 제어부를 제어하여 물리계층 또는 ATM 계층으로부터 수신되는 데이터를 피포에 저장하였다가 ATM 계층 또는 물리계층으로송신한다.
상기와 같은 구성을 가지는 정합 장치의 동작을 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
첨부한 도면 도 6은 물리계층에서 처리된 데이터를 ATM 계층으로 정합시키는 정합 장치를 도시한 도면이다.
물리계층 제어부(41)는 물리계층(10)에 대한 마스터로서 기능하여 종래 ATM 계층(20)이 수행하던 폴링을 수행한다. 즉, 수신 어드레스 신호(Rx_ADDR-P)와 수신 인에이블 신호(Rx_ENB*-P)를 물리계층(10)으로 송신하여 수신 어드레스 신호(Rx_ADDR-P)에 실린 어드레스의 물리계층(10)이 현재 데이터를 송신할 수 있는지 여부를 문의하고, 해당 물리계층(10)으로부터 데이터의 송신 가능 여부를 나타내는 활성 상태 또는 비활성 상태의 수신 셀 유효 신호(Rx_CLAV-P)를 수신한다.
이때, 송신할 데이터가 있는 물리계층(10)은 ATM 계층(20)의 데이터(15:0) 수신 사이클에 관계없이 정합 장치 내의 피포(44) 용량이 허용하는 한 활성 상태의 수신 셀 유효 신호(Rx_CLAV-P)를 송신한다.
따라서, 송신할 데이터가 있는 선택된 어드레스의 물리계층(10)은 활성 상태의 수신 셀 유효 신호(Rx_CLAV-P)와 함께 수신 데이터(Rx_DATA(7:0)), 수신 셀 시작 신호(Rx_SOC-P) 및 수신 패리티 신호(Rx_PRTY-P)를 물리계층 제어부(41)로 송신한다.
그러면, 제어기(43)는 물리계층 제어부(41)가 수신한 물리계층의 8 비트 데이터(Rx_DATA(7:0))를 첨부한 도면 도 7에 도시된 바와 같은 표준 16 비트 모드의 셀 포맷 위에 어드레스를 추가한 16 비트 모드의 셀로 포맷 변환하여 피포(44)에 저장한다.
첨부한 도면 도 8은 본 발명에 따른 16 비트 모드에서의 셀 포맷도로서, 셀의 첫번째 16 비트에는 현재 포맷 변환이 일어나고 있는 어드레스(Address(4:0))가 저장된다.
그 후, 제어기(43)는 데이터(15:0)가 피포(44)에 하나의 셀로 저장되면 셀의 첫번째 16비트를 판독하여 다음 데이터 수신 사이클에서 데이터 송신이 가능한 어드레스를 미리 확인한 후, ATM 계층 제어부(42)를 통해 수신한 ATM 계층(20)의 수신 어드레스 신호(Rx_ADDR-A)와 비교하여 어드레스가 일치하는 경우 피포(44)에 저장된 수신 데이터(Rx_DATA(15:0))를 ATM 계층(20)으로 송신한다.
이때, ATM 계층 제어부(42)는 ATM 계층(20)의 슬레이브 기능을 수행하여 ATM 계층(20)으로부터 수신 어드레스 신호(Rx_ADDR-A)와 수신 인에이블 신호(Rx_ENB*-A)를 수신한 후, 대응하는 수신 셀 유효 신호(Rx_CLAV-A)를 ATM 계층(20)으로 송신하는데, ATM 계층(20)으로부터 수신한 수신 어드레스 신호(Rx_ADDR-A)의 어드레스가 피포(44)에 저장된 셀의 어드레스와 동일한 경우 수신 셀 유효 신호(Rx_CLAV-A)와 함께 수신 패리티 신호(Rx_PRTY-A) 및 수신 셀 시작 신호(Rx_SOC-A)를 ATM 계층(20)으로 송신한다.
첨부한 도면 도 9는 ATM 계층(20)의 데이터를 물리계층(10)으로 정합시키는정합 장치(30)을 도시한 도면이다.
ATM 계층 제어부(42)는 ATM 계층(20)으로부터 현재 데이터 수신이 가능한 어드레스를 질의하는 송신 어드레스 신호(Tx_ADDR-A)와 송신 인에이블 신호(Tx_ENB*-A)를 수신하여 해당 어드레스로 데이터 수신이 가능한 경우 활성 상태의 송신 셀 유효 신호(Tx_CLAV-A)를 ATM 계층(20)으로 송신한다.
이에, ATM 계층(20)은 송신 셀 시작 신호(Tx_SOC-A) 및 송신 패리티 신호(Tx_PRTY-A)와 함께 송신 데이터(Tx_DATA(15:0))를 송신하는데, 송신 셀 시작 신호(Tx_SOC-A) 및 송신 패리티 신호(Tx_PRTY-A)는 ATM 계층 제어부(42)가 수신하고, 송신 데이터(Tx_DATA(15:0))는 피포(44)에 저장된다.
그러면, 제어기(43)는 피포(44)에 셀 형태로 송신 데이터(Tx_DATA(15:0))와 함께 저장되어 있는 어드레스를 확인한 후, 활성 상태의 송신 셀 유효 신호(Tx_CLAV-P)로 응답한 물리계층(10)의 어드레스와 비교하여 어드레스가 일치하는 경우 피포(44)에 저장된 송신 데이터(Tx_DATA(15:0))를 8 비트 단위의 송신 데이터(Tx_DATA(7:0))로 물리계층 제어부(41)를 통해 해당 물리계층(10)으로 송신한다.
이때, 물리계층 제어부(41)는 송신 데이터(Tx_DATA(7:0))와 함께 송신 패리티 신호(Tx_PRTY-P) 및 송신 셀 시작 신호(Tx_SOC-P)를 물리계층(10)으로 송신한다.
또한, 본 발명에 따른 실시예는 상술한 것으로 한정되지 않고, 본 발명과 관련하여 통상의 지식을 가진자에게 자명한 범위내에서 여러 가지의 대안, 수정 및 변경하여 실시할 수 있다.
이상과 같이, 본 발명은 UTOPIA 2 정합 장치에서 물리계층에 대한 정합 기능과 ATM 계층에 대한 정합 기능을 분리함으로써, 하나의 어드레스를 처리하는 동안이라도 유효한 셀을 가지고 있는 다른 어드레스를 처리할 수 있게 되어 데이터 버스 차이로 인한 데이터 송수신 성능 저하를 방지할 수 있는 효과가 있다.

Claims (5)

  1. 물리계층에 대하여 마스터로 동작하면서 데이터 송수신을 제어하는 물리계층 제어부와;
    ATM 계층에 대하여 슬레이브로 동작하면서 데이터 송수신을 제어하는 ATM 계층 제어부와;
    상기 물리계층과 ATM 계층 사이에서 송수신되는 데이터가 저장되는 피포와;
    상기 물리계층 제어부를 통해 수신되는 물리계층의 데이터를 수신 어드레스와 함께 셀 형태로 상기 피포에 저장하였다가 ATM 계층의 대응하는 수신 어드레스로 송신하거나, 상기 피포에 송신 어드레스와 함께 셀 형태로 저장된 ATM 계층의 데이터를 물리계층 제어부를 통해 물리계층의 대응하는 송신 어드레스로 송신하는 제어기를 포함하여 이루어지는 것을 특징으로 하는 서로 다른 데이터 버스를 가지는 디바이스들의 정합 장치.
  2. 제 1항에 있어서,
    상기 물리계층 제어부는, 물리계층으로 어드레스 신호와 송수신 인에이블 신호를 송신하고, 상기 물리계층으로부터 셀 유효 신호를 수신하여 데이터 송수신이 가능한 어드레스를 폴링한 후, 선택된 물리계층의 어드레스로 데이터를 송수신하게 하는 것을 특징으로 하는 서로 다른 데이터 버스를 가지는 디바이스들의 정합 장치.
  3. 제 1항에 있어서,
    상기 ATM 계층 제어부는, ATM 계층으로부터 어드레스 신호와 송수신 인에이블 신호를 수신하고, 상기 ATM 계층으로 셀 유효 신호를 송신하여 데이터 송수신이 가능한 어드레스를 폴링한 후, 선택된 ATM 계층의 어드레스로 데이터를 송수신하게 하는 것을 특징으로 하는 서로 다른 데이터 버스를 가지는 디바이스들의 정합 장치.
  4. 제 1항에 있어서,
    상기 제어기는, 피포에 물리계층의 데이터와 함께 셀 형태로 저장된 수신 어드레스를 확인하여 ATM 계층이 송신하는 수신 어드레스 신호와 동일한 경우에 상기 셀을 ATM 계층의 대응하는 수신 어드레스로 송신하는 것을 특징으로 하는 서로 다른 데이터 버스를 가지는 디바이스들의 정합 장치.
  5. 제 1항에 있어서,
    상기 제어기는, 피포에 ATM 계층의 데이터와 함께 셀 형태로 저장된 송신 어드레스를 확인하여 물리계층이 송신하는 송신 어드레스 신호와 동일한 경우에 상기 ATM 계층의 데이터를 물리계층 제어부를 통해 물리계층의 대응하는 송신 어드레스로 송신하는 것을 특징으로 하는 서로 다른 데이터 버스를 가지는 디바이스들의 정합 장치.
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