JP3512913B2 - 局内制御システム及び局内制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ATM 交換機等の交換局
において、加入者回線を収容する端末インタフェース装
置等の周辺装置と交換局全体を制御するプロセッサ等の
制御系装置との間の制御データの通信を制御する局内制
御技術に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】交換機
において、、通話路スイッチに接続され加入者回線を収
容する端末インタフェース装置等の周辺装置を制御する
ためには、交換機全体を制御するプロセッサ等の制御系
装置と端末インタフェース装置等との間で制御データを
通信する必要がある。

【０００３】図１２は、上述のような制御データ通信の
第１の従来技術の構成図である。この従来技術において
は、通話路スイッチ（ＳＷ）１２０１と各端末インタフ
ェース装置（ＴＥＲＭ）１２０５とを接続し加入者デー
タを伝送するハイウエイ１２０６とは別に、中央プロセ
ッサ（ＣＰＲ）１２０２にバス１２０３を介して接続さ
れるプロセッサインタフェース装置（ＰＲＩＦ）１２０
４と各端末インタフェース装置１２０５との間に、制御
データを通信するための専用線（物理的なインタフェー
ス）１２０７が設置されている。

【０００４】しかし、この第１の従来技術では、交換機
システムの構成が大きくなるに従って制御データ用の専
用線のケーブルの敷設が複雑になってしまい、端末イン
タフェース装置１２０５の増設が容易ではないという問
題点を有している。

【０００５】図１３は、上述の第１の従来技術の問題点
を解決するための制御データ通信の第２の従来技術の構
成図である。この従来技術では、通話路スイッチ（Ｓ
Ｗ）１３０１に接続される各端末インタフェース装置
（ＴＥＲＭ）１３０５と同列に、制御用トランク（ＴＭ
ＣＮＴ）１３０７が、加入者データを伝送するハイウエ
イ１３０６によって接続される。そして、各端末インタ
フェース装置１３０５と制御用トランク１３０７の間
で、加入者データを伝送するハイウエイ１３０６上に加
入者セルと共に多重される制御用セルを用いて、制御デ
ータが通信される。制御用トランク１３０７は、専用線
１３０８で、中央プロセッサ（ＣＰＲ）１３０２にバス
１３０３を介して接続されるプロセッサインタフェース
装置（ＰＲＩＦ）１３０４と接続される。

【０００６】この第２の従来技術では、制御用トランク
１３０７は、多数の端末インタフェース装置１３０５と
の間で制御データを通信できるため、その数は少なくて
よく増設の頻度も少ない。従って、交換機システムの構
成が大きくなってもケーブルの敷設はそれほど複雑には
ならず、端末インタフェース装置１３０５の増設も容易
である。

【０００７】しかし、第２の従来技術では、加入者セル
を伝送するハイウエイ１３０６に伝送障害が発生した場
合に、加入者セルの通信だけでなく制御用セルの通信も
途絶えてしまう。このため、そのような障害の発生時に
は、障害情報の収集が不可能になると共に、障害装置の
特定も不可能になり、復旧処理も困難になるという問題
点を有している。

【０００８】本発明は、交換機システムの構成が大きく
なってもケーブルの敷設はそれほど複雑にはならず、か
つ加入者セルを伝送するハイウエイに伝送障害が発生し
ても制御データの通信が途絶することのない局内制御デ
ータの通信を実現することを目的とする。

【０００９】

【課題を解決するための手段】図１は、本発明のブロッ
ク図である。本発明は、ハイウエイクロック１０９に同
期して加入者情報を受信してその交換を行う交換局内の
周辺装置１０１とその交換局内の制御系装置１０２との
間の制御データの通信を制御する局内制御システムを前
提とする。

【００１０】始めに、周辺装置ケーブル１０３は、周辺
装置１０１に接続され、ハイウエイクロック１０９に同
期して加入者情報を伝送する物理線である加入者リンク
１０４とハイウエイクロック１０９に同期して制御デー
タを伝送する物理線である制御リンク１０５とを一体に
有する。

【００１１】続いて、制御データ変換装置１０６は、制
御リンク１０５上をハイウエイクロック１０９に同期し
て転送される制御データと制御系装置１０２がハイウエ
イクロック１０９に同期しないで送受信する制御データ
とのインタフェースを制御する。一方、加入者リンク１
０４は、スイッチ１０７に接続され、加入者リンク１０
４上のATM セル等の加入者情報は、スイッチ１０７によ
って交換される。この場合に、制御系装置１０２、制御
データ変換装置１０６、及びスイッチ１０７等は、例え
ば交換機筐体１０８に一体に収納され、周辺装置ケーブ
ル１０３は、交換機筐体１０８の１つのコネクタに接続
される。

【００１２】上述の発明の構成において、制御リンク１
０５は、複数の制御データのうち第１の制御データ群の
状態をハイウエイクロック１０９に同期して所定の周期
で繰り返し転送するための物理線であるハードリンク１
１０を含むように構成することができる。この場合更
に、加入者情報は所定のデータ長を有するセルを単位と
して加入者リンク１０４上を転送され、上述の所定の周
期はセルの転送周期に同期するように構成することがで
きる。

【００１３】この場合、制御データ変換装置１０６は、
所定の周期毎にハードリンク１１０からハイウエイクロ
ック１０９に同期して第１の制御データ群の状態を受信
してそれら各状態に対応する記憶位置に上書きする第１
のバッファメモリ１１１と、その第１のバッファメモリ
１１１の記憶内容を、制御系装置１０２によって制御さ
れる制御系クロックに同期して読み出して制御系装置１
０２に転送する受信回路１１２と、制御系装置１０２か
ら送信された第１の制御データ群の状態をそれら各状態
に対応する記憶位置に制御系クロックに同期して上書き
する第２のバッファメモリ１１４と、その第２のバッフ
ァメモリ１１４の記憶内容を、所定の周期毎にハイウエ
イクロック１０９に同期してハードリンク１１０に送信
する送信回路１１５とを含むように構成することができ
る。

【００１４】また、ここまでの発明の構成において、制
御リンク１０５は、複数の制御データのうち第２の制御
データ群をダイレクトメモリアクセス転送手順に従って
ハイウエイクロック１０９に同期して転送するための物
理線であるダイレクトメモリアクセスリンク１１６と、
そのダイレクトメモリアクセスリンク１１６上のデータ
の有効な期間を指定するダイレクトメモリアクセスイネ
ーブル信号をハイウエイクロック１０９に同期して転送
するための物理線であるダイレクトメモリアクセスイネ
ーブルリンク１１７とを更に含み、ハードリンク１１０
を用いて転送される第１の制御データ群は、ダイレクト
メモリアクセスリンク１１６を用いた第２の制御データ
群に対するダイレクトメモリアクセス転送動作を制御す
るためのダイレクトメモリアクセス制御データ群を含む
ように構成することができる。

【００１５】

【作用】本発明の第１の特徴として、制御系装置１０
２、制御データ変換装置１０６、及びスイッチ１０７等
を収納する交換機筐体１０８と周辺装置１０１が、例え
ばコネクタ等によって、加入者情報を伝送する物理線で
ある加入者リンク１０４とハイウエイクロック１０９に
同期して制御データを伝送する物理線である制御リンク
１０５とを一体に有する周辺装置ケーブル１０３により
接続される。

【００１６】このような特徴的な構造により、周辺装置
１０１を増設する必要が生じた場合には、例えば交換機
筐体１０８の未使用のコネクタに、周辺装置ケーブル１
０３によって新たな周辺装置１０１を接続するだけで増
設工事が完了する。このように、本発明の第１の特徴的
な構成により、周辺装置１０１を容易に増設することが
可能となる。

【００１７】また、加入者リンク１０４に障害が発生し
て加入者情報の転送が途絶えても、制御リンク１０５に
障害が発生していなければ、周辺装置１０１と制御系装
置１０２との間で制御データを通信することができる。
このため、障害の発生時においても、例えば制御系装置
１０２が周辺装置１０１から障害情報を収集することが
でき、障害装置の特定や復旧処理を容易に実行すること
ができる。

【００１８】更に、制御リンク１０５上の制御データ
は、その制御リンク１０５と共に周辺装置ケーブル１０
３に含まれる加入者リンク１０４のハイウエイクロック
１０９に同期して転送される。このハイウエイクロック
１０９は、加入者リンク１０４上を転送される加入者情
報の転送タイミングを制御する。加入者リンク１０４は
例えば８ビット分の物理信号線群であり、この場合に
は、加入者情報は、８ビット単位で転送される。ハイウ
エイクロック１０９は、この８ビット単位の加入者情報
のタイミングを決定する。このような特徴的な構成によ
り、制御リンク１０５の同期をとるための特別な制御線
やクロック制御装置を制御リンク１０５のために新たに
設ける必要がなくなり、システムのハードウエア規模を
削減することが可能となる。また、ATM 交換方式などに
おいては、ハイウエイクロック１０９の周波数は一般に
非常に高いため、制御リンク１０５のための新たなクロ
ック制御装置等を必要とすることなく制御データの高速
な通信が可能となる。

【００１９】本発明の第２の特徴として、制御リンク１
０５は、第１の制御データ群の状態をハイウエイクロッ
ク１０９に同期して所定の周期で繰り返し転送するため
の物理線であるハードリンク１１０を含む。また、加入
者情報が所定のデータ長を有するセルを単位として加入
者リンク１０４上を転送される場合、上述の所定の周期
はセルの転送周期に同期するように構成することができ
る。

【００２０】このような特徴的な構成によって、例えば
冗長性は高いが安定性を要する情報や同報する必要のあ
る情報である第１の制御データ群をハードリンク１１０
を使用して転送することができる。また、所定の周期は
セルの転送周期に同期させることにより、ハードリンク
１１０上の所定の周期毎の第１のデータ群の同期をとる
ための特別な制御装置をハードリンク１１０のために新
たに設ける必要がなくなり、システムのハードウエア規
模を更に削減することが可能となる。

【００２１】上述したハードリンク１１０の制御機能に
おいて、ハードリンク１１０上を転送される第１の制御
データ群の状態は、安定して転送される必要があるた
め、その安定性を保証するための何等かの制御機構が必
要となる。そこで、本発明の第３の特徴として、ハイウ
エイクロック１０９に同期して入力する所定の周期毎の
第１の制御データ群の状態は、第１のバッファメモリ１
１１内の各状態に対応する記憶位置に所定の周期毎に上
書きされる。従って、１又は２周期程度乱れた第１の制
御データ群の状態が入力されたとしても、第１のバッフ
ァメモリ１１１の内容はそれ以後の安定した第１の制御
データ群の状態によってすぐに上書きされるため、制御
系クロック１１１３に従って動作する受信回路１１２
は、第１のバッファメモリ１１１から安定した第１の制
御データ群の状態を取り出すことができる。このように
本発明では、第１のバッファメモリ１１１と受信回路１
１２という簡単な受信側装置によって、安定性が保証さ
れた第１の制御データ群の状態をハードリンク１１０か
ら受信することが可能となる。

【００２２】逆に、ハードリンク１１０に第１の制御デ
ータ群の状態を送出する送信側装置についても、第２の
バッファメモリ１１４と送信回路１１５という簡単な回
路構成により、安定性が保証された第１の制御データ群
の状態をハードリンク１１０に送信することが可能とな
る。

【００２３】本発明の第４の特徴として、制御リンク１
０５は、ハードリンク１１０のほかに、第２の制御デー
タ群をハイウエイクロック１０９に同期してＤＭＡ転送
するためのダイレクトメモリアクセスリンク１１６とダ
イレクトメモリアクセスイネーブルリンク１１７とを更
に含み、ハードリンク１１０を用いて転送される第１の
制御データ群に、上記ＤＭＡ転送動作を制御するための
ダイレクトメモリアクセス制御データ群を含むように構
成することにより、トラヒック情報等の大量の制御デー
タを転送することができる。

【００２４】

【実施例】以下、図面を参照しながら、本発明の実施例
につき詳細に説明する。 ＜全体説明＞図２は、本発明の実施例の全体構成図であ
る。

【００２５】図２の構成が、図１２又は図１３の従来技
術の構成と異なる第１の点は、ATMスイッチ２０７を含
む交換機筐体２０１と各端末インタフェース装置２０２
（#1〜#N）が、コネクタ２０６を介して、加入者データ
のセルを伝送する物理線である加入者リンク２０５（図
中、破線で示される）と制御データを伝送する物理線で
ある制御リンク２０４（図中、実線で示される）とを一
体に有する端末インタフェースケーブル２０３により接
続される点である。なお、図中、添え字“u ”及び“d
”は、それぞれが付加されている部分が、上り（端末
インタフェース装置２０２→ATM スイッチ２０７）及び
下り（ATM スイッチ２０７→端末インタフェース装置２
０２）に関わる部分であることを示している。また、記
号“#1”〜“#N”は、それぞれが付加されている部分
が、第１番目〜第Ｎ番目の端末インタフェース装置２０
２に関わる部分であることを示している。

【００２６】このような特徴的な構造により、端末イン
タフェース装置２０２を増設する必要が生じた場合に
は、交換機筐体２０１の未使用のコネクタ２０６に、端
末インタフェースケーブル２０３によって新たな端末イ
ンタフェース装置２０２を接続するだけで増設工事が完
了する。このように、本発明の第１の特徴的な構成によ
り、端末インタフェース装置２０２を容易に増設するこ
とが可能となる。

【００２７】また、加入者リンク２０５に障害が発生し
て加入者セルの転送が途絶えても、制御リンク２０４に
障害が発生していなければ、端末インタフェース装置２
０２とＣＰＲ２０８との間で制御データを通信すること
ができる。このため、障害の発生時でも、例えばＣＰＲ
２０８が端末インタフェース装置２０２から障害情報を
収集することができ、障害装置の特定や復旧処理を容易
に実行することができる。

【００２８】図２の構成で、端末インタフェースケーブ
ル２０３に含まれる加入者リンク２０５は、交換機筐体
２０１内のATM スイッチ２０７に接続される。そして、
ATMスイッチ２０７は、中央プロセッサ（ＣＰＲ：Centr
al PRocessor ）２０８からの指示に基づき動作するス
イッチ制御装置（ＳＷＣＮＴ：SWitch CoNTroller ）２
１２による制御のもとで、加入者リンク２０５上を転送
されるセルに対して、周知の交換動作を実行する。

【００２９】一方、図２の構成で、端末インタフェース
ケーブル２０３に含まれる制御リンク２０４は、制御デ
ータ変換装置（ＤＴＣＮＶ：control DaTa Converter）
２１１に接続される。このＤＴＣＮＶ２１１は、ＣＰＲ
２０８と端末インタフェース装置２０２との間の制御デ
ータの通信を制御する。

【００３０】ここで、本発明の第２の特徴として、制御
リンク２０４は、ハードリンクとＤＭＡリンクとＤＭＡ
イネーブルリンクとから構成される。これらのリンク
は、本実施例では、それぞれ１ビット分の物理信号線に
よって構成されるが、ハードリンクやＤＭＡリンクはそ
れぞれ複数ビット分の物理信号線によって構成されても
よい。ハードリンクは、いわゆるリフレッシュ方式（後
述する）で制御データを転送するためのリンクである。
リフレッシュ方式とは、特定の種類の制御データの状態
を一定の周期で繰り返して転送する方式である。これに
対して、ＤＭＡリンクは、ＤＭＡ転送方式によって制御
データを転送するためのリンクであり、ＤＭＡイネーブ
ルリンクは、ＤＭＡリンクの転送を制御するためのリン
クである。このような特徴的な構成によって、例えば冗
長性は高いが安定性を要する情報や同報する必要のある
情報をハードリンクを使用して転送することができると
同時に、トラヒック情報等の大量の制御データをＤＭＡ
リンクを使用して転送することができる。

【００３１】図３は、端末インタフェース装置２０２と
ＤＴＣＮＶ２１１の間のハードリンクのデータフォーマ
ットを示す図である。図３(a-1) 及び図３(b-1) に示さ
れるように、下り及び上りの両方のハードリンクとも、
それらのリンク上のデータフォーマットは、一定周期で
伝送されるフレームデータの形式を有する。ここで、下
りハードリンクは、ＤＴＣＮＶ２１１（ＨＬＴ２１５）
から端末インタフェース装置２０２に向かう下り制御リ
ンク２０４d に含まれ、上りハードリンクは、端末イン
タフェース装置２０２からＤＭＡＣ２１７（ＲＶ２１
６）に向かう上り制御リンク２０４u に含まれる。

【００３２】図３(a-1) 及び図３(b-1) に示されるよう
に、下り及び上りの両方のハードリンク上の各フレーム
データは、アドレスと、制御ビットと、ＤＭＡコントロ
ールフィールドと、フレームデータのデータ誤りを検出
・訂正するパリティＰとから構成される。

【００３３】上記フレームデータの構成のうち、アドレ
スは、端末インタフェース装置２０２を特定するために
使用される。即ち、ＤＴＣＮＶ２１１から端末インタフ
ェース装置２０２に向かう下りハードリンク上の図３(a
-1) のフレームデータに含まれるアドレスは、宛先の端
末インタフェース装置２０２がそれを宛先とするフレー
ムデータのみを受信するために使用される。また、端末
インタフェース装置２０２からＤＴＣＮＶ２１１に向か
う上りハードリンク上の図３(b-1) のフレームデータに
含まれるアドレスは、そのフレームデータがどの端末イ
ンタフェース装置２０２から送信されたものであるかを
ＤＴＣＮＶ２１１及びＣＰＲ２０８が認識するために使
用される。

【００３４】上記フレームデータの構成のうち、ＤＴＣ
ＮＶ２１１から端末インタフェース装置２０２に向かう
下りハードリンク上の図３(a-1) のフレームデータに含
まれる制御ビットは、本実施例の場合、図３(a-2) に示
されるように、リセットＲＳ、時刻通知ＴＭ、及びアク
ティブ／スタンバイ指定ＡＳの３つの制御データを含
む。リセットＲＳは、ＣＰＲ２０８が端末インタフェー
ス装置２０２をリセットするための制御データである。
時刻通知ＴＭは、ＣＰＲ２０８が端末インタフェース装
置２０２に、トラヒックデータの収集タイミング等を指
定するために端末インタフェース装置２０２で使用され
るタイマ時刻を通知するための制御データである。アク
ティブ／スタンバイ指定ＡＳは、２重化されている各端
末インタフェース装置２０２に対して、それぞれが運用
系（アクティブ系）となるか予備系（スタンバイ系）と
なるかを指定するための制御データである。一方、端末
インタフェース装置２０２からＤＴＣＮＶ２１１に向か
う上りハードリンク上の図３(b-1) のフレームデータに
含まれる制御ビットは、本実施例の場合、図３(b-2)に
示されるように、障害通知ＦＴとＤＭＡ障害ＤＦの２つ
の制御データを含む。障害通知ＦＴは、端末インタフェ
ース装置２０２に障害が発生したことを、その端末イン
タフェース装置２０２がＣＰＲ２０８に通知するための
制御データである。ＤＭＡ障害ＤＦは、端末インタフェ
ース装置２０２がＤＭＡ転送時に障害を検出したこと
を、その端末インタフェース装置２０２がＣＰＲ２０８
に通知するための制御データである。

【００３５】このような制御データが、ハードリンク上
のフレームデータの制御ビットに格納されて一定の周期
で繰り返し転送されることにより、安定性を要する情報
や同報する必要のある情報を確実に転送することができ
る。

【００３６】次に、上記フレームデータの構成のうち、
ＤＭＡコントロールフィールドは、ＤＭＡリンクによる
ＤＭＡ転送を制御するための制御データを端末インタフ
ェース装置２０２と、ＤＴＣＮＶ２１１又はＣＰＲ２０
８との間で通信するために使用される。まず、下り及び
上りの両方のハードリンク上のフレームデータに含まれ
るＤＭＡコントロールフィールドには、本実施例の場
合、図３(a-3) 及び図３(b-3) に示されるように、ＤＭ
ＡリクエストＲＱ及び承認応答ＡＫが含まれる。ＤＭＡ
リクエストＲＱは、端末インタフェース装置２０２又は
ＣＰＲ２０８の依頼を受けたＤＴＣＮＶ２１１が、それ
ぞれＤＴＣＮＶ２１１又は端末インタフェース装置２０
２に対して、ＤＭＡ転送を要求するための制御データで
ある。承認応答ＡＫは、ＤＭＡ転送の開始時及び継続時
に、各種承認応答を相手の装置に返すための制御データ
である。次に、ＤＴＣＮＶ２１１から端末インタフェー
ス装置２０２に向かう下りハードリンク上の図３(a-1)
のフレームデータに含まれるＤＭＡコントロールフィー
ルドには、本実施例の場合更に、図３(a-3) に示される
ように、拒否表示ＲＪが含まれる。この拒否表示ＲＪ
は、端末インタフェース装置２０２からＤＴＣＮＶ２１
１に対するＤＭＡ転送の要求に対し、ＤＴＣＮＶ２１１
が、それがＤＭＡ転送可能状態（アイドル状態）にない
ためＤＭＡ転送の要求を受け付けることができない旨を
通知するための制御データである。また、端末インタフ
ェース装置２０２からＤＴＣＮＶ２１１に向かう上りハ
ードリンク上の図３(b-1) のフレームデータに含まれる
ＤＭＡコントロールフィールドには、本実施例の場合更
に、図３(b-3) に示されるように、終了フラグＥＦが含
まれる。この終了フラグＥＦは、端末インタフェース装
置２０２がＤＴＣＮＶ２１１に対してＤＭＡ転送の終了
を通知するための制御データである。

【００３７】このような制御データが、ハードリンク上
のフレームデータのＤＭＡコントロールフィールドに格
納されて転送されることにより、ＤＭＡ転送のための特
別な制御線を用意する必要がなくなる。

【００３８】次に、本発明の第３の特徴として、制御リ
ンク２０４に含まれるハードリンクとＤＭＡリンクとＤ
ＭＡイネーブルリンクは、図４(a) 、(d) 、(e) 、及び
(f)に示されるように、少なくともその制御リンク２０
４と共に端末インタフェースケーブル２０３に含まれる
加入者リンク２０５のハイウエイクロックに同期して転
送される。このハイウエイクロックは、加入者リンク２
０５上を転送されるセルを構成するハイウエイデータの
転送タイミングを制御する。加入者リンク２０５は例え
ば８ビット分の物理信号線群であり、この場合には、ハ
イウエイデータは、８ビット単位で転送される。ハイウ
エイクロックは、この８ビット単位のハイウエイデータ
のタイミングを決定する。

【００３９】このような特徴的な構成によって、制御リ
ンク２０４の同期をとるための特別な制御線やクロック
制御装置を制御リンク２０４のために新たに設ける必要
がなくなり、システムのハードウエア規模を削減するこ
とが可能となる。また、ハイウエイクロックの周波数は
一般に非常に高いため、制御リンク２０４のための新た
なクロック制御装置等を必要とすることなく制御データ
の高速な通信が可能となる。

【００４０】更に、制御リンク２０４に含まれるハード
リンク上の図３(a) 又は(b) のフレームデータは、図４
(b) 及び(d) に示されるように、その制御リンク２０４
と共に端末インタフェースケーブル２０３に含まれる加
入者リンク２０５上のセルフレームクロックに同期して
転送される。このセルフレームクロックは、図４(b)及
び(c) に示されるように、加入者リンク２０５上を転送
されるセルデータの境界の転送タイミングで発生するこ
とにより、セル単位での同期を制御する。従って、ハー
ドリンク上の図３(a) 又は(b) のフレームデータの境界
は、加入者リンク２０５上のセルの境界に同期すること
になる。

【００４１】このような特徴的な構成によって、ハード
リンク上のフレームデータの同期をとるための特別な制
御装置をハードリンクのために新たに設ける必要がなく
なり、システムのハードウエア規模を更に削減すること
が可能となる。なお、ハードウエア規模等に余裕があれ
ば、セルクロックに同期するという条件のもとで、上記
フレームデータは、セルフレームクロックには同期させ
ずに独自のタイミングで伝送されてもよい。この場合に
は、例えば、図３(a) 又は(b) に示されるフレームデー
タの先頭と末尾には、フレームデータの区切りを示す特
定のビットシーケンスが付加される。 ＜詳細説明＞次に、上述の制御リンク２０４を用いた制
御データの通信機能について、以下に説明する。

【００４２】まず、図５は、ＣＰＲ２０８からＤＴＣＮ
Ｖ２１１内のＤＭＡＤＩＳ２１３に転送されるパケット
データのフォーマット図である。図６は、図２のＤＴＣ
ＮＶ２１１内のハードリンク送信装置（ＨＬＴ：HardLi
nk Transmitter）２１５の回路構成図、図７は、図２の
ＤＴＣＮＶ２１１内のＤＭＡ分配装置（ＤＭＡＤＩＳ：
DMA DIStributer ）２１３のＤＭＡデータのバス２１９
部の回路構成図、図８は、図２のＤＴＣＮＶ２１１内の
ＤＭＡ送信装置（ＤＭＡＴ：DMA Transmitter ）２１４
の回路構成図、図９は、図２のＤＴＣＮＶ２１１内の制
御リンク受信装置（ＲＶ：control link Reciever ）２
１６の回路構成図である。ＣＰＲ２０８から起動されるＤＭＡ転送動作 上述の各図と、図１０に示されるＤＭＡ通信手順を示す
図に基づいて、まず、ＣＰＲ２０８が端末インタフェー
ス装置２０２に対するＤＭＡ転送を起動する場合の構成
及び動作について、詳細に説明する。

【００４３】ＣＰＲ２０８は、或る端末インタフェース
装置２０２に制御データをＤＭＡ転送する必要が生じた
場合、図５に示されるデータフォーマットを有するパケ
ットを、図２に示されるバス２０９及びプロセッサイン
タフェース装置（ＰＲＩＦ：PRocessor InterFace ）２
１０を介して、ＤＴＣＮＶ２１１内のＤＭＡ分配装置
（ＤＭＡＤＩＳ：DMA DIStributer ）２１３に転送する
（図１０のＳ１）。

【００４４】このパケットデータは、図５に示されるよ
うに、アドレス部と実データ部とからなるフォーマット
を有する。アドレス部は、それが含まれるパケット内の
実データ部の送信先を示しており、アドレス部内の先頭
の図５に示されるフラグＳＷの値が０であれば、ＤＭＡ
転送される制御データ（ＤＭＡデータ）がそのパケット
内の実データ部に格納されていることを示している。ま
た、アドレス部内のリンクナンバーは、図２の#1〜#Nの
端末インタフェース装置２０２のうちＤＭＡ転送を実行
する装置を特定する。本実施例の場合、リンクナンバー
はアドレス部内の３ビットのデータによって示され、従
ってＮ＝２³ ＝８である。

【００４５】ＤＭＡＤＩＳ２１３は、受信したパケット
のアドレス部を解析することによって、#1〜#Nの端末イ
ンタフェース装置２０２のうちどれに対してＤＭＡ転送
が起動されたかを識別した後（図１０のＳ２）、該当す
る端末インタフェース装置２０２に対応する下り制御リ
ンク２０４d 内のハードリンクに対しリクエスト信号
（ＲＥＱ）を送信する（図１０のＳ３）。具体的には、
ＤＭＡＤＩＳ２１３は、ＤＴＣＮＶ２１１内のハードリ
ンク送信装置（ＨＬＴ：Hard Link Transmitter)２１５
内の図６に示される#1〜#Nのハードリンク送信回路６０
１のうち、宛先の端末インタフェース装置２０２に対応
する回路に対し、ＤＭＡコントロールフィールドにＤＭ
ＡリクエストＲＱがセットされたフレームデータ（図３
(a-1) 及び図３(a-3) 参照）を、パラレルデータとして
転送する。このフレームデータは、図６に示される対応
するハードリンク送信回路６０１内のフリップフロップ
（Ｆ／Ｆ）６０２に、ＣＰＲ２０８側から供給されるプ
ロセッサクロックＰＲＣＫに同期して、ラッチされる。
その後、このＦ／Ｆ６０２にラッチされた図３(a) のフ
ォーマットを有するパラレルデータであるフレームデー
タは、パラレル／シリアル変換回路６０３によってパラ
レルデータ形式からシリアルデータ形式に変換されなが
ら、ハイウエイクロックＨＷＣＫ（図４(a) 参照）に同
期して、下り制御リンク２０４d （図２参照）に含まれ
るハードリンクに送出される。なお、パラレル／シリア
ル変換回路６０３において、フレームデータの先頭に対
応するシリアルデータの送出タイミングは、特には図示
しないセルフレームクロックに基づいて決定される（図
４(b) 及び(d) 参照）。

【００４６】上述の動作と共に、ＤＭＡＤＩＳ２１３
は、ＤＴＣＮＶ２１１内のＲＶ２１６を構成する図７に
示されるＦ／Ｆ７１２に対し、プロセッサクロックＰＲ
ＣＫに同期して、ＤＭＡ転送を行うべき端末インタフェ
ース装置２０２に対応するハードリンクの監視を指示す
るデータをセットする。この結果、図７において、デコ
ーダ７１３がＦ／Ｆ７１２の内容をデコードすることに
よって、セレクタ７０５に対して、上記端末インタフェ
ース装置２０２が接続される上り制御リンク２０４u に
含まれるハードリンクを収容するハードリンク受信回路
７０１の出力のみを選択させる。これにより、ＤＭＡＤ
ＩＳ２１３は、ＤＭＡ転送を行うべき端末インタフェー
ス装置２０２からの応答信号のみを待つことができる
（図１０のＳ４）。

【００４７】宛先の端末インタフェース装置２０２は、
それが接続される下り制御リンク２０４d に含まれるハ
ードリンクから受信したフレームデータのうち、その先
頭のアドレス（図３(a-1) ）が自分のアドレスに一致す
るもののみを、内部に取り込む。その後、その端末イン
タフェース装置２０２は、そのフレームデータ内のＤＭ
ＡコントロールフィールドにＤＭＡリクエストＲＱ（図
３(a-3) 参照）がセットされていることを認識すると、
自身がＤＭＡ転送可能であることを確認した後に、それ
が接続される上り制御リンク２０４u 内のハードリンク
に対して応答信号（ＡＣＫ）を送信する（図１０のＳ
４）。具体的には、端末インタフェース装置２０２は、
ＤＭＡコントロールフィールドに承認応答ＡＫがセット
されたシリアルデータであるフレームデータ（図３(b-
1) 及び図３(b-3) 参照）を、上り制御リンク２０４u
内のハードリンクに送出する。

【００４８】ＲＶ２１６内の、図７に示される上記端末
インタフェース装置２０２が接続する上り制御リンク２
０４u に含まれるハードリンクを収容するハードリンク
受信回路７０１において、シリアル／パラレル変換回路
７０３は、上記シリアルデータである１フレーム分のフ
レームデータを、ハイウエイクロックＨＷＣＫに同期し
て受信しながらパラレルデータに変換する。なお、シリ
アル／パラレル変換回路７０３において、フレームデー
タの先頭に対応するシリアルデータの受信タイミング
は、特には図示しないセルフレームクロックに基づいて
決定される（図４(b) 及び(d) 参照）。このパラレルデ
ータに変換されたフレームデータは、プロセッサクロッ
クＰＲＣＫに同期して、Ｆ／Ｆ７０４にラッチされる。
そして、その出力は、セレクタ７０５を介してＤＭＡＤ
ＩＳ２１３に出力される。

【００４９】ＤＭＡＤＩＳ２１３は、ＤＭＡ転送を行う
べき端末インタフェース装置２０２からの応答信号（Ａ
ＣＫ）を待つ間、最初のパケットの実データ部（図５参
照）に格納されている最初のＤＭＡデータを、内部の図
８に示されるＦ／Ｆ８０１にプロセッサクロックＰＲＣ
Ｋに同期して保持しておく。また、内部の図８に示され
るＦ／Ｆ８０２に、ＤＭＡイネーブルリンクに送出すべ
きＤＭＡイネーブル信号（図４(f) 参照）をセットして
おく。

【００５０】ＤＭＡＤＩＳ２１３は、ＲＶ２１６から受
信したフレームデータのＤＭＡコントロールフィールド
に承認応答ＡＫ（図３(b-3) 参照）がセットされている
ことを確認すると、該当する端末インタフェース装置２
０２に対応する下り制御リンク２０４d 内のハードリン
クに対するリクエスト信号（ＲＥＱ）の出力を停止す
る。具体的には、ＤＭＡＤＩＳ２１３は、ＤＴＣＮＶ２
１１内のＨＬＴ２１５を構成する図６に示される#1〜#N
のハードリンク送信回路６０１のうち、宛先の端末イン
タフェース装置２０２に対応する回路に対し、ＤＭＡコ
ントロールフィールドのＤＭＡリクエストＲＱがリセッ
トされたフレームデータ（図３(a-1) 及び図３(a-3) 参
照）を、パラレルデータとして転送する。

【００５１】上述の動作と共に、ＤＭＡＤＩＳ２１３
は、該当する端末インタフェース装置２０２に対応する
下り制御リンク２０４d 内のＤＭＡリンク及びＤＭＡイ
ネーブルリンクに対して、内部の図８に示されるＦ／Ｆ
８０１及び８０２にそれぞれラッチされていたＤＭＡデ
ータ及びＤＭＡイネーブル信号を送信する（図１０のＳ
５）。具体的には、ＤＭＡＤＩＳ２１３は、ＤＴＣＮＶ
２１１内のＤＭＡ送信装置（ＤＭＡＴ：DMA Transmitte
r ）２１４内の図９に示される#1〜#NのＤＭＡ送信回路
９０１のうち、宛先の端末インタフェース装置２０２に
対応する回路に対し、内部の図８に示されるＦ／Ｆ８０
１及びＦ／Ｆ８０２にセットされていたＤＭＡデータ及
びＤＭＡイネーブル信号を、パラレルデータとして転送
すると共に、そのＤＭＡ送信回路９０１の出力が接続さ
れるセレクタ９０５のみに対して、セレクト信号ＳＥＬ
を出力する。上記ＤＭＡデータは、図９に示される対応
するＤＭＡ送信回路９０１内のＦ／Ｆ９０２に、プロセ
ッサクロックＰＲＣＫ及び上記ＤＭＡイネーブル信号の
入力に同期して、ラッチされる。その後、このＦ／Ｆ９
０２にラッチされたパラレルデータであるＤＭＡデータ
は、パラレル／シリアル変換回路９０３によってパラレ
ルデータ形式からシリアルデータ形式に変換されなが
ら、ハイウエイクロックＨＷＣＫ（図４(a) 参照）に同
期して、セレクタ９０５を介して、下り制御リンク２０
４d （図２参照）に含まれるＤＭＡリンクに送出される
（図４(e) 参照）。なお、この送出タイミングは、ハイ
ウエイクロックＨＷＣＫのタイミングにのみ同期し、前
述したセルフレームクロック（図４(b) ）のタイミング
とは関係ない。これと同時に、ＤＭＡＤＩＳ２１３から
出力されたＤＭＡイネーブル信号は、上述のＤＭＡ送信
回路９０１内のＦ／Ｆ９０４に、ハイウエイクロックＨ
ＷＣＫに同期してラッチされることにより、セレクタ９
０５を介して、下り制御リンク２０４d に含まれるＤＭ
Ａイネーブルリンクに送出される（図４(f) 参照）。

【００５２】上述の動作と共に、ＤＭＡＤＩＳ２１３
は、アドレス部に該当するリンクナンバーが格納され、
実データ部に応答信号（ＡＣＫ）が格納されたパケット
（図５参照）を、ＣＰＲ２０８に返送する。

【００５３】ＣＰＲ２０８は、ＤＭＡＤＩＳ２１３から
応答信号（ＡＣＫ）を受信すると、次にＤＭＡ転送すべ
きＤＭＡデータを用意し、それが実データ部に格納され
ＤＭＡ転送の宛先がアドレス部に格納されたパケットを
生成し、ＤＭＡＤＩＳ２１３に送信する。ＤＭＡＤＩＳ
２１３は、そのパケットを受信すると、そのパケットの
実データ部に格納されている次のＤＭＡデータを、内部
の図８に示されるＦ／Ｆ８０１に保持しておく。

【００５４】更に上述の動作と共に、ＤＭＡＤＩＳ２１
３は、ＤＴＣＮＶ２１１内のＲＶ２１６を構成する図７
に示されるＦ／Ｆ７１２に対し、プロセッサクロックＰ
ＲＣＫに同期して、ＤＭＡ転送を行うべき端末インタフ
ェース装置２０２に対応するハードリンクの監視を指示
するデータをセットする。この結果、図７において、デ
コーダ７１３がＦ／Ｆ７１２の内容をデコードすること
によって、セレクタ７０５に対して、上記端末インタフ
ェース装置２０２が接続される上り制御リンク２０４u
に含まれるハードリンクを収容するハードリンク受信回
路７０１の出力のみを選択させる。これによって、ＤＭ
ＡＤＩＳ２１３は、ＤＭＡ転送を行うべき端末インタフ
ェース装置２０２からの応答信号のみを待つことができ
る（図１０のＳ６）。

【００５５】宛先の端末インタフェース装置２０２は、
それが接続される下り制御リンク２０４d に含まれるＤ
ＭＡイネーブルリンクにＤＭＡイネーブル信号が出力さ
れたタイミング（図４(f) 参照）で、上記下り制御リン
ク２０４d に含まれるＤＭＡリンクからＤＭＡデータ
（図４(e) 参照）を、ハイウエイクロックに同期して受
信する（図１０のＳ５）。そして、その端末インタフェ
ース装置２０２は、受信したＤＭＡデータに対する上位
レイヤにおけるエラーチェック等の結果、そのＤＭＡデ
ータの正常性を確認した後に、それが接続される上り制
御リンク２０４u内のハードリンクに対し応答信号（Ａ
Ｗ）を送信する（図１０のＳ６）。具体的には、端末イ
ンタフェース装置２０２は、ＤＭＡコントロールフィー
ルドに承認応答ＡＫがセットされたシリアルデータであ
るフレームデータ（図３(b-1) 及び図３(b-3) 参照）
を、上り制御リンク２０４u 内のハードリンクに送出す
る。

【００５６】ＲＶ２１６内の、図７に示される上記端末
インタフェース装置２０２が接続する上り制御リンク２
０４u に含まれるハードリンクを収容するハードリンク
受信回路７０１は、前述したようにして、上記フレーム
データを、パラレルデータに変換しながら、セレクタ７
０５を介してＤＭＡＤＩＳ２１３に出力する。

【００５７】ＤＭＡＤＩＳ２１３は、ＲＶ２１６から受
信したフレームデータのＤＭＡコントロールフィールド
に承認応答ＡＫ（図３(b-3) 参照）がセットされている
ことを確認すると、該当する端末インタフェース装置２
０２に対応する下り制御リンク２０４d 内のＤＭＡリン
ク及びＤＭＡイネーブルリンクに対して、ＤＭＡＴ２１
４を介して、内部の図８に示されるＦ／Ｆ８０１及び８
０２にそれぞれラッチされていたＤＭＡデータ及びＤＭ
Ａイネーブル信号を、前述したようにして再び送信する
（図１０のＳ５の繰り返し）。

【００５８】上述の動作と共に、ＤＭＡＤＩＳ２１３
は、アドレス部に該当するリンクナンバーが格納され、
実データ部に応答信号（ＡＷ）が格納されたパケット
を、ＣＰＲ２０８に返送する。

【００５９】ＣＰＲ２０８は、ＤＭＡＤＩＳ２１３から
応答信号（ＡＷ）を受信すると、更にＤＭＡ転送すべき
ＤＭＡデータを用意し、それが実データ部に格納されＤ
ＭＡ転送の宛先がアドレス部に格納されたパケットを生
成し、ＤＭＡＤＩＳ２１３に送信する。ＤＭＡＤＩＳ２
１３は、そのパケットを受信すると、そのパケットの実
データ部に格納されている次のＤＭＡデータを、内部の
図８に示されるＦ／Ｆ８０１に保持して処理を続行す
る。

【００６０】以上のようにして、図１０のＳ５とＳ６の
処理が繰り返され、宛先の端末インタフェース装置２０
２が最後のＤＭＡデータを受信すると（図１０のＳ
７）、その端末インタフェース装置２０２は、それが接
続される上り制御リンク２０４u内のハードリンクに対
し応答信号（ＡＷ）を前述したようにして送信し（図１
０のＳ８）、続いてＤＭＡ転送の終了状態を示す制御デ
ータ（ＲＰＴ）を例えば上記ハードリンク上のフレーム
データの制御ビット内の特には図示しないビットを用い
て送信し（図１０のＳ９）、最後に、ＤＭＡ転送の終了
を示す終了信号（ＥＮＤ）を上記ハードリンクに対して
送信する（図１０のＳ１０）。具体的には、端末インタ
フェース装置２０２は、ＤＭＡコントロールフィールド
に終了フラグＥＦがセットされたシリアルデータである
フレームデータ（図３(b-1) 及び図３(b-3) 参照）を、
上り制御リンク２０４u 内のハードリンクに送出する。

【００６１】ＲＶ２１６内の、図７に示される上記端末
インタフェース装置２０２が接続する上り制御リンク２
０４u に含まれるハードリンクを収容するハードリンク
受信回路７０１は、前述したようにして、上記フレーム
データを、パラレルデータに変換しながら、セレクタ７
０５を介してＤＭＡＤＩＳ２１３に出力する。

【００６２】ＤＭＡＤＩＳ２１３は、ＲＶ２１６から受
信したフレームデータのＤＭＡコントロールフィールド
に終了フラグＥＦ（図３(b-3) 参照）がセットされてい
ることを確認すると、自身の状態をＤＭＡ転送可能状態
（接続先アイドル状態）に変化させてＤＭＡ転送を終了
する（図１０のＳ１１）。端末インタフェース装置２０２から起動されるＤＭＡ転
送動作 次に、図１１に示されるＤＭＡ通信手順を示す図に基づ
いて、端末インタフェース装置２０２がＣＰＲ２０８に
対するＤＭＡ転送を起動する場合の構成及び動作につい
て、詳細に説明する。

【００６３】或る端末インタフェース装置２０２は、Ｃ
ＰＲ２０８に制御データをＤＭＡ転送する必要が生じた
場合、それが接続される上り制御リンク２０４u 内のハ
ードリンクに対しリクエスト信号（ＲＥＱ）を送信する
（図１１のＳ１）。具体的には、端末インタフェース装
置２０２は、ＤＭＡコントロールフィールドにＤＭＡリ
ンクがセットされたシリアルデータであるフレームデー
タ（図３(b-1) 及び図３(b-3) 参照）を、上り制御リン
ク２０４u 内のハードリンクに送出する。

【００６４】ここで、ＤＭＡ転送が実行されていない期
間においては、図２のスイッチ制御装置（ＳＷＣＮＴ：
SWitch CoNTroller ）２１２内のマイクロプロセッサ
（μＰ：Micro Processor ）２１８が、バス２１９及び
ＤＴＣＮＶ２１１内のマイクロプロセッサインタフェー
ス装置（μＰＩＦ：Micro Processor InterFace ）２２
０を介して、ＤＴＣＮＶ２１１内のＲＶ２１６を構成す
る図７のＦ／Ｆ７１１に対して、#1〜#Nの端末インタフ
ェース装置２０２が接続される各上り制御リンク２０４
u に含まれるハードリンクの監視を指示するデータを、
サイクリックに順次セットする。この結果、図７におい
て、デコーダ７１３がＦ／Ｆ７１１の内容を順次デコー
ドすることによって、セレクタ７０５に対して、#1〜#N
の端末インタフェース装置２０２が接続される各上り制
御リンク２０４u に含まれるハードリンクを収容する各
ハードリンク受信回路７０１の出力をサイクリックに選
択させる。ＲＶ２１６内の、各上り制御リンク２０４u
に含まれるハードリンクを収容する各ハードリンク受信
回路７０１は、前述したようにして、フレームデータ
を、パラレルデータに変換しながら、セレクタ７０５を
介してＤＭＡＤＩＳ２１３に出力する。これにより、Ｄ
ＭＡＤＩＳ２１３は、各端末インタフェース装置２０２
に対応するハードリンク上の制御データを順次監視す
る。

【００６５】ＤＭＡＤＩＳ２１３は、ＲＶ２１６から受
信したフレームデータのＤＭＡコントロールフィールド
にＤＭＡリンク（図３(b-3) 参照）がセットされている
ことを確認すると、現在の自身の状態がＤＭＡ転送可能
状態（アイドル状態）であるか否かを判定する（図１１
のＳ２）。

【００６６】この判定処理の結果、ＤＭＡＤＩＳ２１３
は、現在の自身の状態がＤＭＡ転送可能状態（アイドル
状態）ではないと判定すると、上記受信したフレームデ
ータのアドレス（図３(b-1) 参照）を解析することによ
って、#1〜#Nの端末インタフェース装置２０２のうちど
れからＤＭＡ転送が要求されたかを識別した後、該当す
る端末インタフェース装置２０２に対応する下り制御リ
ンク２０４d 内のハードリンクに対しリジェクト信号
（ｒｅｊｅｃｔ）を送信する（図１１のＳ３）。具体的
には、ＤＭＡＤＩＳ２１３は、ＤＴＣＮＶ２１１内のＨ
ＬＴ２１５を構成する図６に示される#1〜#Nのハードリ
ンク送信回路６０１のうち、ＤＭＡ転送を要求した端末
インタフェース装置２０２に対応する回路に対して、Ｄ
ＭＡコントロールフィールドの拒否表示ＲＪがセットさ
れたフレームデータ（図３(a-1) 及び図３(a-3) 参照）
を、転送する。

【００６７】ＤＭＡ転送を要求した端末インタフェース
装置２０２は、それが接続される下り制御リンク２０４
d に含まれるハードリンクから受信したフレームデータ
のうち、その先頭のアドレス（図３(a-1) ）が自分のア
ドレスに一致するもののみを、内部に取り込む。その
後、その端末インタフェース装置２０２は、そのフレー
ムデータ内のＤＭＡコントロールフィールドに拒否表示
ＲＪがセットされていることを認識すると（図１１のＳ
４）、一定時間の経過の後に、それが接続される上り制
御リンク２０４u 内のハードリンクに対して、再度ＤＭ
Ａ転送のリクエスト信号（ＲＥＱ）を送信する動作を繰
り返す（図１１のＳ１の繰り返し）。

【００６８】一方、ＤＭＡＤＩＳ２１３は、現在の自身
の状態がＤＭＡ転送可能状態（アイドル状態）であると
判定すると、自身をＰＲＩＦ２１０を介してバス２０９
に接続した後（図１１のＳ５）、ＣＰＲ２０８に対し
て、アドレス部にＤＭＡ転送を要求した端末インタフェ
ース装置２０２に対応するアドレスが設定され、実デー
タ部に端末インタフェース装置２０２からのリクエスト
信号（ＲＥＱ）が格納あＳれたパケット（図５参照）を
転送する（図１１のＳ６）。

【００６９】その後、ＤＭＡＤＩＳ２１３は、ＣＰＲ２
０８から、アドレス部にＤＭＡ転送を要求した端末イン
タフェース装置２０２に対応するアドレスが設定され、
実データ部に応答信号（ＡＣＫ）が格納されたパケット
を受信すると、該当する端末インタフェース装置２０２
に対応する下り制御リンク２０４d 内のハードリンクに
対し応答信号（ＡＣＫ）を送信する（図１１のＳ７）。
具体的には、ＤＭＡＤＩＳ２１３は、ＤＴＣＮＶ２１１
内のＨＬＴ２１５を構成する図６に示される#1〜#Nのハ
ードリンク送信回路６０１のうち、ＤＭＡ転送を要求し
た端末インタフェース装置２０２に対応する回路に対
し、ＤＭＡコントロールフィールドの承認応答ＡＫがセ
ットされたフレームデータ（図３(a-1) 及び図３(a-3)
参照）を、転送する。

【００７０】これと共に、ＤＭＡＤＩＳ２１３は、ＤＴ
ＣＮＶ２１１内のＲＶ２１６を構成する図７に示される
Ｆ／Ｆ７１２に対して、プロセッサクロックＰＲＣＫに
同期して、ＤＭＡ転送を実行する端末インタフェース装
置２０２に対応するＤＭＡリンク及びＤＭＡイネーブル
リンクの監視を指示するデータをセットする。この結
果、図７において、デコーダ７１３がＦ／Ｆ７１２の内
容をデコードすることにより、セレクタ７１０に対し
て、上記端末インタフェース装置２０２が接続される上
り制御リンク２０４u に含まれるＤＭＡリンク及びＤＭ
Ａイネーブルリンクを収容するＤＭＡ受信回路７０２の
出力のみを選択させる。これによって、ＤＭＡＤＩＳ２
１３は、ＤＭＡ転送を行うべき端末インタフェース装置
２０２からのＤＭＡデータのみを待つことができる（図
１１のＳ８）。

【００７１】ＤＭＡ転送を要求した端末インタフェース
装置２０２は、それが接続される下り制御リンク２０４
d に含まれるハードリンクから受信したフレームデータ
のうち、その先頭のアドレス（図３(a-1) ）が自分のア
ドレスに一致するもののみを、内部に取り込む。その
後、その端末インタフェース装置２０２は、そのフレー
ムデータ内のＤＭＡコントロールフィールドに承認応答
ＡＫがセットされていることを認識すると（図１１のＳ
７）、ＤＭＡデータの転送を開始する（図１１のＳ
８）。具体的には、その端末インタフェース装置２０２
は、それが接続される上り制御リンク２０４u に含まれ
るＤＭＡリンクに、ハイウエイクロックに同期させて、
ＤＭＡデータを順次送出すると共に、上記上り制御リン
ク２０４u に含まれるＤＭＡイネーブルリンクに、上記
ＤＭＡデータの送出開始に同期させて、ＤＭＡイネーブ
ル信号を送出する（図４(a) 、(e) 、及び(f) 参照）。

【００７２】ＲＶ２１６内の、図７に示される上記端末
インタフェース装置２０２が接続する上り制御リンク２
０４u に含まれるＤＭＡリンク及びＤＭＡイネーブルリ
ンクを収容するＤＭＡ受信回路７０２において、Ｆ／Ｆ
７０７は、ＤＭＡイネーブルリンクから入力されるＤＭ
Ａイネーブル信号を、ハイウエイクロックＨＷＣＫに同
期して繰り返しラッチする。また、シリアル／パラレル
変換回路７０６は、シリアルデータである上述のＤＭＡ
データを、ハイウエイクロックＨＷＣＫに同期して受信
しながらパラレルデータに変換する。このパラレルデー
タに変換されたフレームデータは、プロセッサクロック
ＰＲＣＫ及びＦ／Ｆ７０７にラッチされたＤＭＡイネー
ブル信号の入力に同期して、Ｆ／Ｆ７０８にラッチされ
る。そして、その出力は、セレクタ７１０を介してＤＭ
ＡＤＩＳ２１３に出力される。

【００７３】ＤＭＡＤＩＳ２１３は、アドレス部にＤＭ
Ａ転送を実行している端末インタフェース装置２０２の
アドレスが設定され、実データ部にＲＶ２１６から受信
したＤＭＡデータが格納されたパケット（図５参照）を
生成し、それを、ＰＲＩＦ２１０及びバス２０９を介し
てＣＰＲ２０８に転送する（図１１のＳ８）。

【００７４】ＣＰＲ２０８は、上述のパケットを受信す
ると、受信したパケットの実データ部に格納されている
ＤＭＡデータに対する上位レイヤにおけるエラーチェッ
ク等の結果、そのＤＭＡデータの正常性を確認した後
に、アドレス部にＤＭＡ転送を実行している端末インタ
フェース装置２０２に対応するアドレスが設定され、実
データ部に応答信号（ＡＷ）が格納されたパケットをＤ
ＭＡＤＩＳ２１３に送信する。ＤＭＡＤＩＳ２１３は、
そのパケットを受信すると、該当する端末インタフェー
ス装置２０２に対応する下り制御リンク２０４d 内のハ
ードリンクに対し応答信号（ＡＷ）を送信する（図１１
のＳ９）。具体的には、ＤＭＡＤＩＳ２１３は、ＤＴＣ
ＮＶ２１１内のＨＬＴ２１５を構成する図６に示される
#1〜#Nのハードリンク送信回路６０１のうち、ＤＭＡ転
送を実行している端末インタフェース装置２０２に対応
する回路に対し、ＤＭＡコントロールフィールドの承認
応答ＡＫがセットされたフレームデータ（図３(a-1) 及
び図３(a-3) 参照）を、転送する。

【００７５】ＤＭＡ転送を実行している端末インタフェ
ース装置２０２は、下り制御リンク２０４d に含まれる
ハードリンクから受信したフレームデータのＤＭＡコン
トロールフィールドに承認応答ＡＫ（図３(b-3) 参照）
がセットされていることを確認すると、次のＤＭＡデー
タの転送を実行する（図１１のＳ８の繰り返し）。

【００７６】以上のようにして、図１１のＳ８とＳ９の
処理が繰り返され、ＣＰＲ２０８が最後のＤＭＡデータ
を受信すると（図１１のＳ１０）、ＣＰＲ２０８は、Ｄ
ＭＡ転送を実行している端末インタフェース装置２０２
に向けて、応答信号（ＡＷ）を前述したようにして送信
し（図１１のＳ１１）、続いてＤＭＡ転送の終了状態を
示す制御データ（ＲＰＴ）を送信する（図１１のＳ１
２）。

【００７７】ＤＭＡＤＩＳ２１３は、上述の各制御デー
タを、前述したようにＨＬＴ２１５を介して、ＤＭＡ転
送を実行している端末インタフェース装置２０２が接続
される下り制御リンク２０４d に含まれるハードリンク
に送信する。なお、ＤＭＡ転送の終了状態を示す制御デ
ータ（ＲＰＴ）は、例えば上記ハードリンク上のフレー
ムデータの制御ビット内の特には図示しないビットを用
いて送信される。

【００７８】これと共に、ＤＭＡＤＩＳ２１３は、ＤＴ
ＣＮＶ２１１内のＲＶ２１６を構成する図７に示される
Ｆ／Ｆ７１２に対して、プロセッサクロックＰＲＣＫに
同期して、ＤＭＡ転送を実行する端末インタフェース装
置２０２に対応するハードリンクの監視を指示するデー
タをセットする。この結果、図７において、デコーダ７
１３がＦ／Ｆ７１２の内容をデコードすることにより、
セレクタ７０５に対して、上記端末インタフェース装置
２０２が接続される上り制御リンク２０４u に含まれる
ハードリンクを収容するハードリンク受信回路７０１の
出力のみを選択させる。

【００７９】ＤＭＡ転送を実行していた端末インタフェ
ース装置２０２は、最後に、ＤＭＡ転送の終了を示す終
了信号（ＥＮＤ）を上記ハードリンクに送信する（図１
１のＳ１３）。具体的には、端末インタフェース装置２
０２は、ＤＭＡコントロールフィールドに終了フラグＥ
Ｆがセットされたシリアルデータであるフレームデータ
（図３(b-1) 及び図３(b-3) 参照）を、上り制御リンク
２０４u 内のハードリンクに送出する。

【００８０】ＲＶ２１６内の、図７に示される上記端末
インタフェース装置２０２が接続する上り制御リンク２
０４u に含まれるハードリンクを収容するハードリンク
受信回路７０１は、前述したようにして、上記フレーム
データを、パラレルデータに変換しながら、セレクタ７
０５を介してＤＭＡＤＩＳ２１３に出力する。

【００８１】ＤＭＡＤＩＳ２１３は、ＲＶ２１６から受
信したフレームデータのＤＭＡコントロールフィールド
に終了フラグＥＦ（図３(b-3) 参照）がセットされてい
ることを確認すると、自身の状態をＤＭＡ転送可能状態
（接続先アイドル状態）に変化させてＤＭＡ転送を終了
する（図１１のＳ１４）。ＣＰＲ２０８と端末インタフェース装置２０２の間のハ
ードリンクを用いた制御データの通信 最後に、ＣＰＲ２０８と端末インタフェース装置２０２
との間の、ハードリンクを用いた制御データの通信動作
について説明する。

【００８２】ＣＰＲ２０８は、或る端末インタフェース
装置２０２に、ハードリンクによって転送される制御デ
ータを転送する必要が生じた場合、アドレス部のフラグ
ＳＷに値１がセットされ、上述の制御データの転送に必
要なデータが実データ部にセットされた図５に示される
フォーマットを有するパケットを、図２に示されるバス
２０９及びＰＲＩＦ２１０を介して、ＤＴＣＮＶ２１１
内のＤＭＡＤＩＳ２１３に転送する。

【００８３】ＤＭＡＤＩＳ２１３は、受信したパケット
のアドレス部のフラグＳＷの値が１であることを識別す
ると、そのパケットを、そのまま図２のＳＷＣＮＴ２１
２に転送する。このパケットは、ＳＷＣＮＴ２１２内の
ＤＭＡ制御装置（ＤＭＡＣ：DMA Controller）２１７に
よって、ＳＷＣＮＴ２１２内の特には図示しないメモリ
部にＤＭＡ転送される。

【００８４】ＳＷＣＮＴ２１２内のマイクロプロセッサ
（μＰ：Micro Processor ）２１８は、上述のＤＭＡ転
送されたパケットに格納されているデータに基づき、ど
の端末インタフェース装置２０２にどのような制御デー
タを転送するかを判定し、制御ビットに必要なデータが
セットされたフレームデータ（図３(a-1) 及び(a-2)参
照）を生成する。

【００８５】そして、μＰ２１８は、ＤＴＣＮＶ２１１
内のμＰＩＦ２２０を介して、ＤＴＣＮＶ２１１内のＨ
ＬＴ２１５を構成する図６に示される#1〜#Nのハードリ
ンク送信回路６０１のうち、宛先の端末インタフェース
装置２０２に対応する回路に対し、上述のフレームデー
タをパラレルデータとして転送する。このフレームデー
タは、図６に示される対応するハードリンク送信回路６
０１内のフリップフロップ（Ｆ／Ｆ）６０２に、ＣＰＲ
２０８側から供給されるプロセッサクロックＰＲＣＫに
同期して、ラッチされる。その後、このＦ／Ｆ６０２に
ラッチされた図３(a) のフォーマットを有するパラレル
データであるフレームデータは、パラレル／シリアル変
換回路６０３によりパラレルデータ形式からシリアルデ
ータ形式に変換されながら、ハイウエイクロックＨＷＣ
Ｋ（図４(a) 参照）に同期して、下り制御リンク２０４
d （図２参照）に含まれるハードリンクに送出される。
前述したように、パラレル／シリアル変換回路６０３に
おいて、フレームデータの先頭に対応するシリアルデー
タの送出タイミングは、特には図示しないセルフレーム
クロックに基づいて決定される（図４(b) 及び(d) 参
照）。

【００８６】宛先の端末インタフェース装置２０２は、
それが接続される下り制御リンク２０４d に含まれるハ
ードリンクから受信したフレームデータのうち、その先
頭のアドレス（図３(a-1) ）が自分のアドレスに一致す
るもののみを内部に取り込んで、そのフレームデータ内
の制御ビット（図３(a-2) 参照）から必要な制御データ
を読み出して処理する。

【００８７】一方、或る端末インタフェース装置２０２
が、ＣＰＲ２０８に、ハードリンクにより転送される制
御データを転送する必要が生じた場合には、制御ビット
に必要なデータがセットされたフレームデータ（図３(b
-1) 及び(b-2) 参照）を生成し、そのフレームデータを
シリアルデータとして、その端末インタフェース装置２
０２に接続されている上り制御リンク２０４u に含まれ
るハードリンクに送出する。

【００８８】これに対して、ＤＭＡ転送が実行されてい
ない期間においては、前述したように、図２のＳＷＣＮ
Ｔ２１２内のμＰ２１８は、バス２１９及びＤＴＣＮＶ
２１１内のμＰＩＦ２２０を介して、ＤＴＣＮＶ２１１
内のＲＶ２１６を構成する図７のＦ／Ｆ７１１に対し、
#1〜#Nの端末インタフェース装置２０２が接続される各
上り制御リンク２０４u に含まれるハードリンクの監視
を指示するデータを、サイクリックに順次セットする。
この結果、図７において、デコーダ７１３がＦ／Ｆ７１
１の内容を順次デコードすることにより、セレクタ７０
５に対して、#1〜#Nの端末インタフェース装置２０２が
接続される各上り制御リンク２０４u に含まれるハード
リンクを収容する各ハードリンク受信回路７０１の出力
をサイクリックに選択させる。ＲＶ２１６内の、各上り
制御リンク２０４u に含まれるハードリンクを収容する
各ハードリンク受信回路７０１は、前述したようにし
て、フレームデータを、パラレルデータに変換しなが
ら、セレクタ７０５を介してＤＭＡＤＩＳ２１３に出力
する。

【００８９】ＤＭＡＤＩＳ２１３は、ＲＶ２１６から順
次出力される各上り制御リンク２０４u に含まれるハー
ドリンク上のフレームデータを、ＰＲＩＦ２１０及びバ
ス２０９を介して、ＣＰＲ２０８に転送する。

【００９０】上述したハードリンクの制御機能におい
て、例えば上り制御リンク２０４u に含まれるハードリ
ンクをフレームデータが転送される場合、制御ビット内
の図３(b-2) に示される障害通知ＦＴ又はＤＭＡ障害Ｄ
Ｆ等の制御データは、安定して転送される必要があるた
め、その安定性を保証するための何等かの制御機構が必
要となる。本実施例では、高速のハイウエイクロックＨ
ＷＣＫに同期して入力する各周期毎のフレームデータ
は、図２のＲＶ２１６内の図７に示されるシリアル／パ
ラレル変換回路７０３を介して、ハイウエイクロックＨ
ＷＣＫよりも遅いプロセッサクロックＰＲＣＫに同期し
て、Ｆ／Ｆ７０４に上書きされる。従って、１又は２周
期程度乱れたフレームデータが入力されたとしても、Ｆ
／Ｆ７０４の内容はそれ以後の安定したフレームデータ
によってすぐに上書きされるため、結果的に、Ｆ／Ｆ７
０４からは安定したフレームデータを取り出すことがで
きる。このように本実施例では、シリアル／パラレル変
換回路７０３とＦ／Ｆ７０４という簡単な回路構成によ
って、安定性が保証されたフレームデータを受信するこ
とが可能となる。

【００９１】下り制御リンク２０４d に含まれるハード
リンクにフレームデータを送出するＨＬＴ２１５につい
ても、図６に示されるように、Ｆ／Ｆ６０２とパラレル
／シリアル変換回路６０３という簡単な回路構成によっ
て、安定性が保証されたフレームデータを送信すること
が可能となる。 ＜他の実施例＞以上説明した実施例は、端末インタフェ
ース装置と中央プロセッサとの間の制御データの伝送方
式に関するものであるが、本発明はこれに限られるもの
ではなく、端末インタフェース装置以外の交換局に含ま
れる様々な周辺装置と制御系装置との間の制御データの
伝送方式に適用することができる。

【００９２】また、上述の実施例は、ATM 交換システム
に本発明を適用したものであるが、本発明はこれに限ら
れるものではなく、所定のハイウエイクロックに同期し
て加入者情報を受信してその交換を行う様々な交換シス
テムに適用できる。

【００９３】

【発明の効果】本発明によれば、周辺装置を増設する必
要が生じた場合であっても、例えば交換機筐体の未使用
のコネクタに、周辺装置ケーブルによって新たな周辺装
置を接続するだけで増設工事が完了させることが可能と
なる。

【００９４】また、加入者リンクに障害が発生して加入
者情報の転送が途絶えても、制御リンクに障害が発生し
ていなければ、周辺装置と制御系装置との間で制御デー
タを通信することが可能となる。

【００９５】更に、制御リンク上の制御データが加入者
リンクのハイウエイクロックに同期して転送されること
により、制御リンクの同期をとるための特別な制御線や
クロック制御装置を制御リンクのために新たに設ける必
要がなくなり、システムのハードウエア規模を削減する
ことが可能となる。また、ATM 交換方式などにおいて
は、ハイウエイクロックの周波数は一般に非常に高いた
め、制御リンクのための新たなクロック制御装置等を必
要とすることなく制御データの高速な通信が可能とな
る。

【００９６】次に、本発明によれば、制御リンクがハー
ドリンクを含むことによって、例えば冗長性は高いが安
定性を要する情報や同報する必要のある情報である第１
の制御データ群をハードリンクを使用して転送すること
が可能となる。また、ハードリンク上の第１の制御デー
タ群の状態の転送周期がATM セル等の転送周期に同期さ
せられることにより、ハードリンク上の所定の周期毎の
第１のデータ群の同期をとるための特別な制御装置をハ
ードリンクのために新たに設ける必要がなくなり、シス
テムのハードウエア規模を更に削減することが可能とな
る。

【００９７】更に、本発明によれば、制御データ変換装
置１０６を、第１のバッファメモリと受信回路という簡
単な受信側装置又は第２のバッファメモリと送信回路と
いう簡単な送信側装置によって構成することにより、安
定性が保証された第１の制御データ群の状態をハードリ
ンクに対して送受信することが可能となる。

【００９８】最後に、本発明によれば、制御リンクが、
ハードリンクのほかにダイレクトメモリアクセスリンク
とダイレクトメモリアクセスイネーブルリンクとを更に
含むことにより、トラヒック情報等の大量の制御データ
を転送することができる。

【図面の簡単な説明】

【図１】本発明のブロック図である。

【図２】実施例の全体構成図である。

【図３】ハードリンクのデータフォーマット図である。

【図４】制御リンクのデータフォーマット図である。

【図５】ＣＰＲとＤＭＡＤＩＳ間のデータフォーマット
図である。

【図６】ＨＬＴの主要部の回路構成図である。

【図７】ＲＶの主要部の回路構成図である。

【図８】ＤＭＡＤＩＳ内のＤＭＡデータのバッファ部の
回路構成図である。

【図９】ＤＭＡＴの主要部の回路構成図である。

【図１０】ＤＭＡ通信手順を示す図（ＣＰＲからのＤＭ
Ａ転送の起動）である。

【図１１】ＤＭＡ通信手順を示す図（端末インタフェー
ス装置からのＤＭＡ転送の起動）である。

【図１２】従来技術の構成図（制御装置から物理インタ
フェースにて制御する場合）である。

【図１３】従来技術の構成図（制御要トランクをＳＷハ
イウエイ配下にもつ場合）である。

【符号の説明】

１０１ 周辺装置 １０２ 制御系装置 １０３ 周辺装置ケーブル １０４ 加入者リンク １０５ 制御リンク １０６ 制御データ変換装置 １０７ スイッチ １０８ 交換機筐体 １０９ ハイウエイクロック １１０ ハードリンク １１１ 第１のバッファメモリ １１２ 受信回路 １１３ 制御系クロック １１４ 第２のバッファメモリ １１５ 送信回路 １１６ ダイレクトメモリアクセスリンク １１７ ダイレクトメモリアクセスイネーブルリン
ク

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−106247（ＪＰ，Ａ) 特開 平８−307398（ＪＰ，Ａ) 特開 平６−141087（ＪＰ，Ａ) 特許2972381（ＪＰ，Ｂ２) 特許2577524（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/02 H04L 12/56

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 ハイウエイクロックに同期して加入者情
   報を受信してその交換を行う交換局内の周辺装置と該交
   換局内の制御系装置との間の制御データの通信を制御す
   る局内制御システムであって、 前記周辺装置に接続され、前記ハイウエイクロックに同
   期して前記加入者情報を伝送する物理線である加入者リ
   ンクと前記ハイウエイクロックに同期して前記制御デー
   タを伝送する物理線である制御リンクとを一体に有する
   周辺装置ケーブルと、 前記制御リンク上を前記ハイウエイクロックに同期して
   転送される制御データと前記制御系装置が前記ハイウエ
   イクロックに同期しないで送受信する制御データとのイ
   ンタフェースを制御する制御データ変換装置と、 を含むことを特徴とする局内制御システム。
2. 【請求項２】 前記制御リンクは、複数の前記制御デー
   タのうち第１の制御データ群の状態を前記ハイウエイク
   ロックに同期して所定の周期で繰り返し転送するための
   物理線であるハードリンクを含む、 ことを特徴とする請求項１に記載の局内制御システム。
3. 【請求項３】 前記加入者情報は所定のデータ長を有す
   るセルを単位として前記加入者リンク上を転送され、 前記所定の周期は前記セルの転送周期に同期する、 ことを特徴とする請求項２に記載の局内制御システム。
4. 【請求項４】 前記制御データ変換装置は、 前記所定の周期毎に前記ハードリンクから前記ハイウエ
   イクロックに同期して前記第１の制御データ群の状態を
   受信して該各状態に対応する記憶位置に上書きする第１
   のバッファメモリと、 該第１のバッファメモリの記憶内容を、前記制御系装置
   によって制御される制御系クロックに同期して読み出し
   て前記制御系装置に転送する受信回路と、 前記制御系装置から送信された前記第１の制御データ群
   の状態を該各状態に対応する記憶位置に前記制御系クロ
   ックに同期して上書きする第２のバッファメモリと、 該第２のバッファメモリの記憶内容を、前記所定の周期
   毎に前記ハイウエイクロックに同期して前記ハードリン
   クに送信する送信回路と、 を含むことを特徴とする請求項２又は３の何れか１項に
   記載の局内制御システム。
5. 【請求項５】 前記制御リンクは、 複数の前記制御データのうち第２の制御データ群をダイ
   レクトメモリアクセス転送手順に従って前記ハイウエイ
   クロックに同期して転送するための物理線であるダイレ
   クトメモリアクセスリンクと、 該ダイレクトメモリアクセスリンク上のデータの有効な
   期間を指定するダイレクトメモリアクセスイネーブル信
   号を前記ハイウエイクロックに同期して転送するための
   物理線であるダイレクトメモリアクセスイネーブルリン
   クと、 を更に含み、 前記ハードリンクを用いて転送される前記第１の制御デ
   ータ群は、前記ダイレクトメモリアクセスリンクを用い
   た前記第２の制御データ群に対する前記ダイレクトメモ
   リアクセス転送動作を制御するためのダイレクトメモリ
   アクセス制御データ群を含む、 ことを特徴とする請求項２乃至４の何れか１項に記載の
   局内制御システム。
6. 【請求項６】 ハイウエイクロックに同期して加入者情
   報を受信してその交換を行う交換局内の周辺装置と該交
   換局内の制御系装置との間の制御データの通信を制御す
   る局内制御システムに用いられるケーブルであって、 前記周辺装置に接続され、前記ハイウエイクロックに同
   期して前記加入者情報を伝送する物理線である加入者リ
   ンクと前記ハイウエイクロックに同期して前記制御デー
   タを伝送する物理線である制御リンクとを一体に有す
   る、 ことを特徴とする周辺装置ケーブル。
7. 【請求項７】 ハイウエイクロックに同期して加入者情
   報を受信してその交換を行う交換局内の周辺装置と該交
   換局内の制御系装置との間の制御データの通信を制御す
   る局内制御システムに用いられる制御データ変換装置で
   あって、 前記周辺装置に接続され前記ハイウエイクロックに同期
   して前記加入者情報を伝送する物理線である加入者リン
   クと前記ハイウエイクロックに同期して前記制御データ
   を伝送する物理線である制御リンクとを一体に有する周
   辺装置ケーブルに含まれる前記制御リンク上を前記ハイ
   ウエイクロックに同期して転送される制御データと、前
   記制御系装置が前記ハイウエイクロックに同期しないで
   送受信する制御データとのインタフェースを制御する、 ことを特徴とする制御データ変換装置。
8. 【請求項８】 ハイウエイクロックに同期して加入者情
   報を受信してその交換を行う交換局内の周辺装置と該交
   換局内の制御系装置との間の制御データの通信を制御す
   る局内制御方法であって、 前記周辺装置に、前記ハイウエイクロックに同期して前
   記加入者情報を伝送する物理線である加入者リンクと前
   記ハイウエイクロックに同期して前記制御データを伝送
   する物理線である制御リンクとを一体に有する周辺装置
   ケーブルを接続し、 前記制御リンク上を、前記周辺装置と前記制御系装置と
   の間で通信される前記制御データを前記ハイウエイクロ
   ックに同期して転送させる、 ことを特徴とする局内制御方法。