JP3771153B2 - Ｕｔｏｐｉａインタフェース制御装置及び方法並びに該装置に用いるバックワイヤボード - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＵＴＯＰＩＡインタフェースを用いてＡＴＭレイヤ機能と複数のＰＨＹレイヤ機能を接続するＵＴＯＰＩＡインタフェース制御装置及び方法並びに該装置に用いるバックワイヤボードに関するものである。
【０００２】
【従来の技術】
ＡＴＭレイヤ機能と複数のＰＨＹレイヤ機能（以降ＡＴＭ機能、ＰＨＹ機能と称す）を接続する方式としてＡＴＭフォーラムにてＵＴＯＰＩＡ（Universal test & operations interface for ATM）インタフェース（ＵＴＯＰＩＡ−ＬＥＶＥＬ２インタフェース）の規定がある。
【０００３】
図４は従来のＵＴＯＰＩＡインタフェース制御方式によるＡＴＭレイヤ機能とＰＨＹレイヤ機能の接続構成を示す図であり、図において、４０はＡＴＭ機能、４１は加入者インタフェースである。この方式は、ＵＴＯＰＩＡアドレス（５ｂｉｔ）、セルアベイラブル、イネーブル、データ（８／１６ｂｉｔ）クロックで構成し、加入者インタフェースにおいて最大３２ＰＨＹ機能（図中＃００〜＃３１）に対してＡＴＭセルの送受信が可能な方式になっている。
【０００４】
次に動作について説明する。
図５のシーケンス図を用いて、上記方式を用いたＡＴＭ機能から加入者インタフェースへのセル（ＡＴＭデータ）の授受の方式を説明する。
１．ＡＴＭ機能から加入者インタフェースのＰＨＹ機能に対し、ＵＴＯＰＩＡアドレスにてＰＨＹ機能番号を指定（＃００〜３１）（ポーリング）する。
２．ＰＨＹ機能からＡＴＭ機能に対し、セルアベイラブル信号にてセル受信可能（Ｔｘセルアベイラブル）を通知する。
３．ＡＴＭ機能からＰＨＹ機能に対し、出力可能なセルをセルアベイラブル信号受信のＰＨＹ機能番号に対してイネーブル信号（Ｔｘイネーブル）をアサートして送信する。
【０００５】
【発明が解決しようとする課題】
従来のＵＴＯＰＩＡインタフェース制御方式は以上のように構成されており、ＡＴＭ機能とＰＨＹ機能との間は、１：３２の部品間のインタフェースとして規定されている。また、Ｑｏｓ（Quality of service）制御等については、規定されていない。
【０００６】
したがって、従来の制御方式では、ＡＴＭ機能に対し、最大３２のＰＨＹ機能しか接続ができない。図示の例では、ある単一の加入者インタフェース４１に対してしか接続できない。また、同じＰＨＹ番号のＰＨＹ機能が１つのＡＴＭ機能に接続する場合、ＰＨＹ番号が重複しないように、ＰＨＹ番号を変換する必要があり、ＡＴＭ機能に対して同じ番号を持ったＰＨＹ機能を単に並列に接続することができず、ＰＨＹ機能の数を増加できないなどの課題があった。
【０００７】
この発明は上記のような課題を解決するためになされたもので、簡単な構成でＰＨＹ機能の数をより増大させてＡＴＭ機能に接続できるＵＴＯＰＩＡインタフェース制御装置及び方法を得ることを目的とする。
また、この発明は、ＵＴＯＰＩＡインタフェースを構成する配線の削減ができるＵＴＯＰＩＡインタフェース制御装置に用いるバックワイヤボードを得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係るＵＴＯＰＩＡインタフェース制御方法は、ＰＨＹレイヤ機能を複数のグループＮに拡張させ、ＡＴＭレイヤ機能とＰＨＹレイヤ機能の各グループとの間で、ＵＴＯＰＩＡアドレスを共通に制御し、セルアベイラブル、イネーブルをそれぞれ個別に制御するものである。
【０００９】
この発明に係るＵＴＯＰＩＡインタフェース制御装置は、複数のグループＮからなるＰＨＹレイヤ機能と、ＡＴＭレイヤ機能とＰＨＹレイヤ機能の各グループとの間に共通に接続されるＵＴＯＰＩＡアドレス信号のラインと、ＡＴＭレイヤ機能とＰＨＹレイヤ機能の各グループとの間に個別に接続されるセルアベイラブル信号、イネーブル信号のラインとを備えたものである。
【００１０】
この発明に係るＵＴＯＰＩＡインタフェース制御装置は、ＡＴＭレイヤ機能は、ＰＨＹレイヤ機能の各グループで同じＵＴＯＰＩＡアドレスのセルアベイラブル信号をアサートした場合、ＣＢＲトラフィックのＰＨＹレイヤ機能のグループに対するセルの送信をＵＢＲトラフィックのグループに対するセルの送信より優先するよう優先度を設定する送信順序設定手段を備えたものである。
【００１１】
この発明に係るＵＴＯＰＩＡインタフェース制御装置は、ＡＴＭレイヤ機能は、ＰＨＹレイヤ機能の各グループで同じＵＴＯＰＩＡアドレスのセルアベイラブル信号をアサートし、送信するセルがいずれもＣＢＲ、あるいはＵＢＲトラフィックで同一な場合には、予め設定した優先順のグループ番号のＰＨＹレイヤ機能に対するセルの送信を実行する送信順序処理手段を備えたものである。
【００１２】
この発明に係るＵＴＯＰＩＡインタフェース制御装置に用いるバックワイヤボードは、ＡＴＭ機能とＵＴＯＰＩＡアドレス数を単位として複数のグループＮからなるＰＨＹレイヤ機能との間の信号線は、ＡＴＭレイヤ機能からＰＨＹレイヤ機能の各グループに対してＵＴＯＰＩＡアドレス及びデータ用のラインを共通に並列接続し、ＡＴＭレイヤ機能からＰＨＹレイヤ機能の各グループに対してセルアベイラブル／イネーブル用のラインをそれぞれ個別に接続したものである。
【００１３】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明のＵＴＯＰＩＡインタフェース制御装置を示すブロック図である。図において、１はＡＴＭ機能、２は加入者インタフェース、３はＵＴＯＰＩＡ−ＬＥＶＥＬ２インタフェースである。加入者インタフェース２は、グループ数Ｎ分設けられる。各加入者インタフェース２Ａ〜２Ｎは、それぞれ１〜３２のＰＨＹ機能を有する。これらＡＴＭ機能１と加入者インタフェース２は、ＵＴＯＰＩＡ−ＬＥＶＥＬ２インタフェース（ＵＴＯＰＩＡ−Ｉ／Ｆと称す）３で接続されている。
【００１４】
このＵＴＯＰＩＡ−Ｉ／Ｆ３は、
▲１▼イネーブル／セルアベイラブル信号を加入者インタフェース２のグループ数１〜Ｎまで拡張されている。
▲２▼ポーリング方式として、ＵＴＯＰＩＡアドレス５本＋イネーブル／セルアベイラブル信号（Ｎ本）を使用して、ＡＴＭ機能１に対し３２×ＮのＰＨＹ機能を接続しセル送受を行う。
【００１５】
例えば、ＵＴＯＰＩＡ−Ｉ／Ｆ３に対してアドレス５ｂｉｔ（０〜４）、イネーブル／セルアベイラブル信号に１３ｂｉｔ（０〜１４）を使用することにより、最大１９２ＰＨＹ（Ｎ＝６，Ｎ×３２＝１９２）の拡張スロットをサポートすることができ、ＡＴＭ機能１：ＰＨＹ機能２＝１：１９２としたＵＴＯＰＩＡインタフェース制御が行えるようになる。
【００１６】
図示のように、ＵＴＯＰＩＡ−Ｉ／Ｆ３は、ＡＴＭ機能１と各加入者インタフェース２Ａ〜２Ｎの間は、共通ライン５を用いてＵＴＯＰＩＡアドレスを送受する。
また、各加入者インタフェース２Ａ〜２ＮとＡＴＭ機能１の間は、個別の制御ライン６（６Ａ〜６Ｎ）を用いてセルアベイラブル信号を送信可能に構成する。
また、ＡＴＭ機能１と各加入者インタフェース２Ａ〜２Ｎの間は、個別の制御ライン７（７Ａ〜７Ｎ）を用いてイネーブル信号を送信可能に構成する。
【００１７】
また、ＡＴＭ機能１には、セルの送信に関し、所定の優先処理を行う優先処理機能を有する。
即ち、Ｑｏｓクラスの優先処理（ＣＢＲ（音声データ等の固定ビットレートサービス）及びＵＢＲ（画像を含むデータ等の無規定ビットレートサービス）トラフィック）で設定された各加入者インタフェース２Ａ〜２Ｎが同じＵＴＯＰＩＡアドレスであるときに、セルアベイラブル信号をアサートした場合には、ＣＢＲの加入者インタフェース２に対するセルの送信を優先するよう設定されている。これは、画像を含むデータに対し、音声データは少しでも脱落すると情報伝達ができなくなるためであり、このＣＢＲ（音声データ）側を優先させるよう設定されている。また、各加入者インタフェース２Ａ〜２Ｎ同士が同じＣＢＲ、ＵＢＲのときに、セルアベイラブル信号をアサートしたときは、若いグループ番号側の加入者インタフェース２（例えば２Ａ，２Ｂ同士では２Ａ）を優先させるよう設定されている。
【００１８】
次に動作について説明する。
図２は、上記構成によるセルの送受信を説明するためのシーケンス図である。図示の例では、説明の便宜上、ＡＴＭ機能１から２つのグループ（＃１、＃２）の加入者インタフェース２Ａ、２Ｂに対しセルを送信する手順について説明する。
【００１９】
▲１▼まず、ＡＴＭ機能１から各加入者インタフェース２Ａ，２Ｂ（グループ＃１，＃２）に対して共通ライン５上でＵＴＯＰＩＡアドレス（０〜３１）を用いたポーリングを行う。この際、１ポーリリングで全てのアドレス０〜３１を指定する。▲２▼次に、各加入者インタフェース２Ａ，２Ｂは、ＡＴＭ機能１に対して受信するセルがある場合、それぞれセルアベイラブル信号をアサートする。上述したように、このセルアベイラブル信号は、各加入者インタフェース２Ａ，２Ｂ毎に（グループ番号＃１，＃２毎）に対応してセルアベイラブル信号１，２を用いて拡張されている。
【００２０】
▲３▼次に、ＡＴＭ機能で以下の送信順序処理を施す。
上記のように、セルの送信時には、Ｑｏｓクラスの優先処理を実行する。例えば、加入者インタフェース２Ａ，２Ｂがいずれも同じＵＴＯＰＩＡアドレスでセルアベイラブル信号をアサートしたとする。加入者インタフェース２Ａに送信するセルがＵＢＲ（画像を含むデータ）であり、加入者インタフェース２Ｂに送信するセルが、ＣＢＲ（音声データ）である場合には、ＣＢＲである加入者インタフェース２Ｂに対するセル送信を優先させる。
【００２１】
また、同じＱｏｓクラスで設定された加入者インタフェース２Ａ，２Ｂが同じＵＴＯＰＩＡアドレスでセルアベイラブル信号をアサートした場合には、若いグループ番号である加入者インタフェース２Ａ（グループ＃１）側へのセル送信を優先する。例えば、送信セルがいずれの加入者インタフェース２Ａ，２Ｂに対してもＵＢＲを送信する場合、あるいはいずれにもＣＢＲを送信する場合、若いグループ番号への送信を優先させる。なお、この優先度は、予め設定されるものであり、各グループ別に異なる優先度を有していれば良く、大きなグループ番号を優先させたり、特定のグループ番号を優先させることもできる。
【００２２】
▲４▼そして、ＡＴＭ機能１は、上記の送信順序処理にて決定した順序にてセルを送信する。例えば、加入者インタフェース２Ａ側への送信が優先決定された場合、ＡＴＭ機能１は、イネーブル信号１をアサートし、加入者インタフェース２Ａに対しセルを送信する。
▲５▼加入者インタフェース２Ａに対するセルの送信完了後、ＡＴＭ機能１は、イネーブル信号２をアサートし、加入者インタフェース２Ｂに対しセルを送信する。
【００２３】
▲６▼次に、送信順序処理にて決定された最後の加入者インタフェース番号（上記説明では加入者インタフェース２Ｂ）へのセル送信開始と同時に、▲１▼で説明したポーリングを再度開始する。
【００２４】
以上のように、この実施の形態１によれば、ＵＴＯＰＩＡレベル２インタフェースを用いつつ、最大３２ＰＨＹ機能の制約を受けず、３２×ＮグループのＰＨＹ機能を接続できるという効果が得られる。上記効果に加えて、ＰＨＹ機能の数を増大させた際に、複数グループの同じ番号に対する送信セルがＣＢＲ（音声）とＵＢＲ（画像）で同時にアサートした場合であっても、ＣＢＲ側を優先送信する構成としたので、音声の脱落を防止でき、安定した情報伝達が行えるようになる。また、同時のアサート時にいずれの送信セルが同じＣＢＲ、あるいはＵＢＲであるときは、若い番号を優先送信する構成としたので、この優先設定により、ＵＴＯＰＩＡレベル２を用いたＱｏｓ制御を実行でき、また、各ＰＨＹ機能に対するセル送信を安定して効率よく実行できる効果がある。
【００２５】
実施の形態２．
上記実施の形態１で説明した構成のＵＴＯＰＩＡ−Ｉ／Ｆ３は、その配線がＢＷＢ（バックワイアボード）を用いてなされる。即ち、上述したＡＴＭ機能１とＰＨＹ機能２とを接続するＵＴＯＰＩＡ−Ｉ／Ｆ３は、単一基板上での配線で構成され、ＢＷＢと呼称される。
【００２６】
図３は、ＢＷＢの構成を示す図である。ＢＷＢ基板１０上には、ＵＴＯＰＩＡーＩ／Ｆ３を構成する接続ラインがプリント配線１１により形成されている。
ＵＴＯＰＩＡ−Ｉ／Ｆ３を構成するプリント配線１１は、上記実施の形態１で説明した、ＵＴＯＰＩＡアドレス送受用の共通ライン５、セルアベイラブル信号の制御ライン６、イネーブル信号の制御ライン７に加え、セルデータ送受用のデータライン８、ＳＯＣ（スタート・オブ・セル）ライン９からなる。例えば、共通ライン５は５ｂｉｔ、データライン８は８ｂｉｔのデータを送受する。
【００２７】
制御ライン６，７については、上述の如く、ＡＴＭ機能１と、各加入者インタフェース機能２との間で個別に１本づつ配線される。
そして、共通ライン５、データライン８、ＳＯＣライン９は、それぞれＡＴＭ機能１と、加入者インタフェース機能２Ａ〜２Ｎ（各グループ＃００〜＃３１）との間で共通（並列）接続される。
【００２８】
これにより、セルアベイラブル／イネーブル信号の送受のみ個別に配線した制御ライン６，７を用いるだけで、ＵＴＯＰＩＡ−ＬＥＶＥＬ２の仕様のままでＰＨＹ機能２側を拡張したインタフェース制御が実行できるようになる。
即ち、共通接続された共通ライン５、データライン８、ＳＯＣライン９を介して全加入者インタフェース機能２Ａ〜２Ｎに対するアドレス指定、データ送受が行えるようになり、加入者インタフェース機能２のグループ数をＮまで増やしても、共通ライン５、データライン８、ＳＯＣライン９の配線が共通接続により配線数が不変にできる。そして、制御ライン６，７のみ増加したグループ数Ｎに対応して増やせばよく、共通ライン５、データライン８、ＳＯＣライン９に関してはＡＴＭ機能１側から個別に各加入者インタフェース２Ａ〜２Ｎに配線する必要がないため、プリント配線１１は実質的に配線数を削減できるようになる。配線数の削減によりＢＷＢボード１０の製造コストを低減化できる。
なお、プリント配線１１の配線数の削減は、上記した各ラインを用いてポーリング、セルアベイラブル／イネーブル制御を行うことを前提として達成される。
【００２９】
以上のように、この実施の形態２によれば、ＵＴＯＰＩＡレベル２インタフェースにおいて３２×ＮグループのＰＨＹ機能を接続させる構成時において、ＰＨＹ機能の数を増大させても、セルアベイラブル／イネーブル信号用の制御ラインのみ個別に配線するだけで良く、配線数が増大せず配線の手間と製造コストの低減化を図れる効果がある。
【００３０】
上記実施の形態では、具体例として１９２ＰＨＹとし、アドレス５ｂｉｔ、イネーブル／セルアベイラブル信号１３ｂｉｔを使用構成としたが、アドレスｂｉｔ数及びイネーブル／セルアベイラブル信号ｂｉｔ数を増大させ、ＡＴＭ機能１と各加入者インタフェース２との間にＮ本の制御ライン６，７を個別に配線することにより、より多数のＰＨＹ機能を用いたＵＴＯＰＩＡインタフェース制御が実行可能になる。
【００３１】
【発明の効果】
以上のように、この発明によれば、ＰＨＹレイヤ機能を複数のグループＮに拡張させ、ＡＴＭレイヤ機能とＰＨＹレイヤ機能の各グループとの間で、ＵＴＯＰＩＡアドレスを共通に制御し、セルアベイラブル、イネーブルをそれぞれ個別に制御する構成としたので、ＡＴＭレイヤ機能とＰＨＹレイヤ機能を１：３２×Ｎに増大させて制御可能な効果がある。
【００３２】
この発明によれば、複数のグループＮからなるＰＨＹレイヤ機能と、ＡＴＭレイヤ機能とＰＨＹレイヤ機能の各グループとの間に共通に接続されるＵＴＯＰＩＡアドレス信号のラインと、ＡＴＭレイヤ機能とＰＨＹレイヤ機能の各グループとの間に個別に接続されるセルアベイラブル信号、イネーブル信号のラインとを備えて構成したので、ＡＴＭレイヤ機能とＰＨＹレイヤ機能を１：３２×Ｎに増大させて接続可能であり、同一のＵＴＯＰＩＡアドレスを持つＰＨＹ機能をＡＴＭ機能に接続可能な効果がある。
【００３３】
この発明によれば、ＡＴＭレイヤ機能は、ＰＨＹレイヤ機能の各グループで同じＵＴＯＰＩＡアドレスのセルアベイラブル信号をアサートした場合、ＣＢＲトラフィックのＰＨＹレイヤ機能のグループに対するセルの送信をＵＢＲトラフィックのグループに対するセルの送信より優先するよう優先度を設定する送信順序設定手段を備えて構成したので、ＣＢＲとＵＢＲトラフィックに対して最適なＱｏｓ制御が可能で、特にＣＢＲトラフィックに対する安定したセル送受が可能となり、ネットワーク資源を効率良く機能させることができる効果がある。
【００３４】
この発明によれば、ＡＴＭレイヤ機能は、ＰＨＹレイヤ機能の各グループで同じＵＴＯＰＩＡアドレスのセルアベイラブル信号をアサートし、送信するセルがいずれもＣＢＲ、あるいはＵＢＲトラフィックで同一な場合には、予め設定した優先順のグループ番号のＰＨＹレイヤ機能に対するセルの送信を実行する送信順序処理手段を備えて構成したので、設定された優先順に基づき各グループ番号のＰＨＹレイヤ機能に対するセル送受を円滑にかつ安定して行え、ネットワーク資源を効率良く機能させることができる効果がある。
【００３５】
この発明によれば、ＡＴＭ機能とＵＴＯＰＩＡアドレス数を単位として複数のグループＮからなるＰＨＹレイヤ機能との間の信号線は、ＡＴＭレイヤ機能からＰＨＹレイヤ機能の各グループに対してＵＴＯＰＩＡアドレス及びデータ用のラインを共通に並列接続し、ＡＴＭレイヤ機能からＰＨＹレイヤ機能の各グループに対してセルアベイラブル／イネーブル用のラインをそれぞれ個別に接続したものであり、バックボード上の配線数を削減でき、配線の手間と製造コストを低減化できる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＵＴＯＰＩＡ−Ｉ／Ｆを示す構成図である。
【図２】 実施の形態１によりセルの送受信を説明するためのシーケンス図である。
【図３】 この発明の実施の形態２によるバックワイヤボードを示す図である。
【図４】 従来のＵＴＯＰＩＡインタフェース制御方式によるＡＴＭレイヤ機能とＰＨＹレイヤ機能の接続構成を示す図である。
【図５】 従来技術によるセルの送受信を説明するためのシーケンス図である。
【符号の説明】
１ ＡＴＭ機能、２（２Ａ〜２Ｎ） 加入者インタフェース、３ ＵＴＯＰＩＡ−ＬＥＶＥＬ２インタフェース、５ 共通ライン、６（６Ａ〜６Ｎ），７（７Ａ〜７Ｎ） 制御ライン、８ データライン、９ ＳＯＣライン、１０ ＢＷＢ基板、１１ プリント配線、４０ ＡＴＭ機能、４１ 加入者インタフェース。
【発明の属する技術分野】
この発明は、ＵＴＯＰＩＡインタフェースを用いてＡＴＭレイヤ機能と複数のＰＨＹレイヤ機能を接続するＵＴＯＰＩＡインタフェース制御装置及び方法並びに該装置に用いるバックワイヤボードに関するものである。
【０００２】
【従来の技術】
ＡＴＭレイヤ機能と複数のＰＨＹレイヤ機能（以降ＡＴＭ機能、ＰＨＹ機能と称す）を接続する方式としてＡＴＭフォーラムにてＵＴＯＰＩＡ（Universal test & operations interface for ATM）インタフェース（ＵＴＯＰＩＡ−ＬＥＶＥＬ２インタフェース）の規定がある。
【０００３】
図４は従来のＵＴＯＰＩＡインタフェース制御方式によるＡＴＭレイヤ機能とＰＨＹレイヤ機能の接続構成を示す図であり、図において、４０はＡＴＭ機能、４１は加入者インタフェースである。この方式は、ＵＴＯＰＩＡアドレス（５ｂｉｔ）、セルアベイラブル、イネーブル、データ（８／１６ｂｉｔ）クロックで構成し、加入者インタフェースにおいて最大３２ＰＨＹ機能（図中＃００〜＃３１）に対してＡＴＭセルの送受信が可能な方式になっている。
【０００４】
次に動作について説明する。
図５のシーケンス図を用いて、上記方式を用いたＡＴＭ機能から加入者インタフェースへのセル（ＡＴＭデータ）の授受の方式を説明する。
１．ＡＴＭ機能から加入者インタフェースのＰＨＹ機能に対し、ＵＴＯＰＩＡアドレスにてＰＨＹ機能番号を指定（＃００〜３１）（ポーリング）する。
２．ＰＨＹ機能からＡＴＭ機能に対し、セルアベイラブル信号にてセル受信可能（Ｔｘセルアベイラブル）を通知する。
３．ＡＴＭ機能からＰＨＹ機能に対し、出力可能なセルをセルアベイラブル信号受信のＰＨＹ機能番号に対してイネーブル信号（Ｔｘイネーブル）をアサートして送信する。
【０００５】
【発明が解決しようとする課題】
従来のＵＴＯＰＩＡインタフェース制御方式は以上のように構成されており、ＡＴＭ機能とＰＨＹ機能との間は、１：３２の部品間のインタフェースとして規定されている。また、Ｑｏｓ（Quality of service）制御等については、規定されていない。
【０００６】
したがって、従来の制御方式では、ＡＴＭ機能に対し、最大３２のＰＨＹ機能しか接続ができない。図示の例では、ある単一の加入者インタフェース４１に対してしか接続できない。また、同じＰＨＹ番号のＰＨＹ機能が１つのＡＴＭ機能に接続する場合、ＰＨＹ番号が重複しないように、ＰＨＹ番号を変換する必要があり、ＡＴＭ機能に対して同じ番号を持ったＰＨＹ機能を単に並列に接続することができず、ＰＨＹ機能の数を増加できないなどの課題があった。
【０００７】
この発明は上記のような課題を解決するためになされたもので、簡単な構成でＰＨＹ機能の数をより増大させてＡＴＭ機能に接続できるＵＴＯＰＩＡインタフェース制御装置及び方法を得ることを目的とする。
また、この発明は、ＵＴＯＰＩＡインタフェースを構成する配線の削減ができるＵＴＯＰＩＡインタフェース制御装置に用いるバックワイヤボードを得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係るＵＴＯＰＩＡインタフェース制御方法は、ＰＨＹレイヤ機能を複数のグループＮに拡張させ、ＡＴＭレイヤ機能とＰＨＹレイヤ機能の各グループとの間で、ＵＴＯＰＩＡアドレスを共通に制御し、セルアベイラブル、イネーブルをそれぞれ個別に制御するものである。
【０００９】
この発明に係るＵＴＯＰＩＡインタフェース制御装置は、複数のグループＮからなるＰＨＹレイヤ機能と、ＡＴＭレイヤ機能とＰＨＹレイヤ機能の各グループとの間に共通に接続されるＵＴＯＰＩＡアドレス信号のラインと、ＡＴＭレイヤ機能とＰＨＹレイヤ機能の各グループとの間に個別に接続されるセルアベイラブル信号、イネーブル信号のラインとを備えたものである。
【００１０】
この発明に係るＵＴＯＰＩＡインタフェース制御装置は、ＡＴＭレイヤ機能は、ＰＨＹレイヤ機能の各グループで同じＵＴＯＰＩＡアドレスのセルアベイラブル信号をアサートした場合、ＣＢＲトラフィックのＰＨＹレイヤ機能のグループに対するセルの送信をＵＢＲトラフィックのグループに対するセルの送信より優先するよう優先度を設定する送信順序設定手段を備えたものである。
【００１１】
この発明に係るＵＴＯＰＩＡインタフェース制御装置は、ＡＴＭレイヤ機能は、ＰＨＹレイヤ機能の各グループで同じＵＴＯＰＩＡアドレスのセルアベイラブル信号をアサートし、送信するセルがいずれもＣＢＲ、あるいはＵＢＲトラフィックで同一な場合には、予め設定した優先順のグループ番号のＰＨＹレイヤ機能に対するセルの送信を実行する送信順序処理手段を備えたものである。
【００１２】
この発明に係るＵＴＯＰＩＡインタフェース制御装置に用いるバックワイヤボードは、ＡＴＭ機能とＵＴＯＰＩＡアドレス数を単位として複数のグループＮからなるＰＨＹレイヤ機能との間の信号線は、ＡＴＭレイヤ機能からＰＨＹレイヤ機能の各グループに対してＵＴＯＰＩＡアドレス及びデータ用のラインを共通に並列接続し、ＡＴＭレイヤ機能からＰＨＹレイヤ機能の各グループに対してセルアベイラブル／イネーブル用のラインをそれぞれ個別に接続したものである。
【００１３】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明のＵＴＯＰＩＡインタフェース制御装置を示すブロック図である。図において、１はＡＴＭ機能、２は加入者インタフェース、３はＵＴＯＰＩＡ−ＬＥＶＥＬ２インタフェースである。加入者インタフェース２は、グループ数Ｎ分設けられる。各加入者インタフェース２Ａ〜２Ｎは、それぞれ１〜３２のＰＨＹ機能を有する。これらＡＴＭ機能１と加入者インタフェース２は、ＵＴＯＰＩＡ−ＬＥＶＥＬ２インタフェース（ＵＴＯＰＩＡ−Ｉ／Ｆと称す）３で接続されている。
【００１４】
このＵＴＯＰＩＡ−Ｉ／Ｆ３は、
▲１▼イネーブル／セルアベイラブル信号を加入者インタフェース２のグループ数１〜Ｎまで拡張されている。
▲２▼ポーリング方式として、ＵＴＯＰＩＡアドレス５本＋イネーブル／セルアベイラブル信号（Ｎ本）を使用して、ＡＴＭ機能１に対し３２×ＮのＰＨＹ機能を接続しセル送受を行う。
【００１５】
例えば、ＵＴＯＰＩＡ−Ｉ／Ｆ３に対してアドレス５ｂｉｔ（０〜４）、イネーブル／セルアベイラブル信号に１３ｂｉｔ（０〜１４）を使用することにより、最大１９２ＰＨＹ（Ｎ＝６，Ｎ×３２＝１９２）の拡張スロットをサポートすることができ、ＡＴＭ機能１：ＰＨＹ機能２＝１：１９２としたＵＴＯＰＩＡインタフェース制御が行えるようになる。
【００１６】
図示のように、ＵＴＯＰＩＡ−Ｉ／Ｆ３は、ＡＴＭ機能１と各加入者インタフェース２Ａ〜２Ｎの間は、共通ライン５を用いてＵＴＯＰＩＡアドレスを送受する。
また、各加入者インタフェース２Ａ〜２ＮとＡＴＭ機能１の間は、個別の制御ライン６（６Ａ〜６Ｎ）を用いてセルアベイラブル信号を送信可能に構成する。
また、ＡＴＭ機能１と各加入者インタフェース２Ａ〜２Ｎの間は、個別の制御ライン７（７Ａ〜７Ｎ）を用いてイネーブル信号を送信可能に構成する。
【００１７】
また、ＡＴＭ機能１には、セルの送信に関し、所定の優先処理を行う優先処理機能を有する。
即ち、Ｑｏｓクラスの優先処理（ＣＢＲ（音声データ等の固定ビットレートサービス）及びＵＢＲ（画像を含むデータ等の無規定ビットレートサービス）トラフィック）で設定された各加入者インタフェース２Ａ〜２Ｎが同じＵＴＯＰＩＡアドレスであるときに、セルアベイラブル信号をアサートした場合には、ＣＢＲの加入者インタフェース２に対するセルの送信を優先するよう設定されている。これは、画像を含むデータに対し、音声データは少しでも脱落すると情報伝達ができなくなるためであり、このＣＢＲ（音声データ）側を優先させるよう設定されている。また、各加入者インタフェース２Ａ〜２Ｎ同士が同じＣＢＲ、ＵＢＲのときに、セルアベイラブル信号をアサートしたときは、若いグループ番号側の加入者インタフェース２（例えば２Ａ，２Ｂ同士では２Ａ）を優先させるよう設定されている。
【００１８】
次に動作について説明する。
図２は、上記構成によるセルの送受信を説明するためのシーケンス図である。図示の例では、説明の便宜上、ＡＴＭ機能１から２つのグループ（＃１、＃２）の加入者インタフェース２Ａ、２Ｂに対しセルを送信する手順について説明する。
【００１９】
▲１▼まず、ＡＴＭ機能１から各加入者インタフェース２Ａ，２Ｂ（グループ＃１，＃２）に対して共通ライン５上でＵＴＯＰＩＡアドレス（０〜３１）を用いたポーリングを行う。この際、１ポーリリングで全てのアドレス０〜３１を指定する。▲２▼次に、各加入者インタフェース２Ａ，２Ｂは、ＡＴＭ機能１に対して受信するセルがある場合、それぞれセルアベイラブル信号をアサートする。上述したように、このセルアベイラブル信号は、各加入者インタフェース２Ａ，２Ｂ毎に（グループ番号＃１，＃２毎）に対応してセルアベイラブル信号１，２を用いて拡張されている。
【００２０】
▲３▼次に、ＡＴＭ機能で以下の送信順序処理を施す。
上記のように、セルの送信時には、Ｑｏｓクラスの優先処理を実行する。例えば、加入者インタフェース２Ａ，２Ｂがいずれも同じＵＴＯＰＩＡアドレスでセルアベイラブル信号をアサートしたとする。加入者インタフェース２Ａに送信するセルがＵＢＲ（画像を含むデータ）であり、加入者インタフェース２Ｂに送信するセルが、ＣＢＲ（音声データ）である場合には、ＣＢＲである加入者インタフェース２Ｂに対するセル送信を優先させる。
【００２１】
また、同じＱｏｓクラスで設定された加入者インタフェース２Ａ，２Ｂが同じＵＴＯＰＩＡアドレスでセルアベイラブル信号をアサートした場合には、若いグループ番号である加入者インタフェース２Ａ（グループ＃１）側へのセル送信を優先する。例えば、送信セルがいずれの加入者インタフェース２Ａ，２Ｂに対してもＵＢＲを送信する場合、あるいはいずれにもＣＢＲを送信する場合、若いグループ番号への送信を優先させる。なお、この優先度は、予め設定されるものであり、各グループ別に異なる優先度を有していれば良く、大きなグループ番号を優先させたり、特定のグループ番号を優先させることもできる。
【００２２】
▲４▼そして、ＡＴＭ機能１は、上記の送信順序処理にて決定した順序にてセルを送信する。例えば、加入者インタフェース２Ａ側への送信が優先決定された場合、ＡＴＭ機能１は、イネーブル信号１をアサートし、加入者インタフェース２Ａに対しセルを送信する。
▲５▼加入者インタフェース２Ａに対するセルの送信完了後、ＡＴＭ機能１は、イネーブル信号２をアサートし、加入者インタフェース２Ｂに対しセルを送信する。
【００２３】
▲６▼次に、送信順序処理にて決定された最後の加入者インタフェース番号（上記説明では加入者インタフェース２Ｂ）へのセル送信開始と同時に、▲１▼で説明したポーリングを再度開始する。
【００２４】
以上のように、この実施の形態１によれば、ＵＴＯＰＩＡレベル２インタフェースを用いつつ、最大３２ＰＨＹ機能の制約を受けず、３２×ＮグループのＰＨＹ機能を接続できるという効果が得られる。上記効果に加えて、ＰＨＹ機能の数を増大させた際に、複数グループの同じ番号に対する送信セルがＣＢＲ（音声）とＵＢＲ（画像）で同時にアサートした場合であっても、ＣＢＲ側を優先送信する構成としたので、音声の脱落を防止でき、安定した情報伝達が行えるようになる。また、同時のアサート時にいずれの送信セルが同じＣＢＲ、あるいはＵＢＲであるときは、若い番号を優先送信する構成としたので、この優先設定により、ＵＴＯＰＩＡレベル２を用いたＱｏｓ制御を実行でき、また、各ＰＨＹ機能に対するセル送信を安定して効率よく実行できる効果がある。
【００２５】
実施の形態２．
上記実施の形態１で説明した構成のＵＴＯＰＩＡ−Ｉ／Ｆ３は、その配線がＢＷＢ（バックワイアボード）を用いてなされる。即ち、上述したＡＴＭ機能１とＰＨＹ機能２とを接続するＵＴＯＰＩＡ−Ｉ／Ｆ３は、単一基板上での配線で構成され、ＢＷＢと呼称される。
【００２６】
図３は、ＢＷＢの構成を示す図である。ＢＷＢ基板１０上には、ＵＴＯＰＩＡーＩ／Ｆ３を構成する接続ラインがプリント配線１１により形成されている。
ＵＴＯＰＩＡ−Ｉ／Ｆ３を構成するプリント配線１１は、上記実施の形態１で説明した、ＵＴＯＰＩＡアドレス送受用の共通ライン５、セルアベイラブル信号の制御ライン６、イネーブル信号の制御ライン７に加え、セルデータ送受用のデータライン８、ＳＯＣ（スタート・オブ・セル）ライン９からなる。例えば、共通ライン５は５ｂｉｔ、データライン８は８ｂｉｔのデータを送受する。
【００２７】
制御ライン６，７については、上述の如く、ＡＴＭ機能１と、各加入者インタフェース機能２との間で個別に１本づつ配線される。
そして、共通ライン５、データライン８、ＳＯＣライン９は、それぞれＡＴＭ機能１と、加入者インタフェース機能２Ａ〜２Ｎ（各グループ＃００〜＃３１）との間で共通（並列）接続される。
【００２８】
これにより、セルアベイラブル／イネーブル信号の送受のみ個別に配線した制御ライン６，７を用いるだけで、ＵＴＯＰＩＡ−ＬＥＶＥＬ２の仕様のままでＰＨＹ機能２側を拡張したインタフェース制御が実行できるようになる。
即ち、共通接続された共通ライン５、データライン８、ＳＯＣライン９を介して全加入者インタフェース機能２Ａ〜２Ｎに対するアドレス指定、データ送受が行えるようになり、加入者インタフェース機能２のグループ数をＮまで増やしても、共通ライン５、データライン８、ＳＯＣライン９の配線が共通接続により配線数が不変にできる。そして、制御ライン６，７のみ増加したグループ数Ｎに対応して増やせばよく、共通ライン５、データライン８、ＳＯＣライン９に関してはＡＴＭ機能１側から個別に各加入者インタフェース２Ａ〜２Ｎに配線する必要がないため、プリント配線１１は実質的に配線数を削減できるようになる。配線数の削減によりＢＷＢボード１０の製造コストを低減化できる。
なお、プリント配線１１の配線数の削減は、上記した各ラインを用いてポーリング、セルアベイラブル／イネーブル制御を行うことを前提として達成される。
【００２９】
以上のように、この実施の形態２によれば、ＵＴＯＰＩＡレベル２インタフェースにおいて３２×ＮグループのＰＨＹ機能を接続させる構成時において、ＰＨＹ機能の数を増大させても、セルアベイラブル／イネーブル信号用の制御ラインのみ個別に配線するだけで良く、配線数が増大せず配線の手間と製造コストの低減化を図れる効果がある。
【００３０】
上記実施の形態では、具体例として１９２ＰＨＹとし、アドレス５ｂｉｔ、イネーブル／セルアベイラブル信号１３ｂｉｔを使用構成としたが、アドレスｂｉｔ数及びイネーブル／セルアベイラブル信号ｂｉｔ数を増大させ、ＡＴＭ機能１と各加入者インタフェース２との間にＮ本の制御ライン６，７を個別に配線することにより、より多数のＰＨＹ機能を用いたＵＴＯＰＩＡインタフェース制御が実行可能になる。
【００３１】
【発明の効果】
以上のように、この発明によれば、ＰＨＹレイヤ機能を複数のグループＮに拡張させ、ＡＴＭレイヤ機能とＰＨＹレイヤ機能の各グループとの間で、ＵＴＯＰＩＡアドレスを共通に制御し、セルアベイラブル、イネーブルをそれぞれ個別に制御する構成としたので、ＡＴＭレイヤ機能とＰＨＹレイヤ機能を１：３２×Ｎに増大させて制御可能な効果がある。
【００３２】
この発明によれば、複数のグループＮからなるＰＨＹレイヤ機能と、ＡＴＭレイヤ機能とＰＨＹレイヤ機能の各グループとの間に共通に接続されるＵＴＯＰＩＡアドレス信号のラインと、ＡＴＭレイヤ機能とＰＨＹレイヤ機能の各グループとの間に個別に接続されるセルアベイラブル信号、イネーブル信号のラインとを備えて構成したので、ＡＴＭレイヤ機能とＰＨＹレイヤ機能を１：３２×Ｎに増大させて接続可能であり、同一のＵＴＯＰＩＡアドレスを持つＰＨＹ機能をＡＴＭ機能に接続可能な効果がある。
【００３３】
この発明によれば、ＡＴＭレイヤ機能は、ＰＨＹレイヤ機能の各グループで同じＵＴＯＰＩＡアドレスのセルアベイラブル信号をアサートした場合、ＣＢＲトラフィックのＰＨＹレイヤ機能のグループに対するセルの送信をＵＢＲトラフィックのグループに対するセルの送信より優先するよう優先度を設定する送信順序設定手段を備えて構成したので、ＣＢＲとＵＢＲトラフィックに対して最適なＱｏｓ制御が可能で、特にＣＢＲトラフィックに対する安定したセル送受が可能となり、ネットワーク資源を効率良く機能させることができる効果がある。
【００３４】
この発明によれば、ＡＴＭレイヤ機能は、ＰＨＹレイヤ機能の各グループで同じＵＴＯＰＩＡアドレスのセルアベイラブル信号をアサートし、送信するセルがいずれもＣＢＲ、あるいはＵＢＲトラフィックで同一な場合には、予め設定した優先順のグループ番号のＰＨＹレイヤ機能に対するセルの送信を実行する送信順序処理手段を備えて構成したので、設定された優先順に基づき各グループ番号のＰＨＹレイヤ機能に対するセル送受を円滑にかつ安定して行え、ネットワーク資源を効率良く機能させることができる効果がある。
【００３５】
この発明によれば、ＡＴＭ機能とＵＴＯＰＩＡアドレス数を単位として複数のグループＮからなるＰＨＹレイヤ機能との間の信号線は、ＡＴＭレイヤ機能からＰＨＹレイヤ機能の各グループに対してＵＴＯＰＩＡアドレス及びデータ用のラインを共通に並列接続し、ＡＴＭレイヤ機能からＰＨＹレイヤ機能の各グループに対してセルアベイラブル／イネーブル用のラインをそれぞれ個別に接続したものであり、バックボード上の配線数を削減でき、配線の手間と製造コストを低減化できる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＵＴＯＰＩＡ−Ｉ／Ｆを示す構成図である。
【図２】 実施の形態１によりセルの送受信を説明するためのシーケンス図である。
【図３】 この発明の実施の形態２によるバックワイヤボードを示す図である。
【図４】 従来のＵＴＯＰＩＡインタフェース制御方式によるＡＴＭレイヤ機能とＰＨＹレイヤ機能の接続構成を示す図である。
【図５】 従来技術によるセルの送受信を説明するためのシーケンス図である。
【符号の説明】
１ ＡＴＭ機能、２（２Ａ〜２Ｎ） 加入者インタフェース、３ ＵＴＯＰＩＡ−ＬＥＶＥＬ２インタフェース、５ 共通ライン、６（６Ａ〜６Ｎ），７（７Ａ〜７Ｎ） 制御ライン、８ データライン、９ ＳＯＣライン、１０ ＢＷＢ基板、１１ プリント配線、４０ ＡＴＭ機能、４１ 加入者インタフェース。
Claims (5)
- ＡＴＭレイヤ機能とＰＨＹレイヤ機能をＵＴＯＰＩＡ−ＬＥＶＥＬ２で接続するＵＴＯＰＩＡインタフェース制御方法において、
ＵＴＯＰＩＡアドレス数を単位としてＰＨＹレイヤ機能を複数のグループＮに拡張させ、
ＡＴＭレイヤ機能とＰＨＹレイヤ機能の各グループとの間でＵＴＯＰＩＡアドレスを共通に制御し、
ＡＴＭレイヤ機能とＰＨＹレイヤ機能の各グループとの間でセルアベイラブルを個別に制御し、
ＡＴＭレイヤ機能とＰＨＹレイヤ機能の各グループとの間にイネーブルを個別に制御することにより、
ＡＴＭレイヤ機能とＰＨＹレイヤ機能を１：３２×Ｎで制御可能なことを特徴とするＵＴＯＰＩＡインタフェース制御方法。 - ＡＴＭレイヤ機能とＰＨＹレイヤ機能をＵＴＯＰＩＡ−ＬＥＶＥＬ２で接続するＵＴＯＰＩＡインタフェース制御装置において、
ＵＴＯＰＩＡアドレス数を単位として複数のグループＮからなるＰＨＹレイヤ機能と、
ＡＴＭレイヤ機能とＰＨＹレイヤ機能の各グループとの間に共通に接続されるＵＴＯＰＩＡアドレス信号のラインと、
ＡＴＭレイヤ機能とＰＨＹレイヤ機能の各グループとの間に個別に接続されるセルアベイラブル信号のラインと、
ＡＴＭレイヤ機能とＰＨＹレイヤ機能の各グループとの間に個別に接続されるイネーブル信号のラインとを備え、
ＡＴＭレイヤ機能とＰＨＹレイヤ機能を１：３２×Ｎで接続可能なことを特徴とするＵＴＯＰＩＡインタフェース制御装置。 - ＡＴＭレイヤ機能は、Ｑｏｓクラスの優先処理を行うもので、ＰＨＹレイヤ機能の各グループで同じＵＴＯＰＩＡアドレスのセルアベイラブル信号をアサートした場合、ＣＢＲトラフィックのＰＨＹレイヤ機能のグループに対するセルの送信をＵＢＲトラフィックのグループに対するセルの送信より優先するよう優先度を設定する送信順序設定手段を備えたことを特徴とする請求項２記載のＵＴＯＰＩＡインタフェース制御装置。
- ＡＴＭレイヤ機能は、Ｑｏｓクラスの優先処理を行うもので、ＰＨＹレイヤ機能の各グループで同じＵＴＯＰＩＡアドレスのセルアベイラブル信号をアサートし、送信するセルがいずれもＣＢＲ、あるいはＵＢＲトラフィックで同一な場合には、予め設定した優先順のグループ番号のＰＨＹレイヤ機能に対するセルの送信を実行する送信順序処理手段を備えたことを特徴とする請求項２，３のうちいずれか１項記載のＵＴＯＰＩＡインタフェース制御装置。
- ＡＴＭレイヤ機能とＰＨＹレイヤ機能をＵＴＯＰＩＡ−ＬＥＶＥＬ２で接続するＵＴＯＰＩＡインタフェース制御装置に用いられるバックワイヤボードにおいて、
ＡＴＭ機能とＵＴＯＰＩＡアドレス数を単位として複数のグループＮからなるＰＨＹレイヤ機能との間の信号線は、
ＡＴＭレイヤ機能からＰＨＹレイヤ機能の各グループに対してＵＴＯＰＩＡアドレス及びデータ用のラインを共通に並列接続し、
ＡＴＭレイヤ機能からＰＨＹレイヤ機能の各グループに対してセルアベイラブル／イネーブル用のラインをそれぞれ個別に接続してなることを特徴とするＵＴＯＰＩＡインタフェース制御装置に用いられるバックワイヤボード。
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