JP2950844B2

JP2950844B2 - デジタル制御装置

Info

Publication number: JP2950844B2
Application number: JP1084045A
Authority: JP
Inventors: 正前小宮山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-04-04
Filing date: 1989-04-04
Publication date: 1999-09-20
Anticipated expiration: 2014-09-20
Also published as: JPH02264351A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、中央演算ユニットと拡張ユニットをシリア
ルインターナルバスを介して接続したデジタル制御装置
に関する。

（従来の技術）例えば、電力用デジタル制御装置などのデジタル制御
装置のバスシステムとしては、装置間を接続するバス
（ローカル・エリア・ネットワークを含む）、同一装置
内のユニット間を接続するバス、ユニット内の各モデュ
ールを接続するバスなどがある。

ユニット内を接続するバスの一例を第５図に示す。

中央演算ユニット１は、例えば、プラント自動化運転
処理などの種々の制御処理を行なうものであり、CPUを
備えた演算モデュール11、拡張メモリなどの複数の機能
モデュール12,13,14から構成されており、バックプレー
ンバスとして用いられている高速パラレルバス15を介し
てそれらのモデュールが接続されている。

データ入出力ユニット２は、プラントからのプロセス
信号を入力して中央演算ユニット１に出力するととも
に、中央演算ユニット１から出力される運転データなど
をプラント各部に出力するものであり、複数の入出力モ
デュール21,22,23から構成されており、これらの入出力
モデュール21,22,23は、バックプレーンバスとして用い
られている高速パラレルバス24に接続されている。

インターナルバスとして用いられているパラレルバス
３は、中央演算ユニット１とデータ入出力ユニット２を
接続するためのものであり、このパラレルバス３と中央
演算ユニット１の高速パラレルバス15はバスバッファ16
を介して接続されており、また、パラレルバス３とデー
タ入出力ユニット２の高速パラレルバス24はバスバッフ
ァ25を介して接続されている。

したがって、例えば、データ入出力ユニット２の入出
力モデュール21が入力したプロセス信号は、高速パラレ
ルバス24、バスバッファ25、パラレルバス３、バスバッ
ファ16、および、高速パラレルバス15を介して演算モデ
ュール11に加えられ、演算モデュール11から出力される
運転データは、反対の経路を通って入出力モデュール21
に加えられ、さらにその運転データに対応するプラント
の制御要素に出力される。

（発明が解決しようとする課題）しかしながら、このように各ユニット間、および、ユ
ニット内の各モデュールをパラレルバスで接続すると、
次のような不都合を生じる。

パラレルバスをユニットに接続するコネクタの信号線
数が非常に多くなると、コネクタの実装設計が非常に困
難になることがある。

耐ノイズ性を向上する、ユニットの接続数が増えて電
源分割を行なう、あるいは、ケーブル長を延長するとき
には、パラレルバスを介して伝送する信号を電気的に絶
縁する必要があるが、基本的にパラレルバスは双方向性
の信号をやりとりするためのものであるため絶縁するこ
とが困難であり、また、絶縁のための装置が複雑になっ
て、コストが高くなる。

モデュールを追加したり、交換したり、取り除いたり
するときには、バックプレーンバスのコネクタを抜き差
しする必要があるが、コネクタの端子数が多いときには
その抜き差し作業が困難となる。

そこで、各ユニット間および各モデュール間を信号線
が少なくて済むシリアルバスを介して接続することで、
このような不都合を解消することが考えられるが、かか
る場合には、次のような不都合を生じる。

バックプレーンバスとインターナルバスの制御装置を
おのおののバスの特性に応じて分けると、コストが高く
なる。

バス構造上、データ伝送用の信号線と、リンク確立の
ためのハンドシェイク制御用の信号線が必要であるが、
それらを分離しない場合には、所定の形式のデータフレ
ームを用いた伝送制御手順が必要となり、電力用デジタ
ル制御装置のようにイベント起動型のデジタル制御装置
に適用した場合には、伝送効率が非常に悪くなる。ま
た、データ伝送用信号線とハンドシェイク制御用信号線
を分離した場合には、信号線が増大し、上述と同様の不
都合を生じる。

そこで、本発明は、このような従来装置の課題を解決
し、コストが小さくかつバス上の信号の絶縁を容易に行
なうことができるデジタル制御装置を提供することを目
的としている。

［発明の構成］（課題を解決するための手段）請求項１に係る発明は、中央演算モデュール及び各種
機能モデュールから構成された中央演算ユニットと、そ
の中央演算ユニットとデータの送受を行う各拡張ユニッ
トをシリアルインターナルバスを介して接続したデジタ
ル制御装置において、前記中央演算ユニットに、前記中
央演算モデュールと各種機能モデュールとをパラレルバ
ックプレーンバスで接続してパラレルデータの入出力を
行うパラレルバスインタフェースと、前記中央演算モデ
ュールと各種機能モデュール及び前記各拡張ユニットと
をそれぞれシリアルバスで接続してシリアルデータの入
出力を行うシリアル入出力回路とを備えることを特徴と
するものであり、また、請求項２に係る発明は、請求項
１記載のデジタル制御装置において、前記中央演算ユニ
ット側には、前記中央演算ユニットから前記各拡張ユニ
ットに出力するシリアルデータを所定の特定符号データ
に変換して出力する第１符号化回路と、前記各拡張ユニ
ットから前記中央演算ユニットに入力される前記特定符
号データをシリアルデータに復合する第１復合化回路と
を備える一方、前記各拡張ユニット側には、前記各拡張
ユニットから前記中央演算ユニットに出力するシリアル
データを前記特定符号データに変換して出力する第２符
号化回路と、データ転送要求信号を前記特定符号データ
とは異なる特殊符号で送信するための信号発生回路と、
この信号発生回路から出力される前記特殊符号と前記第
２符号化回路から出力される前記特定符号データとを切
換えて前記シリアルインターナルバスに送出する切換回
路と、前記中央演算ユニットから前記各拡張ユニットに
入力される前記特定符号をシリアルデータに復合する第
２復合化回路とを備えることを特徴とするものである。

（実施例）以下、添付図面を参照しながら、本発明の実施例を詳
細に説明する。

第１図は、本発明の一実施例にかかる電力用デジタル
制御装置を示している。

この電力用デジタル制御装置は、プラント制御処理動
作を行なうための中央演算ユニットCUと、プラントのプ
ロセス信号を入力するとともに制御データなどをプラン
トの各部に出力するためのデータ入出力ユニットDU_l〜D
U_kからなり、これらの中央演算ユニットCUおよびデータ
入出力ユニットDU_l〜DU_kは、インターナルバスとして用
いられているシリアルバスSB_l〜SB_kを介して接続されて
おり、中央演算ユニットCUおよびデータ入出力ユニット
DU_l〜DU_kのデータ伝送はそれぞれシリアルバスSB_l〜SB_k
を介して行なわれている。

また、中央演算ユニットCUにおいて、中央演算モデュ
ールPMは、中央演算ユニットCUの制御処理を行なうもの
であり、増設用メモリモデュールMMは、中央演算ユニッ
トCUに装備されているメモリ容量を増設するためのもの
であり、通信制御モデュールCMは他の装置とデータ伝送
を行なうためのものである。

中央演算モデュールPMと増設用メモリモデュールMM
は、高速パラレルバスPBを介してデータをやりとりして
おり、また、中央演算モデュールPMと通信制御モデュー
ルCMは、シリアルバスSBを介してデータをやりとりして
いる。ただし、通信制御モデュールCMから中央演算モデ
ュールPMに出力される伝送要求割込み信号など、通信制
御モデュールCMと中央演算モデュールPMの相互間におけ
る各種の制御情報は、高速パラレルバスPBを介してやり
とりされている。

データ入出力ユニットDU_lにおいて、入出力モデュー
ルMD_l〜MD_mは、プラントからのプロセスデータを入力す
るとともに、プラントの制御要素に制御データを出力す
るためのものであり、入出力制御モデュールDMは、シリ
アルバスSB_lを介して中央演算ユニットCUとデータをや
りとりするためのものである。

入出力制御モデュールDMと、入出力モデュールMD_l〜M
D_mは、高速パラレルバスPPを介して種々のデータをやり
とりしている。

なお、他のデータ入出力ユニットも、データ入出力ユ
ニットDU_lと同様に構成されている。

第２図は、中央演算ユニットCUの中央演算モデュール
PMと、データ入出力ユニットDU_lの入出力制御モデュー
ルDMの一例を示している。

中央演算モデュールPMにおいて、CPU31は、この中央
演算モデュールPMの演算処理制御を行なうためのもので
あり、メモリ32は、CPU31が実行する各種制御プログラ
ムやそのプログラムを実行するときに必要な各種のパラ
メータなどを記憶するとともにCPU31のワークエリアを
構成するものであり、パラレルバスインタフェース回路
33は、高速パラレルバスPBと接続して各種の信号および
データをやりとりするためのものであり、シリアル入出
力制御回路34は、シリアルバスSB,SB_l〜SB_kを介してデ
ータ伝送を行なうためのものである。

命令デコード回路35は、CPU31からシリアルバスイン
タフェース回路36のバスドライバ36aに出力されるイネ
ーブル信号、CPU31から切換回路37に出力される切換制
御信号、および、CPU31から受信データ切換回路38に出
力される切換制御信号を形成するものである。

これらの、CPU31、メモリ32、パラレルバスインタフ
ェース回路33、シリアル入出力制御回路34、および、命
令デコード回路35は、CPU31のシステムバス39に接続さ
れており、これらの各要素間のデータのやりとりは、こ
のシステムバス39を介して行なわれる。

符号化回路40は、シリアル入出力制御回路34からシリ
アルバスSB_l〜SB_kに出力される送信データを所定の符号
に変換するものである。例えば、送信データがNRZ符号
の場合、これをバイフェーズの送信信号（後述）に変換
する。符号化回路40から出力される送信信号は、バスバ
ッファBBl〜BBkを介して、それぞれシリアルバスSB_l〜S
B_kの中央演算ユニットCUから見て送信側の信号線に送出
される。

復合化回路41は、バスレシーバBRl〜BRkを介してシリ
アルバスSB_l〜SB_kの中央演算ユニットCUから見て受信側
の信号線より入力した信号を受信し、その受信信号を元
のデータに復合化するとともに、その受信信号に多重化
されているサービスリクエスト信号（後述）を検出する
ものであり、バスレシーバBR_l〜BR_(k-1)より受信した信
号を復合化して得た受信データは受信データ切換回路38
に入力されるとともに、バスレシーバBR_kより受信した
信号を復合化して得た受信データは切換回路37の一入力
端に加えられている。

シリアルバスインタフェース回路36は、シリアルバス
SBをこの中央演算モデュールPMに接続するためのもので
あり、シリアル入出力制御回路34から出力される送信デ
ータをシリアルバスSBに送出するためのバスバッファ36
aと、シリアルバスSBからの受信データを入力するため
のバスレシーバ36bからなる。このバスレシーバ36bを介
して入力した受信データは、切換回路37の他入力端に加
えられている。

切換回路37は、命令デコード回路35より出力されてい
る切換制御信号に応じて、２つの入力端のいずれかに加
えられている受信データを選択し、その選択した受信デ
ータを受信データ切換回路38の一入力端に加えるもので
ある。

受信データ切換回路38は、命令デコード回路35より出
力されている切換制御信号に応じて、切換回路37より出
力されている受信データ、あるいは、復合化回路41より
出力されている（ｋ−１）個の受信データを選択し、そ
の選択した受信データをシリアル入出力制御回路34に出
力するものである。

入出力制御モデュールDMにおいて、入出力バス制御回
路45は、高速パラレルバスPPを介して、入出力モデュー
ルMD_l〜MD_mとのデータのやりとりを行なうためのもので
あり、サービスリクエスト信号発生器46は、中央演算モ
デュールPMに対してデータ送信要求を通知するためのサ
ービスリクエスト信号を発生するものであり、そのサー
ビスリクエスト信号は、切換回路47の一入力端に加えら
れている。

符号化回路49は、シリアル入出力制御回路48より出力
された送信データを所定の符号に変換するものであり、
その送信データは、切換回路47の他入力端に加えられて
いる。

切換回路47は、サービスリクエスト信号発生器46から
出力されるサービスリクエスト信号、または、符号化回
路49より出力される送信データのいずれかを選択するも
のであり、その選択されたサービスリクエスト信号また
は送信データは、バスバッファ50を介してシリアルバス
SBlの中央演算ユニットCUから見て受信側の信号線に送
出されている。

バスレシーバ51は、シリアルバスSBlの中央演算ユニ
ットCUから見て送信側の信号線を介して送出されてくる
信号を受信するものであり、その受信信号は、復合化回
路52に出力されている。

復合化回路52は、受信信号を元のデータに復合化する
ものであり、その受信データはシリアル入出力制御回路
48に加えられている。

シリアル入出力制御回路48は、シリアルバスSBlを介
して、データ伝送を行なうためのものであり、入出力バ
ス制御回路45から送信データが出力されるときには、送
信データを所定のタイミングで符号化回路49に出力し、
また、復合化回路52より受信データを入力したときに
は、所定のタイミングで入出力バス制御回路45にその受
信データを出力する。

ここで、本実施例において、シリアルバスSB,SB_l〜SB
_kで使用している伝送データの信号形式について説明す
る。

伝送データは、第３図（ａ）に示すようなバイフェー
ズ信号に変換してやりとりしている。このバイフェーズ
信号は、おのおののビットデータが同一のパルス幅PWを
もち、データ「０」はパルス幅PWの中間点でレベルが反
転され、データ「１」はパルス幅PWの全期間にわたって
レベルを維持する。また、それぞれのビットの開始時で
は、直前の信号のレベルを反転する。

このようなバイフェーズ信号は、ビットの切り替わり
タイミングでレベルが変化するため、データのサンプリ
ングブロックの抽出が容易で、かつ、バス上のデータの
劣化を抑制することができる。

また、サービスリクエスト信号は、上述したバイフェ
ーズ信号の規則から外れている信号であり、同図（ｂ）
に示すように、ハイレベルを維持する信号である。

また、データ伝送が行なわれていない状態では、イン
ターナルバスであるシリアルバスSB_l〜SB_kには、入出力
ユニットDU_l〜DU_kより無信号をあらわすデータ「０」の
連続信号（同図（ｃ）参照）が出力される。

また、シリアルバスSB_l〜SB_kに障害が発生したときに
は、シリアルバスSB_l〜SB_kの信号がローレベルを維持す
る状態になる（同図（ｄ）参照）。

以上の構成で、中央演算ユニットCUの内部におけるシ
リアルバスSBを用いて行なうデータ伝送は、次のように
して行なわれる。また、このシリアルバスSBを介して行
なうデータ伝送は、1:Nのデータ伝送であり、シリアル
バスSBに接続されている全てのモデュールに対して並列
に実行することができる。

CPU31がデータ送信を行なう場合には、高速パラレル
バスPBを介してデータ送信先のモデュールを指定し、そ
のモデュールから受信準備が完了したことが高速パラレ
ルバスPBを介して通知されると、命令デコード回路35よ
り出力する切換制御信号によりシリアルインタフェース
回路36のバスバッファ36aをイネーブル状態に設定し、
シリアル入出力制御回路34に送信データを転送する。

これにより、シリアル入出力制御回路34から出力され
る送信データは、バスバッファ36aを介してシリアルバ
スSBに送出され、目的のモデュールで受信される。

また、いずれかの内部モデュールから高速パラレルバ
スPBを介して、データ伝送要求が割込み入力されると、
伝送要求割込みがあったこと、および、その要求元の識
別情報が、パラレルバスインタフェース回路33よりCPU3
1に通知される。

これにより、CPU31は、命令デコード回路35より出力
する切換制御信号により、切換回路37にシリアルインタ
フェース回路36からの受信データを選択させるととも
に、受信データ切換回路38に切換回路37から出力される
受信データを選択させる。

このようにして、シリアルバスSBからの受信データを
シリアル入出力制御回路34に入力可能に設定した状態
で、受信準備完了を高速パラレルバスPBを介して要求元
のモデュールに通知する。

それにより、要求元のモデュールから送信されてきた
データが、シリアル入出力制御回路34に入力され、所定
のタイミングでCPU31に転送される。

また、中央演算ユニットCUと入出力ユニットDU_lとの
間のデータ伝送は、次のようにして行なわれる。この場
合、中央演算ユニットCUは、入出力ユニットDU_l〜DU_kに
対して1:1のデータ伝送を行なう。すなわち、中央演算
ユニットCUは１つの入出力ユニットとデータ伝送を行な
っている間は、他の入出力ユニットとのデータ伝送を行
なわない。

CPU31がいずれかの入出力ユニットDU_l〜DU_kにデータ
を送信するときには、その送信先を指定する情報を送信
情報に付加して送信データを形成し、その送信データを
シリアル入出力制御回路34に出力する。

これにより、シリアル入出力制御回路34は、所定のタ
イミングで符号化回路40にその送信データを出力し、そ
れにより、符号化回路40より送信信号がシリアルバスSB
_l〜SB_kに送出される。

また、入出力ユニットDU_lが中央演算ユニットCUにデ
ータを伝送するとき、まず、入出力バス制御回路45は、
サービスリクエスト信号発生器46よりいサービスリクエ
スト信号を発生させる。

これにより、サービスリクエスト信号が切換回路47お
よびバスバッファ50を介してシリアルバスSB_lに送出さ
れ、バスレシーバBR_lを介して復合化回路41に入力され
る。

復合化回路41は、受信信号にハイレベルの信号がパル
ス幅PWの所定回数分持続すると、サービスリクエスト信
号が入力されたことを判定し、伝送要求割込みが発生し
たこと、および、その要求元の識別情報（この場合は入
出力ユニットDU_lのアドレス）をCPU31に通知する。

これにより、CPU31は、受信データ切換回路38にその
ときに通知された入出力ユニットDU_lからの受信データ
を選択させて、その受信データがシリアル入出力制御回
路34に入力可能な状態に設定し、入出力ユニットDU_lの
アドレスを付加した受信準備完了情報を送信データとし
て出力する。

それによって、受信準備完了情報がシリアル入出力制
御回路48より入出力バス制御回路45に通知されると、入
出力バス制御回路45は、サービスリクエスト信号の発生
を終了したのちに、そのときの送信データを中央演算ユ
ニットCUに対して送信する。

このようにして、中央演算ユニットCUと入出力ユニッ
トDU_l〜DU_kとの間のデータ伝送が行なわれる。

なお、復合化回路41は、伝送待機状態になっていると
きには、シリアルバスSB_l〜SB_kがローレベルをパルス幅
PWの一定回数以上の期間持続しているときには、そのシ
リアルバスSB_l〜SB_kに異常が発生していると判定し、そ
の旨をCPU31に通知する。

なお、高速パラレルバスPBを介して行なうデータ伝送
は、従来と同様なのでその説明を省略した。

さて、CPU31は、電源が投入されて動作が開始される
と、メモリ32に記憶されている各種パラメータに従っ
て、シリアルバスSB,SB_l〜SB_kの各伝送チャンネルに対
する初期設定処理を行ない、上述したようなシリアルバ
スSB,SB_l〜SB_kを用いたデータ伝送を開始する。

その処理例を第４図に示す。

まず、メモリ32に記憶されている各種パラメータを参
照して、それぞれの伝送チャネルに対するモードを判定
する（処理101、判断102）。

未使用に設定されている伝送チャネルについては、そ
れを使用しないように設定する（処理103）。

インターナルモードに設定される伝送チャネルについ
ては、その伝送チャネルが割り当てられているユニット
と初期設定交信を行なって、伝送リンクを確立する（処
理104）。

これにより、インターナルバスに接続されているユニ
ットの伝送機能が起動され、そのユニットの動作が可能
となる。

それ以降は、上述したデータ伝送を行なう（判断105
〜処理109）。

バックプレーンモードに設定されている伝送チャネル
については、接続されているモデュールを確認し（処理
110）、それぞれのモデュールと伝送リンクを順次確立
する（処理111）。

これにより、バックプレーンバスに接続されているモ
デュールの伝送機能が起動され、そのモデュールの動作
が可能となる。

それ以降は、上述したデータ伝送を行なう（判断112
〜処理117）。

以上のように、本実施例によれば、中央演算ユニット
とその外の機能ユニットを接続するインターナルバスに
シリアルバスを用いているので、インターナルバスにお
ける信号の絶縁が容易で、また、光ファイバケーブルな
どの適用が可能である。

また、インターナルバスを介して接続した機能ユニッ
トからデータ伝送を要求するために中央演算ユニットに
出力する要求信号を、伝送データに多重化して出力して
いるので、ハンドシェイクのための信号線が不要とな
り、データ伝送の応答性が向上する。

また、中央演算ユニットでシリアルバスを介してデー
タ伝送を行なうモジュールは、バス型の接続形式でシリ
アルバスに接続し、かつ、インターナルバスについては
スター型の接続形式で接続しており、それぞれのシリア
ルバスのアクセス制御を同一の制御要素で実現している
ので、装置コストを低減することができる。

また、イベント駆動型の制御装置に適合するように、
バスアクセス制御をイベント駆動で行なっているので、
制御装置の処理制御のスループット低下を防止すること
ができる。

また、中央演算ユニット内のバックプレーンバスとし
てパラレルバスとシリアルバスを設け、また、機能ユニ
ットや中央演算ユニット内のモデュールの追加／削除を
容易に行なうことができるので、装置構成の柔軟性およ
び拡張性が良好になる。

［発明の効果］以上説明したように、本発明によれば、中央演算ユニ
ットにパラレルバスとシリアルバスを設けたので、内蔵
するモデュールの特性に応じたバスを選択することがで
き、装置構成の柔軟性が高い。また、各ユニットを接続
するインターナルバスをシリアルバスで構成しているの
で、ユニット間の伝送データの絶縁を容易に行なうこと
ができる。また、バックプレーンバスのシリアルバスと
インターナルバスを同一の制御手段により制御している
ので、装置コストを低減することができる。また、中央
演算ユニットと各拡張ユニットとの間のデータ伝送は、
所定の特定符号に変換して行い、データ転送要求コマン
ドはその特定符号とは異なる特殊符号を用いるようにし
たので、データ転送要求のための送出、受付処理が簡単
となり、拡張ユニット側からの要求が中央演算ユニット
で極めて短時間で受け付けられて、効率の良いデータ伝
送が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例にかかるデジタル制御装置を
示すブロック図、第２図は中央演算ユニットと入出力ユ
ニットの要部の具体例を示すブロック図、第３図（ａ）
〜（ｄ）はインターナルバス内の信号例を示す波形図、
第４図はバスアクセス時の処理例を示すフローチャー
ト、第５図は従来装置を例示したブロック図である。 SB,SB_l〜SB_k……シリアルバス、PB,PP……高速パラレル
バス、CU……中央演算ユニット、DU_l〜DU_k……データ入
出力ユニット、PM……中央演算モデュール、DM……入出
力制御モデュール、31……CPU、32……メモリ、33……
パラレルバスインタフェース回路、34,48……シリアル
入出力制御回路、36……シリアルバスインタフェース回
路、36a,BB_l〜BB_k,50……バスバッファ、36b,BR_l〜BR_k
……バスレシーバ、37,47……切換回路、38……受信デ
ータ切換回路、41,52……復合化回路、46……サービス
リクエスト信号発生器。

Claims

(57)【特許請求の範囲】

【請求項１】中央演算モデュール及び各種機能モデュー
ルから構成された中央演算ユニットと、その中央演算ユ
ニットとデータの送受を行う各拡張ユニットをシリアル
インターナルバスを介して接続したデジタル制御装置に
おいて、前記中央演算ユニットに、前記中央演算モデュールと各
種機能モデュールとをパラレルバックプレーンバスで接
続してパラレルデータの入出力を行うパラレルバスイン
タフェースと、前記中央演算モデュールと各種機能モデ
ュール及び前記各拡張ユニットとをそれぞれシリアルバ
スで接続してシリアルデータの入出力を行うシリアル入
出力回路とを備えることを特徴とするデジタル制御装
置。
【請求項２】前記中央演算ユニット側には、前記中央演
算ユニットから前記各拡張ユニットに出力するシリアル
データを所定の特定符号データに変換して出力する第１
符号化回路と、前記各拡張ユニットから前記中央演算ユ
ニットに入力される前記特定符号データをシリアルデー
タに復合する第１復合化回路とを備える一方、前記各拡張ユニット側には、前記各拡張ユニットから前
記中央演算ユニットに出力するシリアルデータを前記特
定符号データに変換して出力する第２符号化回路と、デ
ータ転送要求信号を前記特定符号データとは異なる特殊
符号で送信するための信号発生回路と、この信号発生回
路から出力される前記特殊符号と前記第２符号化回路か
ら出力される前記特定符号データとを切換えて前記シリ
アルインターナルバスに送出する切換回路と、前記中央
演算ユニットから前記各拡張ユニットに入力される前記
特定符号をシリアルデータに復合する第２復合化回路と
を備えることを特徴とする請求項１記載のデジタル制御
装置。