JP2792450B2 - プロトコル処理回路 - Google Patents
プロトコル処理回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＡＴＭ交換機の回線終
端装置における通信プロトコル処理回路に関し、特にマ
イクロプロセッサを用いたプロトコル処理回路に関す
る。
端装置における通信プロトコル処理回路に関し、特にマ
イクロプロセッサを用いたプロトコル処理回路に関す
る。
【０００２】
【従来の技術】ＡＴＭ（非同期転送モード）は、ユーザ
が送りたい情報を固定長に分解し、それにヘッダを付け
加えてセルと呼ばれる固定長の情報ブロックを作り、こ
のセルを単位として多重／交換する通信方式である。上
記に関してはオーム社刊、新日本ＩＴＵ協会編の「わか
りやすいＢ−ＩＳＤＮ技術」に詳しい説明が出ている
が、以下にセルの構造とＡＴＭに関連するプロトコル構
造について図を用いて説明する。
が送りたい情報を固定長に分解し、それにヘッダを付け
加えてセルと呼ばれる固定長の情報ブロックを作り、こ
のセルを単位として多重／交換する通信方式である。上
記に関してはオーム社刊、新日本ＩＴＵ協会編の「わか
りやすいＢ−ＩＳＤＮ技術」に詳しい説明が出ている
が、以下にセルの構造とＡＴＭに関連するプロトコル構
造について図を用いて説明する。
【０００３】図８はセルの構造を示す図である。セルは
ヘッダとペイロードとからなる。ペイロードには、ユー
ザ情報あるいはコネクションの障害や性能および伝送路
等のリソース割当てに関する管理情報が載せられる。ヘ
ッダには、送受信者間を結ぶ仮想的な回線であるコネク
シヨンを伝送路上で識別するためのコネクシヨン識別子
と、ペイロードがユーザ情報を載せたものか、あるいは
コネクションの管理情報を載せたものかを識別するため
のペイロード識別子が含まれる。
ヘッダとペイロードとからなる。ペイロードには、ユー
ザ情報あるいはコネクションの障害や性能および伝送路
等のリソース割当てに関する管理情報が載せられる。ヘ
ッダには、送受信者間を結ぶ仮想的な回線であるコネク
シヨンを伝送路上で識別するためのコネクシヨン識別子
と、ペイロードがユーザ情報を載せたものか、あるいは
コネクションの管理情報を載せたものかを識別するため
のペイロード識別子が含まれる。
【０００４】図９はＡＴＭに関連するプロトコル構造を
示す図である。ＡＴＭプロトコルはユーザプレーンと、
制御プレーンと、管理プレーンとから構成される。ユー
ザプレーンはユーザ情報の転送機能を提供する。制御プ
レーンは呼の設定や解放を制御するための呼制御情報の
転送機能を提供する。管理プレーンは、各レイヤの動作
を監視する機能を提供するレイヤ管理と、システム全体
の管理と、ユーザプレーンと制御プレーン間の情報交換
機能を提供する。
示す図である。ＡＴＭプロトコルはユーザプレーンと、
制御プレーンと、管理プレーンとから構成される。ユー
ザプレーンはユーザ情報の転送機能を提供する。制御プ
レーンは呼の設定や解放を制御するための呼制御情報の
転送機能を提供する。管理プレーンは、各レイヤの動作
を監視する機能を提供するレイヤ管理と、システム全体
の管理と、ユーザプレーンと制御プレーン間の情報交換
機能を提供する。
【０００５】ユーザプレーンおよび制御プレーンは、物
理レイヤと、ＡＴＭレイヤと、ＡＴＭアダプテーション
レイヤ（以下ＡＡＬと略記）と、上位レイヤとから構成
され、各レイヤはそれぞれ固有の機能を持つ。物理レイ
ヤはセルを運ぶための伝送リソースを提供し、物理媒体
上でのビット伝送機能と、伝送フレームの生成／削減
と、伝送路上のビット系列からのセルの抽出と、伝送路
へのセルのマッピングを行う。ＡＴＭレイヤは、送出す
べきセルのヘッダの生成や変換を行い、あるいはヘッダ
内のコネクション識別子に基づいたセルの中継機能を提
供する。また、必要に応じ、セルの送出速度を調整する
シェイピング（以下ＳＨＰと略記する）や、受信したセ
ルに対して、コネクション設定時に契約したトラヒック
パラメータをチェックするユーセージパラメータ制御
（以下ＵＰＣと略記する）を行う。ＡＡＬは送信側では
送るべき情報をセルに分解し、受信側ではセルを組み立
てた後、上位層が要求する品質で上位層に情報データを
渡す。ＡＴＭレイヤの管理機能を提供するＡＴＭレイヤ
管理では、障害管理や性能管理、およびリソース管理に
対してそれぞれ専用のペイロードパターンを持ったセル
の受信と、ペイロード内容の処理と、受信管理セルに対
する応答管理セルの送信等を行う。
理レイヤと、ＡＴＭレイヤと、ＡＴＭアダプテーション
レイヤ（以下ＡＡＬと略記）と、上位レイヤとから構成
され、各レイヤはそれぞれ固有の機能を持つ。物理レイ
ヤはセルを運ぶための伝送リソースを提供し、物理媒体
上でのビット伝送機能と、伝送フレームの生成／削減
と、伝送路上のビット系列からのセルの抽出と、伝送路
へのセルのマッピングを行う。ＡＴＭレイヤは、送出す
べきセルのヘッダの生成や変換を行い、あるいはヘッダ
内のコネクション識別子に基づいたセルの中継機能を提
供する。また、必要に応じ、セルの送出速度を調整する
シェイピング（以下ＳＨＰと略記する）や、受信したセ
ルに対して、コネクション設定時に契約したトラヒック
パラメータをチェックするユーセージパラメータ制御
（以下ＵＰＣと略記する）を行う。ＡＡＬは送信側では
送るべき情報をセルに分解し、受信側ではセルを組み立
てた後、上位層が要求する品質で上位層に情報データを
渡す。ＡＴＭレイヤの管理機能を提供するＡＴＭレイヤ
管理では、障害管理や性能管理、およびリソース管理に
対してそれぞれ専用のペイロードパターンを持ったセル
の受信と、ペイロード内容の処理と、受信管理セルに対
する応答管理セルの送信等を行う。
【０００６】従来こうした各レイヤにおける機能は、個
別に設置された集積回路によるプロトコル処理によって
提供されていたので、ＡＴＭによる通信システムを構築
するにはハードウェア規模が大きくなるという問題があ
った。その上、機能の追加や変更をするためには、集積
回路を新たに作ったり、機能別の集積回路を搭載する基
板も新たに作らなければならないという問題もあった。
別に設置された集積回路によるプロトコル処理によって
提供されていたので、ＡＴＭによる通信システムを構築
するにはハードウェア規模が大きくなるという問題があ
った。その上、機能の追加や変更をするためには、集積
回路を新たに作ったり、機能別の集積回路を搭載する基
板も新たに作らなければならないという問題もあった。
【０００７】そこで上記の問題を解決するため、ＡＴＭ
レイヤおよびＡＡＬの各プロトコル機能をソフトウェア
であっても高速に処理するプロトコル処理回路が、文献
「日経エレクトロニクス１９９４年４月１１日号１７〜
１８頁」に発表されている。これは、マイクロプロセッ
サ自体の処理能力の向上と、マイクロプロセッサを単一
の集積回路内に用いることで達成される外部回路とのデ
ータ転送速度の高速化とを有効に利用したものである。
これにより、ＡＴＭレイヤおよびＡＡＬのプロトコル処
理が単一の集積回路で実現でき、また各レイヤ機能の追
加／変更が、マイクロプロセッサでの処理手順を規定し
たソフトウェアを変更することで柔軟に対処することが
可能となった。
レイヤおよびＡＡＬの各プロトコル機能をソフトウェア
であっても高速に処理するプロトコル処理回路が、文献
「日経エレクトロニクス１９９４年４月１１日号１７〜
１８頁」に発表されている。これは、マイクロプロセッ
サ自体の処理能力の向上と、マイクロプロセッサを単一
の集積回路内に用いることで達成される外部回路とのデ
ータ転送速度の高速化とを有効に利用したものである。
これにより、ＡＴＭレイヤおよびＡＡＬのプロトコル処
理が単一の集積回路で実現でき、また各レイヤ機能の追
加／変更が、マイクロプロセッサでの処理手順を規定し
たソフトウェアを変更することで柔軟に対処することが
可能となった。
【０００８】図５は、こうした従来のＡＴＭプロトコル
処理回路を示すブロック図である。セルインタフェース
回路２は、伝送路インタフェース回路からのセル受信と
スイッチインタフェース回路へのセル送信、または逆
に、伝送路インタフェース回路へのセル送信とスイッチ
インタフェース回路からのセル受信の何れか１方路のセ
ルインタフェース機能を持っている。セルインタフェー
ス回路２は、伝送路インタフェース回路から送られて来
るビツト系列からセルを抽出してシステムバス５に送る
とともに、システムバス５から送られたセルを伝送路上
のビット系列にマツピングする。システムバス５は、シ
ステムバス５上で、マイクロプロセッサ６により、回線
終端装置の制御プロトコル処理回路からの情報や伝送路
インタフェース回路からの受信セル等のデータとしてマ
イクロプロセッサ６とメモリ７間との転送を行う。入出
力制御回路４１はシステムバス５へのセルや情報の入出
力の制御を行う。マイクロプロセッサ６はシステムバス
５を介してメモリ７とデータをやりとりすることによ
り、処理手順を規定したソフトウェアにしたがって、Ａ
ＴＭレイヤおよびＡＡＬのプロトコル処理を行う。メモ
リ７は伝送路インタフェース回路から受信したセルや制
御プロトコル処理回路から送られた情報を蓄積したり、
コネクションに関するヘッダ情報や、ＵＰＣの対象とな
るトラヒックパラメータに関する情報を保持している。
処理回路を示すブロック図である。セルインタフェース
回路２は、伝送路インタフェース回路からのセル受信と
スイッチインタフェース回路へのセル送信、または逆
に、伝送路インタフェース回路へのセル送信とスイッチ
インタフェース回路からのセル受信の何れか１方路のセ
ルインタフェース機能を持っている。セルインタフェー
ス回路２は、伝送路インタフェース回路から送られて来
るビツト系列からセルを抽出してシステムバス５に送る
とともに、システムバス５から送られたセルを伝送路上
のビット系列にマツピングする。システムバス５は、シ
ステムバス５上で、マイクロプロセッサ６により、回線
終端装置の制御プロトコル処理回路からの情報や伝送路
インタフェース回路からの受信セル等のデータとしてマ
イクロプロセッサ６とメモリ７間との転送を行う。入出
力制御回路４１はシステムバス５へのセルや情報の入出
力の制御を行う。マイクロプロセッサ６はシステムバス
５を介してメモリ７とデータをやりとりすることによ
り、処理手順を規定したソフトウェアにしたがって、Ａ
ＴＭレイヤおよびＡＡＬのプロトコル処理を行う。メモ
リ７は伝送路インタフェース回路から受信したセルや制
御プロトコル処理回路から送られた情報を蓄積したり、
コネクションに関するヘッダ情報や、ＵＰＣの対象とな
るトラヒックパラメータに関する情報を保持している。
【０００９】次に動作について説明する。ＡＴＭプロト
コル処理回路１が受信したセルを処理する場合は、マイ
クロプロセッサ６によりヘツダ内容がチェックされ、コ
ネクション識別子等からは中継すべきセルかあるいは受
信処理すべきセルかが判断され、ペイロード識別子等か
らはユーザセルかあるいは管理セルかが識別される。中
継すべきセルは必要に応じてヘッダ内容が書き換えられ
た後、セルインタフェース回路２を通じて、伝送路イン
タフェース回路に送出される。受信処理すべきユーザセ
ルは、ＡＴＭレイヤおよびＡＡＬのプロトコル処理が行
われて、制御プロトコル処理回路に送られる。受信処理
すべき管理セルは、ペイロード内容にしたがって管理情
報を処理し、必要に応じてそれに応答する管理セルを生
成して返送される。制御プロトコル処理回路から送受さ
れた情報は、ＡＡＬおよびＡＴＭレイヤのプロトコル処
理が行われて、スイッチインタフェース回路または伝送
路インタフェース回路に送受される。
コル処理回路１が受信したセルを処理する場合は、マイ
クロプロセッサ６によりヘツダ内容がチェックされ、コ
ネクション識別子等からは中継すべきセルかあるいは受
信処理すべきセルかが判断され、ペイロード識別子等か
らはユーザセルかあるいは管理セルかが識別される。中
継すべきセルは必要に応じてヘッダ内容が書き換えられ
た後、セルインタフェース回路２を通じて、伝送路イン
タフェース回路に送出される。受信処理すべきユーザセ
ルは、ＡＴＭレイヤおよびＡＡＬのプロトコル処理が行
われて、制御プロトコル処理回路に送られる。受信処理
すべき管理セルは、ペイロード内容にしたがって管理情
報を処理し、必要に応じてそれに応答する管理セルを生
成して返送される。制御プロトコル処理回路から送受さ
れた情報は、ＡＡＬおよびＡＴＭレイヤのプロトコル処
理が行われて、スイッチインタフェース回路または伝送
路インタフェース回路に送受される。
【００１０】図６は上記のＡＴＭプロトコル処理回路が
応用されるＡＴＭ交換機を示すブロック図である。ＡＴ
Ｍ交換機１５は複数の回線終端装置１１とＡＴＭスイッ
チ１６と中央処理装置１７とから構成される。ＡＴＭス
イッチ１６は回線終端装置１１から受け取ったセルを所
望の回線終端装置１１に導く。中央処理装置１７は回線
終端装置１１から送られて来た呼処理要求情報を処理し
て、コネクションの設定／開放に関する情報を回線終端
装置１１およびＡＴＭスイッチ１６に送る。回線終端装
置１１は伝送路を終端し、伝送路から受信したセルに対
してＡＴＭレイヤのプロトコル処理を行ってＡＴＭスイ
ッチ１６に送る。また、伝送路から呼制御情報を載せた
セルを受信した場合は、呼制御情報を組み立てて中央処
理装置１７に送るとともに、中央処理装置１７からの呼
制御情報をセル化して伝送路に送出する。また、伝送路
あるいはＡＴＭスイッチ１６の各方面から来た管理セル
を処理して、必要に応じ、それに応答する管理セルを生
成して伝送路あるいはＡＴＭスイッチ１６の各方面に返
送する。
応用されるＡＴＭ交換機を示すブロック図である。ＡＴ
Ｍ交換機１５は複数の回線終端装置１１とＡＴＭスイッ
チ１６と中央処理装置１７とから構成される。ＡＴＭス
イッチ１６は回線終端装置１１から受け取ったセルを所
望の回線終端装置１１に導く。中央処理装置１７は回線
終端装置１１から送られて来た呼処理要求情報を処理し
て、コネクションの設定／開放に関する情報を回線終端
装置１１およびＡＴＭスイッチ１６に送る。回線終端装
置１１は伝送路を終端し、伝送路から受信したセルに対
してＡＴＭレイヤのプロトコル処理を行ってＡＴＭスイ
ッチ１６に送る。また、伝送路から呼制御情報を載せた
セルを受信した場合は、呼制御情報を組み立てて中央処
理装置１７に送るとともに、中央処理装置１７からの呼
制御情報をセル化して伝送路に送出する。また、伝送路
あるいはＡＴＭスイッチ１６の各方面から来た管理セル
を処理して、必要に応じ、それに応答する管理セルを生
成して伝送路あるいはＡＴＭスイッチ１６の各方面に返
送する。
【００１１】図７は従来のＡＴＭプロトコル処理回路を
搭載した回線終端装置を示すブロック図である。伝送路
インタフェース回路１２は伝送路からのセルの抽出およ
び伝送路へのセルのマッピング機能を除いた物理レイヤ
の全機能を提供する。スイッチインタフェース回路１３
はＡＴＭプロトコル処理回路１内の伝送方式とＡＴＭス
イッチ内での伝送方式への変換を行う。ＡＴＭプロトコ
ル処理回路１は伝送路インタフェース回路１２およびス
イッチインタフェース回路１３と接続され、伝送路イン
タフェース回路１２からスイッチインタフェース回路１
３への上り方向およびその逆である下り方向のセルに対
して二つ設置されている。両ＡＴＭプロトコル処理回路
の間では、図６の説明でも述べたように伝送路方向また
はスイッチ方向で管理セルを送受信するため、必要に応
じて管理セルの処理や返送に関する制御情報が送受され
る。制御プロトコル処理回路１４は制御プレーンにおけ
る上位レイヤのプロトコルを処理するもので、双方のＡ
ＴＭプロトコル処理回路１と接続される。なお動作につ
いては図６において説明済みであるので省略する。
搭載した回線終端装置を示すブロック図である。伝送路
インタフェース回路１２は伝送路からのセルの抽出およ
び伝送路へのセルのマッピング機能を除いた物理レイヤ
の全機能を提供する。スイッチインタフェース回路１３
はＡＴＭプロトコル処理回路１内の伝送方式とＡＴＭス
イッチ内での伝送方式への変換を行う。ＡＴＭプロトコ
ル処理回路１は伝送路インタフェース回路１２およびス
イッチインタフェース回路１３と接続され、伝送路イン
タフェース回路１２からスイッチインタフェース回路１
３への上り方向およびその逆である下り方向のセルに対
して二つ設置されている。両ＡＴＭプロトコル処理回路
の間では、図６の説明でも述べたように伝送路方向また
はスイッチ方向で管理セルを送受信するため、必要に応
じて管理セルの処理や返送に関する制御情報が送受され
る。制御プロトコル処理回路１４は制御プレーンにおけ
る上位レイヤのプロトコルを処理するもので、双方のＡ
ＴＭプロトコル処理回路１と接続される。なお動作につ
いては図６において説明済みであるので省略する。
【００１２】
【発明が解決しようとする課題】従来のＡＴＭプロトコ
ル処理回路はスイッチインタフェース回路および伝送路
インタフェース回路にそれぞれインタフェースを一つし
か持たないため、図７に示すように、上記の回線終端装
置に組み込む場合、上り方向および下り方向のそれぞれ
のプロトコル処理に対して二個設置する必要があり、ハ
ードウェア規模の増大につながる。
ル処理回路はスイッチインタフェース回路および伝送路
インタフェース回路にそれぞれインタフェースを一つし
か持たないため、図７に示すように、上記の回線終端装
置に組み込む場合、上り方向および下り方向のそれぞれ
のプロトコル処理に対して二個設置する必要があり、ハ
ードウェア規模の増大につながる。
【００１３】また、伝送路方面およびＡＴＭスイッチ方
面のそれぞれにおいて、受信した管理用セルに対して応
答する管理セルを返送する場合、上り方向および下り方
向のそれぞれに対して設置した２つのＡＴＭプロトコル
処理回路の間で、管理セルの処理／送信に関する制御情
報をやりとりする必要が生じ、ソフトウェアの複雑さを
招く。
面のそれぞれにおいて、受信した管理用セルに対して応
答する管理セルを返送する場合、上り方向および下り方
向のそれぞれに対して設置した２つのＡＴＭプロトコル
処理回路の間で、管理セルの処理／送信に関する制御情
報をやりとりする必要が生じ、ソフトウェアの複雑さを
招く。
【００１４】本発明の目的は、２方面での送受信セルに
対するＡＴＭ関連のプロトコル処理を単一の回路内で実
施する処理を従来技術を用いて処理し、そのため生ずる
負荷を削減する回路を提供することにある。
対するＡＴＭ関連のプロトコル処理を単一の回路内で実
施する処理を従来技術を用いて処理し、そのため生ずる
負荷を削減する回路を提供することにある。
【００１５】
【課題を解決するための手段】本発明のプロトコル処理
回路は、ＡＴＭ交換機の伝送路インタフェース回路と、
スイッチインタフェース回路と、ＡＴＭプロトコル処理
回路と、制御プロトコル処理回路を有する回線終端装置
におけるＡＴＭプロトコル処理回路であって、マイクロ
プロセッサ回路と、前記マイクロプロセッサ回路に接続
されるバス回路と、前記バス回路に接続され、セル内特
定フィールドに定義された情報により前記マイクロプロ
セッサ回路に処理させる制御信号を格納したメモリ回路
と、前記バス回路に接続され、ＡＴＭ形式の情報を授受
する第１の入出力制御回路と、前記バス回路に接続さ
れ、制御プロトコル処理回路とＡＴＭ形式ではない情報
を授受する第２の入出力制御回路と、前記第１の入出力
制御回路に接続されるセル多重分離回路と、前記セル多
重分離回路に接続され、前記回線終端装置の伝送路イン
タフェースに接続される第１のセルインタフェース回路
と、前記セル多重分離回路に接続され、前記回線終端装
置のスイッチインタフェースに接続される第２のセルイ
ンタフェース回路を有するプロトコル処理回路におい
て、前記セル多重分離回路と第１の入出力制御回路との
間に接続され、前記マイクロプロセッサ回路とメモリ回
路から制御され、受信したセルに対してトラヒックパラ
メータをチェックするユーセージパラメータ制御回路
と、前記セル多重分離回路と第１の入出力制御回路との
間に接続され、前記マイクロプロセッサ回路とメモリ回
路から制御され、セルの送出速度を調整するシェイピン
グ回路を有する。
回路は、ＡＴＭ交換機の伝送路インタフェース回路と、
スイッチインタフェース回路と、ＡＴＭプロトコル処理
回路と、制御プロトコル処理回路を有する回線終端装置
におけるＡＴＭプロトコル処理回路であって、マイクロ
プロセッサ回路と、前記マイクロプロセッサ回路に接続
されるバス回路と、前記バス回路に接続され、セル内特
定フィールドに定義された情報により前記マイクロプロ
セッサ回路に処理させる制御信号を格納したメモリ回路
と、前記バス回路に接続され、ＡＴＭ形式の情報を授受
する第１の入出力制御回路と、前記バス回路に接続さ
れ、制御プロトコル処理回路とＡＴＭ形式ではない情報
を授受する第２の入出力制御回路と、前記第１の入出力
制御回路に接続されるセル多重分離回路と、前記セル多
重分離回路に接続され、前記回線終端装置の伝送路イン
タフェースに接続される第１のセルインタフェース回路
と、前記セル多重分離回路に接続され、前記回線終端装
置のスイッチインタフェースに接続される第２のセルイ
ンタフェース回路を有するプロトコル処理回路におい
て、前記セル多重分離回路と第１の入出力制御回路との
間に接続され、前記マイクロプロセッサ回路とメモリ回
路から制御され、受信したセルに対してトラヒックパラ
メータをチェックするユーセージパラメータ制御回路
と、前記セル多重分離回路と第１の入出力制御回路との
間に接続され、前記マイクロプロセッサ回路とメモリ回
路から制御され、セルの送出速度を調整するシェイピン
グ回路を有する。
【００１６】さらに、プロトコル処理回路は、前記第１
の入出力制御回路と前記シェイピング回路との間に接続
され、前記マイクロプロセッサ回路とメモリ回路から制
御されるヘッダ生成回路を有する。
の入出力制御回路と前記シェイピング回路との間に接続
され、前記マイクロプロセッサ回路とメモリ回路から制
御されるヘッダ生成回路を有する。
【００１７】
【００１８】
【００１９】
【作用】本発明においては、セル多重分離回路を設ける
ことにより、２方面でのセルの送受信を単一のＡＴＭの
プロトコル処理回路で行うことを可能としている。
ことにより、２方面でのセルの送受信を単一のＡＴＭの
プロトコル処理回路で行うことを可能としている。
【００２０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２１】図１は本発明の基礎になるＡＴＭプロトコ
ル処理回路の一実施例を示すブロック図、図２および図
３は本発明の実施例を示すブロック図、図４は本発明の
ＡＴＭプロトコル処理回路を組み込んだＡＴＭ交換機の
回線終端装置のブロック図である。
ル処理回路の一実施例を示すブロック図、図２および図
３は本発明の実施例を示すブロック図、図４は本発明の
ＡＴＭプロトコル処理回路を組み込んだＡＴＭ交換機の
回線終端装置のブロック図である。
【００２２】図１に示すように、セル多重分離回路３は
２方面に設置されたセルインタフェース回路２１および
２２からのセルを多重し、またシステムバス５から送ら
れたセルをマイクロプロセッサ６の指示に基づいて分離
しセルインタフェース回路２１および２２へ送出する。
マイクロプロセッサ６と、メモリ７と、システムバス５
と、入出力制御回路４１および４２の簡単な機能と接続
構成に関しては、図５の説明で記述した内容と同じなの
で省略する。
２方面に設置されたセルインタフェース回路２１および
２２からのセルを多重し、またシステムバス５から送ら
れたセルをマイクロプロセッサ６の指示に基づいて分離
しセルインタフェース回路２１および２２へ送出する。
マイクロプロセッサ６と、メモリ７と、システムバス５
と、入出力制御回路４１および４２の簡単な機能と接続
構成に関しては、図５の説明で記述した内容と同じなの
で省略する。
【００２３】次に動作について説明する。図１に示すよ
うに、スイッチインタフェース回路または伝送路インタ
フェース回路（両インタフェース回路を区別せず外部イ
ンタフェースと称する）からセルインタフェース回路２
１を介し受信されたセルをＡＴＭプロトコル処理回路１
が処理する場合、マイクロプロセッサ６によりヘッダ内
容がチェックされ、コネクション識別子等からは中継す
べきセルかあるいは受信処理すべきセルかが判断され、
ペイロード識別子等からユーザセルかあるいは管理セル
かが識別される。さらに、マイクロプロセッサ６により
中継すべきセルは必要に応じてヘッダ内容が書き換えら
れた後、セルインタフェース回路２１を通じて、セル多
重分離回路３によって所望の外部インタフェースに送出
される。受信処理すべきユーザセルは、ＡＴＭレイヤお
よびＡＡＬのプロトコル処理が行われて、制御プロトコ
ル処理回路に送出される。さらに、受信処理すべき管理
セルは、ペイロード内容にしたがって管理情報が処理さ
れて、必要に応じてそれに応答する管理セルを生成し、
セル多重分離回路３によって、受信された方面に対して
返送される。また、制御プロトコル処理回路から送出さ
れた情報は、ＡＡＬおよびＡＴＭレイヤのプロトコル処
理が行われて、セル多重分離回路３によって所望の外部
インタフェースに送り出される。
うに、スイッチインタフェース回路または伝送路インタ
フェース回路（両インタフェース回路を区別せず外部イ
ンタフェースと称する）からセルインタフェース回路２
１を介し受信されたセルをＡＴＭプロトコル処理回路１
が処理する場合、マイクロプロセッサ６によりヘッダ内
容がチェックされ、コネクション識別子等からは中継す
べきセルかあるいは受信処理すべきセルかが判断され、
ペイロード識別子等からユーザセルかあるいは管理セル
かが識別される。さらに、マイクロプロセッサ６により
中継すべきセルは必要に応じてヘッダ内容が書き換えら
れた後、セルインタフェース回路２１を通じて、セル多
重分離回路３によって所望の外部インタフェースに送出
される。受信処理すべきユーザセルは、ＡＴＭレイヤお
よびＡＡＬのプロトコル処理が行われて、制御プロトコ
ル処理回路に送出される。さらに、受信処理すべき管理
セルは、ペイロード内容にしたがって管理情報が処理さ
れて、必要に応じてそれに応答する管理セルを生成し、
セル多重分離回路３によって、受信された方面に対して
返送される。また、制御プロトコル処理回路から送出さ
れた情報は、ＡＡＬおよびＡＴＭレイヤのプロトコル処
理が行われて、セル多重分離回路３によって所望の外部
インタフェースに送り出される。
【００２４】本発明の別の実施例は、図２に示すよう
に、図１の構成に対して、受信したセルに対するＵＰＣ
回路８、および送信するセルに対するＳＨＰ回路９を設
けている。ＵＰＣ回路８はセル多重分離回路３からのセ
ルに対してコネクション設定時に契約したトラヒックパ
ラメータをチェックするユーセージパラメータ制御を行
い、ＳＨＰ回路９はシステムバス５からの送られたセル
を外部インタフェースに送出する際の速度を調整するシ
ェイピングを行う。
に、図１の構成に対して、受信したセルに対するＵＰＣ
回路８、および送信するセルに対するＳＨＰ回路９を設
けている。ＵＰＣ回路８はセル多重分離回路３からのセ
ルに対してコネクション設定時に契約したトラヒックパ
ラメータをチェックするユーセージパラメータ制御を行
い、ＳＨＰ回路９はシステムバス５からの送られたセル
を外部インタフェースに送出する際の速度を調整するシ
ェイピングを行う。
【００２５】更に、本発明の別の実施例は、図３に示す
ように、図２の構成に対して、ヘッダ生成回路１０を設
けている。ヘッダ生成回路１０は外部インタフェースか
ら受信後中継処理すべきセルに対しては必要に応じてヘ
ッダ内容の書き換えを行い、ＡＡＬプロトコル処理や管
理情報を処理した後生成されて送信すべきセルに対して
はへツダ内容の書き込みを行う。
ように、図２の構成に対して、ヘッダ生成回路１０を設
けている。ヘッダ生成回路１０は外部インタフェースか
ら受信後中継処理すべきセルに対しては必要に応じてヘ
ッダ内容の書き換えを行い、ＡＡＬプロトコル処理や管
理情報を処理した後生成されて送信すべきセルに対して
はへツダ内容の書き込みを行う。
【００２６】本発明のＡＴＭプロトコル処理回路１を組
み込んだ回線終端装置１１は、図４に示すように、ＡＴ
Ｍ交換機において収容する回線毎に単一のＡＴＭプロト
コル処理回路が組み込まれていることを示している。
み込んだ回線終端装置１１は、図４に示すように、ＡＴ
Ｍ交換機において収容する回線毎に単一のＡＴＭプロト
コル処理回路が組み込まれていることを示している。
【００２７】
【発明の効果】以上説明したように、本発明によるＡＴ
Ｍプロトコル処理回路は２方路でのセルを送受信処理お
よび中継処理することができるので、図４に示すよう
に、ＡＴＭ交換機の回線終端装置においては、収容する
回線毎にＡＴＭプロトコル処理回路を１つだけ搭載すれ
ば良く、ハードウェアの規模が小さくて済むと共に受信
した管理セルに対して返送すべき管理セルの生成／送出
も一つのマイクロプロセッサで制御することができるの
でソフトウェアが複雑にならなくて済む効果がある。
Ｍプロトコル処理回路は２方路でのセルを送受信処理お
よび中継処理することができるので、図４に示すよう
に、ＡＴＭ交換機の回線終端装置においては、収容する
回線毎にＡＴＭプロトコル処理回路を１つだけ搭載すれ
ば良く、ハードウェアの規模が小さくて済むと共に受信
した管理セルに対して返送すべき管理セルの生成／送出
も一つのマイクロプロセッサで制御することができるの
でソフトウェアが複雑にならなくて済む効果がある。
【００２８】
【００２９】また、ＵＰＣ／ＳＨＰや、ヘッダ生成機能
の専用回路を備えることにより、中継すべきセルをマイ
クロプロセッサで処理する必要が無くなり、ソフトウェ
アによる処理の負荷が軽減される効果がある。
の専用回路を備えることにより、中継すべきセルをマイ
クロプロセッサで処理する必要が無くなり、ソフトウェ
アによる処理の負荷が軽減される効果がある。
【図１】本発明の基礎になるＡＴＭプロトコル処理回路
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【図２】本発明のＡＴＭプロトコル処理回路の実施例を
示すブロック図である。
示すブロック図である。
【図３】本発明のＡＴＭプロトコル処理回路の別の実施
例を示すブロック図である。
例を示すブロック図である。
【図４】本発明のＡＴＭプロトコル処理回路を組み込ん
だ回線終端装置を示すブロック図である。
だ回線終端装置を示すブロック図である。
【図５】従来のＡＴＭプロトコル処理回路の構成を示す
ブロック図である。
ブロック図である。
【図６】ＡＴＭ交換機を示すブロック図である。
【図７】従来のＡＴＭプロトコル処理回路を組み込んだ
回線終端装置を示すブロツク図である。
回線終端装置を示すブロツク図である。
【図８】セルの構造を示すブロック図である。
【図９】ＡＴＭ関連のプロトコルスタックを示す図であ
る。
る。
１ ＡＴＭプロトコル処理回路 ２、２１、２２ セルインタフェース回路 ３ セル多重分離回路 ４、４１、４２ 入出力制御回路 ５ システムバス ６ マイクロプロセッサ ７ メモリ ８ ＵＰＣ回路 ９ シェイピング回路 １０ ヘッダ生成回路 １１ 回線終端装置 １２ 伝送路インタフェース回路 １３ スイッチインタフェース回路 １４ 制御プロトコル処理回路 １５ ＡＴＭ交換機 １６ ＡＴＭスイッチ １７ 中央処理装置
フロントページの続き (56)参考文献 特開 平４−167844（ＪＰ，Ａ) 特開 平８−23337（ＪＰ，Ａ) 特開 平２−90834（ＪＰ，Ａ) 電子情報通信学会技術研究報告，ＳＳ Ｅ89−103（1989−10−14），ＡＴＳＵ Ｏ ＩＴＯＨ ＥＴ ＡＬ，ＣＯＮＦ ＩＧＵＲＡＴＩＯＮ ＯＦ ＡＮ ＡＴ Ｍ ＳＷＩＴＣＨＩＮＧ ＳＹＳＴＥＭ ＷＩＴＨ ＤＩＳＴＲＩＢＵＴＥＤ ＣＯＮＴＲＯＬ，Ｐ．47−52 日経エレクトロニクス，ＮＯ．605 （1994−４−11），Ｐ．17−18 日経エレクトロニクス，ＮＯ．604 （1994−３−28），Ｐ．200−207 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04L 12/56
Claims (2)
- 【請求項１】 ＡＴＭ交換機の伝送路インタフェース回
路と、スイッチインタフェース回路と、ＡＴＭプロトコ
ル処理回路と、制御プロトコル処理回路を有する回線終
端装置におけるＡＴＭプロトコル処理回路であって、マ
イクロプロセッサ回路と、前記マイクロプロセッサ回路
に接続されるバス回路と、前記バス回路に接続され、セ
ル内特定フィールドに定義された情報により前記マイク
ロプロセッサ回路に処理させる制御信号を格納したメモ
リ回路と、前記バス回路に接続され、ＡＴＭ形式の情報
を授受する第１の入出力制御回路と、前記バス回路に接
続され、制御プロトコル処理回路とＡＴＭ形式ではない
情報を授受する第２の入出力制御回路と、前記第１の入
出力制御回路に接続されるセル多重分離回路と、前記セ
ル多重分離回路に接続され、前記回線終端装置の伝送路
インタフェースに接続される第１のセルインタフェース
回路と、前記セル多重分離回路に接続され、前記回線終
端装置のスイッチインタフェースに接続される第２のセ
ルインタフェース回路を有するプロトコル処理回路にお
いて、 前記セル多重分離回路と第１の入出力制御回路との間に
接続され、前記マイクロプロセッサ回路とメモリ回路か
ら制御され、受信したセルに対してトラヒックパラメー
タをチェックするユーセージパラメータ制御回路と、 前記セル多重分離回路と第１の入出力制御回路との間に
接続され、前記マイクロプロセッサ回路とメモリ回路か
ら制御され、セルの送出速度を調整するシェイピング回
路を有するプロトコル処理回路。 - 【請求項２】 前記第１の入出力制御回路と前記シェイ
ピング回路との間に接続され、前記マイクロプロセッサ
回路とメモリ回路から制御されるヘッダ生成回路を有す
る請求項１記載のプロトコル処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30339094A JP2792450B2 (ja) | 1994-12-07 | 1994-12-07 | プロトコル処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30339094A JP2792450B2 (ja) | 1994-12-07 | 1994-12-07 | プロトコル処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08163142A JPH08163142A (ja) | 1996-06-21 |
| JP2792450B2 true JP2792450B2 (ja) | 1998-09-03 |
Family
ID=17920450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30339094A Expired - Fee Related JP2792450B2 (ja) | 1994-12-07 | 1994-12-07 | プロトコル処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792450B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2892488B2 (ja) * | 1990-10-31 | 1999-05-17 | 富士通株式会社 | 信号装置共用型２面構成ａｔｍ交換機 |
-
1994
- 1994-12-07 JP JP30339094A patent/JP2792450B2/ja not_active Expired - Fee Related
Non-Patent Citations (3)
| Title |
|---|
| 日経エレクトロニクス，ＮＯ．６０４（１９９４−３−２８），Ｐ．２００−２０７ |
| 日経エレクトロニクス，ＮＯ．６０５（１９９４−４−１１），Ｐ．１７−１８ |
| 電子情報通信学会技術研究報告，ＳＳＥ８９−１０３（１９８９−１０−１４），ＡＴＳＵＯ ＩＴＯＨ ＥＴ ＡＬ，ＣＯＮＦ ＩＧＵＲＡＴＩＯＮ ＯＦ ＡＮ ＡＴＭ ＳＷＩＴＣＨＩＮＧ ＳＹＳＴＥＭ ＷＩＴＨ ＤＩＳＴＲＩＢＵＴＥＤ ＣＯＮＴＲＯＬ，Ｐ．４７−５２ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08163142A (ja) | 1996-06-21 |
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