KR19980045411A

KR19980045411A - Atm 교환기에서 채널별로 처리하는 프레임 릴레이 망/서비스 연동장치

Info

Publication number: KR19980045411A
Application number: KR1019960063593A
Authority: KR
Inventors: 남윤석; 박원식; 박태준; 김정식
Original assignee: 양승택; 한국전자통신연구원; 이준; 한국전기통신공사
Priority date: 1996-12-10
Filing date: 1996-12-10
Publication date: 1998-09-15
Also published as: KR100198433B1

Abstract

본 발명은 ATM 교환기에서 채널별로 처리하는 프레임 릴레이 망/서비스 연동장치에 관한 것이다. 그 목적은 ATM 가입자와 프레임 릴레이 가입자 사이의 연동이 가능하도록 하는 데에 있다. 그 구성은 데이터를 송신하는 송신부와, 데이터를 수신하는 수신부와, 프레임을 플래그 및 FCS 등으로 구성하여 전송하는 HDLC 제어부와, 상기 HDLC 제어부가 효율적으로 동작되도록 버스와 인터럽트를 제어하는 보조 제어부와, 전체를 제어 및 감시하는 전체 제어부 및 클럭을 수신하여 전체에 클럭과 전원을 공급하는 클럭/전원 공급부로 구성된다. 본 발명의 구성으로 가능한 응용은 UNI 및 NNI 망 연동 및 서비스 연동 프레임 릴레이의 채널별 및 비채널별 처리 등이 가능하다.

Description

ATM 교환기에서 채널별로 처리하는 프레임 릴레이 망/서비스 연동장치(Channelized Frame Relay Network/Service Interworking Equipment in ATM Switching System)

본 발명은 ATM 교환기에서 프레임 릴레이 가입자 및 망을 수용하기 위한 장치에 관한 것으로서, 특히 ATM 교환기에서 채널별로 처리하는 프레임 릴레이 망/서비스 연동장치에 관한 것이다.

일반적으로, 현재 ATM 망이 초고속 서비스의 기간 망으로 인식되고, 국내에서 수행되고 있는 ATM 교환기 개발 및 시범 서비스와 프레임 릴레이 상용 서비스에 비추어 볼 때, ATM 교환기에서 프레임 릴레이 가입자 및 망을 접속하여 ATM 가입자와 프레임 릴레이 가입자간의 연동이 가능하게 하는 기능은 시급하다. 또한 세계적으로 프레임 릴레이 가입자의 사용 대역폭이 64 Kbps에서 50% 정도를 점유하는 점에 비추어 교환기에서는 채널별 서비스가 가능한 구조가 적합하다.

고속 통신망으로 ATM 망이 부각되면서 ATM 망과 기존망 간의 연동에 관한 연구 및 규격이 진행되어 왔다. ATM 이전의 고속 통신망으로는 프레임 릴레이가 LAN-to-LAN 접속 등에 사용되어 왔으며, 고속의 데이터 전송 및 고용량의 파일전송 등에 유리하였다. 최근에는 사설용 프레임 릴레이 교환기에 ATM 스위칭 기능을 채용하고 있으며, 이를 이용한 ATM 접속 기능도 가능하다. 따라서, 프레임 릴레이가 서비스 중이며 ATM 서비스가 세계 각국에서 시험되고 있는 단계에서 공중 ATM과 프레임 릴레이 간의 연동은 필수적이다. 국내에서도 프레임 릴레이 서비스가 개시되었으며, 프레임 릴레이 망에서 가입자를 수용하는 형태는 다중장치를 경유한 채널별 DS1/E1이다. 이는 대역폭이 64 Kbps 정도인 가입자 수용에 효율적이다. 이는 프레임 릴레이 교환기에서 저속의 군집 가입자를 수용하기 위한 방안이며, 따라서 최근에는 프레임 릴레이 교환기의 한 기능으로서 채널화된 기능을 명시하고 있는 실정이다. ATM 교환기에서 프레임 릴레이를 연동할 경우에 직접 가입자를 수용할 수도 있으며, 프레임 릴레이 망을 정합할 수도 있다. 프레임 릴레이 가입자를 정합할 경우에는 ATM 교환기에서도 채널화 된 기능이 필요하다. 이러한 기능을 ATM 측에서 구현할 경우에는 프레임을 ATM 셀로 변환하는 기능 등이 요구된다.

ATM에서의 프레임 릴레이 연동은 1990년 들어서 연구되기 시작하였으며, 근래에는 이에 관한 규격이 상당히 진척되어 PVC로의 망 연동은 거의 정리가 완성되었다. 이는 또한 세계적으로 주로 이러한 형태의 서비스가 실시되고 있다. 국내에서도 이와 같은 기능이 구현된 바 있으며, 채널화되지 않은 E1으로서 망 연동기능만 확인한 상태이다. 채널화된 것에서의 최소 대역폭은 64 Kbps이며, DS1은 23개 그리고 E1은 31개의 64 Kbps 단위로 구분될 수 있다. 따라서 채널화된 프레임 릴레이인 경우 DS1/E1마다 31개의 HDLC 제어부가 필요하다. 이러한 HDLC 제어부는 가격 및 공간 등을 고려하면 하나의 소자에 많은 수의 HDLC 제어부를 갖는 소자가 유리하다. 이외에도 프레임을 AAL5 ATM 셀로 분해하는 기능과 프레임 또는 ATM 셀을 저장하는 메모리 등이 필요하다. 대개, AAL5 기능을 수행하는 소자는 가격이 비싸고 또한 155 Mbps에 해당하는 데이터를 처리할 수 있는 능력을 가지고 있다.

그러나, 종래에는 ATM 교환기에서 프레임 릴레이 가입자 및 망을 접속하여 ATM 가입자와 프레임 릴레이 가입자 사이의 연동하는 것이 불가능하다는데 그 문제점이 있었다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 ATM 가입자와 프레임 릴레이 가입자 사이의 연동이 가능하도록 하는 데에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 특징은 데이터를 송신하는 송신부와, 데이터를 수신하는 수신부와, 프레임을 플래그 및 FCS 등으로 구성하여 전송하는 HDLC 제어부와, 상기 HDLC 제어부가 효율적으로 동작되도록 버스와 인터럽트를 제어하는 보조 제어부와, 전체를 제어 및 감시하는 전체 제어부 및 클럭을 수신하여 전체에 클럭과 전원을 공급하는 클럭/전원 공급부로 구성되는 데에 있다.

본 발명이 목표로 하는 프레임 릴레이는 최대 전송매체로 1.544 Mbps의 DS1 또는 2.048 Mbps의 E1을 사용한다. 따라서, ATM 교환기에서 연동기능을 수용할 경우에 여러 개의 DS1/E1을 하나의 AAL5 기능소자와 대응시키는 전략이 필요하게 된다. 이 경우 또한 발생할 수 있는 문제가 프로세서의 능력이다. 여러 개의 DS1/E1을 거치는 프레임과 AAL5 소자를 경유하는 ATM 셀 간의 전송 뿐만 아니라 서비스 연동시에는 망 연동보다 더 많은 헤더 변환 등의 처리가 요구된다. 또한 메모리에 있어서도 16비트 또는 32비트로 처리할 경우 차지하는 자리는 메모리 용량과 거의 무관하며, 데이터 읽기/쓰기 발생을 가능한 한 적게 함으로써 데이터 처리효율 상승 등을 고려하여 메모리를 기능별로 구분하여 별도로 처리할 경우에는 이러한 메모리가 선형적으로 증가하게 된다. 또한 교환기 입장에서는 동일보드에 많은 가입자를 수용하는 것이 가격면에 있어서는 이득이지만 서비스 장애시 보드를 교체할 경우 동일보드의 모든 가입자에 대한 서비스가 일시 중지되므로 서비스면에서 이를 고려하여야 한다. 본 발명에서는 상기의 문제를 충분히 고려하여 DS1/E1의 수, 31 채널 이상을 처리하는 HDLC 제어소자, 효율적인 데이터 처리 및 전송을 위한 메모리 구성, AAL5 기능소자, 상기 기술한 기능을 충분히 수행할 수 있는 프로세서 등을 선정하여 본 발명을 구성하였다. 본 발명의 경우 채널화된 기능을 가지기 때문에 채널별 구분없이 사용할 경우 채널화되지 않은 기능이 되며, 채널화 및 비채널화가 가능하기 때문에 프레임 릴레이 가입자를 직접 수용하는 데에 훨씬 다양한 형태의 구성이 가능하다. 본 발명에서는 상술한 바와 같이 프레임 릴레이의 프레임과 ATM의 셀간 변환을 수행한다.

도 1a~1b는 본 발명에 따른 ATM 셀 및 프레임 릴레이의 프레임 구성도,

도 2는 본 발명에 따른 프레임과 ATM 셀 사이의 변환 절차도,

도 3은 본 발명이 속하는 시스템 구조도,

도 4는 본 발명에 따른 프레임 릴레이 망/서비스 연동장치의 구성도.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : ACS

200 : ALS

300 : FMDA

400 : FCDA

500 : FRSA

511 : 클럭 수신부

512 : DC/DC 전원 제어부

521 : HDLC 제어 메모리부

522 : HDLC 제어부

523 : DS1/E 동기부

531 : 버스 중재부

532 : 인터럽트 제어부

533 : DS1/E 접속부

541 : RS232C 제어부

542 : 프로세서 제어부

550 : IPC 전송부

561 : 수신패킷 메모리부

562 : AAL5 수신제어 메모리부

563 : AAL5 패킷수신 제어부

564 : FIFO 수신부

571 : 송신패킷 메모리부

572 : AAL5 송신제어 메모리부

573 : AAL5 패킷송신 제어부

574 : FIFO 송신부

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들 중의 하나를 상세히 설명한다.

도 1a~2b는 본 발명에 따른 ATM 셀 및 프레임 릴레이의 프레임 구성도이다. 도 1을 참조하여 본 발명에 따른 ATM 셀 및 프레임 릴레이의 프레임 구성을 설명하면 다음과 같다.

도면에서 MSB는 Most Significant Bit의 약자이며, LSB는 Least Significant Bit의 약자이다. GFC는 General Flow Control의 약자이며, VPI는 Virtual Path Identifier의 약자이다. VCI는 Virtual Channel Identifier의 약자이고, PTI는 Payloard Type Identifier의 약자이다. CLP는 Cell Loss Priority의 약자이며, DLCI는 Data Link Connection Identifier의 약자이다. C/R은 Command/Response이고, BECN은 Backward Explicit Congestion Notification의 약자이다. FECN은 Forward Explicit Congestion Notification의 약자이며, DE는 Discard Eligible의 약자이다. ATM 셀은 53바이트로 구성되며, 그 중에서 5바이트는 셀의 소속 및 특성을 기술하는 헤더(header)로서, UNI의 경우에는 헤더의 최상위 4비트 GFC는 사용되지 않는다. 그 외의 VPI 8비트와 VCI 16비트는 셀의 소속을 나타내며, 그 다음의 PTI 3비트는 페이로드 48바이트의 특성을 기술하며 이에는 EFCI 등이 포함된다. 그 다음 CLP 1비트는 셀손실 우선순위를 표시하며 'CLP = 1'이면 망의 폭주 등에 의하여 망을 보호해야 할 경우 우선적으로 폐기해도 되는 셀임을 나타낸다. 그 다음의 HEC는 헤더 4바이트에 대한 CRC로서 헤더에 발생하는 오류를 검출하기 위한 것으로서, 1비트 정정기능도 가능하다. 프레임은 7E(H)로 기술되는 1바이트 시작 플래그와 2~4바이트의 헤더와 1600바이트까지 가능한 프레임 릴레이의 사용자 정보와 헤더 및 사용자 정보에 대한 CRC-16의 FCS와, 7E(H)로 표시되는 1바이트 종료 플래그로 구성된다. 헤더는 2바이트가 기본이며 이 경우 계층 2의 ID인 10비트의 DLCI와, 프레임이 명령인지 응답인지를 나타내는 C/R 비트와, 순방향 망폭주를 나타내는 FECN과, 역방향 망폭주를 나타내는 BECN과, 프레임 폐기 우선순위를 나타내는 DE로 구성된다.

도 2는 본 발명에 따른 프레임과 ATM 셀 사이의 변환 절차도이다. 도 2를 참조하여 본 발명에 따른 프레임과 ATM 셀 사이의 변환절차를 설명하면 다음과 같다.

H는 Header of the associated layer의 약자이고, T는 Tailer of the asociated layer의 약자이다. 본 발명에서 프레임 릴레이와 ATM 간의 서비스 연동기능을 수행할 경우, 프레임과 셀 사이의 변환은 ITU-T Q.922 코어 형태의 프레임은 헤더와 테일을 제거하고 AAL5의 기능에서 패딩 및 트레일러를 추가하여 AAL5의 CPCS-PDU를 구성하며, 이는 분해되어 ATM 셀의 페이로드로 자리하며 ATM 셀의 헤더정보는 프레임의 헤더와 매핑되어 각 셀의 페이로드 앞에 자리함으로써 여러 개의 완전한 ATM 셀이 구성된다. ATM 셀에서 프레임으로의 조립은 이의 역변환으로 수행된다.

도 3은 본 발명이 속하는 시스템 구조도이다. 도 3을 참조하여 본 발명이 속하는 시스템의 구조를 설명하면 다음과 같다.

ATM 교환기는 ATM 국부 스위치 ALS(200)와 ATM 중앙 스위치 ACS(100)에 의하여 3단 스위치 구조로 되어 있다. 본 발명이 속하는 모듈은 ALS(100)로부터 155.52 Mbps 포트에 접속하여 정보전송이 이루어지며, 이에 따른 망 동기클럭은 별도의 케이블로 공급받는다. 본 발명이 속하는 모듈은 하나의 FMDA(300)와 하나의 FCDA(400)와 최대 16매로 구성되는 본 발명인 FRSA(500)로 구성된다. FRSA(500)에서 프레임을 수신하여 도 2의 기능을 수행하고 FMDA(300)에서 여러 FRSA(500)로부터의 셀을 다중화 하여 IMI를 통하여 전송하는 역할을 수행한다. 이러한 기능을 수행함에 있어서 각 보드별 주요 기능을 살펴보면, FMDA(300)의 주요 기능으로는 모듈의 IPC 마스터 기능, ALS(100)와 IMI로 접속하는 기능, ATM 셀 다중화/역다중화 기능, FIFO를 통하여 본 발명과 수행되는 ATM 셀을 전송하는 기능, DPRAM을 통하여 모듈 유지보수 및 호처리 메세지를 본 발명과 IPC 메세지로 전송하는 기능, 입력 셀에 대하여 망과 협상된 트래픽 파라미터를 준수하는지 감시하는 UPC/NPC 기능, 그리고 ATM 셀 VPI/VCI를 변환하는 기능 등이 있다. FCDA(400)의 주요 기능으로는 46.94 Mhz 망 동기클럭을 수신하여 FMDA(300)와 FRSA(500)가 통신하는 데에 필요한 클럭(23.47 Mhz, 11.73 Mhz)과 DS1/E1 접속에 필요한 클럭(16.384 Mhz, 12.353 Mhz)을 발생시키고 분배하는 기능이 있다. FRSA(500)의 도 2의 기능을 수행하기 위한 대략적인 기능을 살펴보면, DS1/E1을 접속하는 기능, HDLC 제어기능, 프레임을 저장하는 패킷 메모리 기능, AAL5 프레임을 ATM 셀로 분해/조립하는 기능, ATM 셀을 전송하는 기능 등이 있다.

도 4는 본 발명에 따른 프레임 릴레이 망/서비스 연동장치의 구성도이다.

도 4를 참조하여 본 발명에 따른 프레임 릴레이 망/서비스 연동장치의 구성을 설명하면 다음과 같다.

DS1/E1 선로 접속부(533)는 ITU-T Rec. G.703 및 G.704를 만족하는 DS1/E1을 4개 포함하는 선로 접속부로서 클럭 복구, 선로 성능 감시, AIS(Alarm Indication Signal) 전송기능 등을 수행하며, 초기설정과 상태감시와 제어를 위한 프로세서와의 접속기능도 갖는다. 본 발명에서의 실시예로는 PM4314 QDSX를 사용하였으며, 하나의 소자에 4개의 DS1/E1 선로접속 기능을 제공한다.

DS1/E1 동기부(523)는 DPLL(Digital Phase Locked Loop)을 사용하여 클럭 및 데이터를 복구하고 CRC 멀티프레임 설정기능 및 이를 이용한 선로 성능감시 기능을 수행한다. 초기설정과 상태감시와 제어를 위한 프로세서와의 접속기능도 갖는다. DS1/E1 선로 접속부(533)와 연결하여 프레임 릴레이의 계층 1 기능을 실현하며, DS1/E1 동기부(523)의 실시예로는 E1인 경우 PM6344 EQUAD를 사용하며, DS1인 경우 PM4344 TQUAD를 사용한다. PM6344 PM4344는 각각 4개의 E1 및 DS1을 접속할 수 있으며, 동일한 핀배열을 가지므로 동일한 PCB에서의 구현이 용이한 장점을 갖는다.

DC/DC 전원 제어부(512)는 -48V를 입력하여 +5V/6A 전원으로 변환하는 기능을 수행하며, 본 발명이 공통 DC/DC 변환기를 사용할 경우의 전원장애에 대비하고 또한 보드교체를 용이하게 하기 위한 것으로 온-보드(On-board) 형태의 전원변환 소자를 사용하였다. 변환 이외의 기능으로는 보드탈장시 전원이 먼저 절체되도록 하기 위한 기능이 있다. 본 실시예에서는 주문형으로 제작한 전원팩을 사용하였다.

클럭 수신부(511)는 도 3에서와 같이 FCDA(400)에서 생성한 클럭중 망 동기클럭을 분주한 11.7373 MHz와 23.4747 MHz는 도 3의 FMDA(300)와 셀을 전송하기 위하여, 그리고 DS1을 정합하기 위한 12.352 MHz와 E1을 정합하기 위한 16.384 MHz 클럭을 수신하는 기능을 수행한다. 본 실시예로서 본 발명에서는 클럭전송 신호레벨을 PECL로 하였으며, 이는 ECL신호와 동등한 성능을 가지며, 또한 ECL과 달리 +5V 단일전원이 요구되기 때문에 DC/DC 전원 제어부(512)의 기능이 복잡해지는 것을 피한 것이다. 본 실시예에서는 PECL 수신용으로 1141LF를 사용하였다.

HDLC 제어부(522)는 PCM 하이웨이당 즉, DS1/E1당 31개씩의 HDLC 제어부 접속기능을 가지며, 본 실시예에서는 32개의 HDLC 제어부를 갖는 소자(PEB20320)를 사용하여 4개의 HDLC 제어소자를 사용하였다. 병렬버스로 프로세서와 송신패킷 메모리부(571)와 수신패킷 메모리부(561) 등의 데이터 및 주소버스와 연결되며, HDLC 제어부의 초기화 및 구성변경 등은 소자의 레지스터를 액세스하는 일반적인 방식과는 달리 제어기의 메모리 액세스 초기치에 해당하는 외부 HDLC 제어 메모리부에 프로세서가 쓰기/읽기를 수행함으로써 수행된다. HDLC 제어부(522)에서 수신한 프레임은 제어소자가 가지는 DMA 제어에 의하여 프로세서의 제어없이 미리 할당된 주소의 수신패킷 메모리부(561)에 쓰기가 수행된다. 쓰기가 완료되면 프레임 수신완료에 해당하는 인터럽트를 발생시켜 프로세서가 HDLC 제어 메모리부(521)를 읽음으로써 수신 프레임을 즉시 처리할 수 있도록 한다. 프레임 송신은 프로세서가 송신할 프레임을 송신패킷 메모리부(571)에 쓰기를 완료한 상태에서 HDLC 제어 메모리부(521)에게 송신패킷 메모리부(571)의 특정 주소에서부터의 프레임전송을 명령함으로써 시작되며, HDLC 제어부(522)는 프레임을 도 1에서와 같이 플래그 및 FCS 등으로 구성하여 DS1/E1 접속부(533)를 통하여 전송하며, 전송이 완료되면 HDLC 제어 메모리부(521)에 이를 기술하고 인터럽트를 발생시켜 프로세서로 알림으로써 다음의 프레임 전송에 대비한다. HDLC 제어 메모리(521)는 상기 HDLC 제어부(522)에서 기술한 바와 같이 프로세서와 4개의 HDLC 소자 사이의 모든 제어명령 및 상태보고 등이 기술되는 기능을 수행한다. 4개의 HDLC 소자 동시접속은 서로 다른 초기주소 할당으로 가능하며, 빠른 액세스를 위하여 32비트 데이터 버스를 사용하였으며, 본 실시예에서는 32비트 SRAM으로 구성하였다.

AAL5 패킷송신 제어부(573)에서는 수신패킷 메모리부(561)에 저장된 사용자 정보를 AAL5 CPCS-PDU로 구성하고, 이를 ATM 셀로 분해하는 기능을 수행하며, 수신패킷 메모리부(561)와 32비트 데이터 버스로 연결되고, AAL5 송신제어 메모리부(572)와는 16비트로 연결되고, FIFO 송신부(574)와는 16비트로 연결된다. AAL5 패킷송신 제어부(573)는 프로세서가 일러주는 주소의 수신패킷 메모리부(561)에 저장된 ATM 사용자 정보를 DMA 방식으로 읽어 패딩 및 CPCS 테일러를 추가하여 AAL5 CPCS-PDU를 형성하고, 이를 분해하여 ATM 셀의 페이로드를 만들고, 각 페이로드에 프로세서가 일러주는 ATM 헤더정보를 앞에 붙여서 셀송신 FIFO로 쓰기를 수행한다. 본 실시예에서는 SARA-S를 사용하였다.

AAL5 송신제어 메모리부(572)는 AAL5 패킷송신 제어부(573)와 프로세서간의 제어 파라미터를 전달하기 위한 메모리로서 16비트 SRAM으로 구성하였다.

수신패킷 메모리부(561)는 HDLC 제어부(522)가 수신한 프레임을 저장하고 프로세서가 개입하여 수신 프레임의 헤더 등을 수정하여 AAL5 사용자 정보로 변환하여 저장하는 데에 사용된다. 본 실시예에서는 최대 프레임 길이를 프레임 릴레이 포럼에서 권고하는 1600바이트로 제한하고 최대 124 채널로 프레임을 수신하며, 동시 다발성을 고려하여 최소 메모리의 5배 정도를 보장하기 위하여 1메가 바이트 용량의 32비트 SRAM 모듈을 사용하였다.

FIFO 송신부(574)는 도 3의 FMDA(300)로 ATM 셀을 전송하기 위한 것으로서 11.7373 MHz 셀 동기클럭에 따라 FIFO에 쓰기를 수행한다. ATM 셀 전송은 16비트로 이루어지며, 따라서 53바이트 ATM 셀 및 3바이트 라우팅 정보영역을 갖는 56바이트의 내부 ATM 셀은 28번의 데이터 전송으로 하나의 셀 쓰기가 완료된다. 본 발명은 FIFO 송신부(574)에 데이터가 있으면 FMDA(300)에서는 셀을 읽어 가게 된다. 본 실시예로는 IDT72841을 사용하였다.

AAL5 패킷수신 제어부(563)에서는 ATM 셀을 조립하여 AAL5 CPCS-PDU를 생성하는 기능을 수행하며, 프로세서와 송신패킷 메모리부(571)와 32비트 데이터 버스로 연결되고, AAL5 수신제어 메모리부(562)와는 16비트로 연결되고, FIFO 수신부(564)와는 16비트로 연결된다. AAL5 패킷수신 제어부(563)는 FIFO 수신부(564)로부터 ATM 셀을 수신하여 이를 AAL5 CPCS-PDU로 조립하며, DMA 방식으로 이를 송신패킷 메모리부(571)에 저장하고 해당하는 VPI/VCI를 AAL5 수신제어 메모리부(562)에 저장하고 프로세서로 인터럽트를 발생시켜 프로세서가 처리할 수 있도록 한다. 본 실시예에서는 SARA-R을 사용하였다.

AAL5 수신제어 메모리부(562)는 AAL5 패킷수신 제어부(563)와 프로세서간의 제어 파라미터를 전달하기 위한 메모리로서 16비트 SRAM으로 구성하였다.

송신패킷 메모리부(571)는 AAL5 패킷수신 제어부(563)가 수신한 AAL5 CPCS-PDU를 저장하고 있으며, 프로세서가 개입하여 AAL5 CPCS-PDU 헤더 등을 수정하여 프레임 릴레이의 프레임으로 저장하는 데에 사용된다. 또한 변환된 프레임은 HDLC 제어부(522)에서 이를 읽어서 DS1/E1로 전송한다. 본 실시예에서는 수신패킷 메모리부(561)와 동일한 조건으로 1메가 바이트 용량의 32비트 SRAM 모듈을 사용하였다.

FIFO 수신부(564)는 도 3의 FMDA(300)로부터 ATM 셀을 수신하기 위한 것으로서 11.7373 MHz 셀 동기클럭에 따라 FIFO에서 읽기를 수행한다. ATM 셀 전송은 FIFO 송신부(574)와 동일한 방식으로 16비트로 이루어지며, 본 실시예에서는 IDT72841을 사용하였다.

IPC 전송부(550)는 도 3의 FMDA(300)와 FRSA(500)간의 IPC 정보전송에 이용된다. DPRAM을 이용하여 FMDA(300)와 FRSA(500)가 메모리 영역을 나누어 사용하며, FMDA(300)에서 쓰기를 하는 영역은 FRSA(500)에서는 읽기를 하는 영역으로 사용하며, FRSA(500)에서 쓰기를 하는 영역은 FMDA(300)에서는 읽기를 하는 영역으로 사용된다. 쓰기시에는 특정 위치에 데이터가 유효하다는 표시와 데이터 길이를 표시하고 읽은 후에는 읽기완료 표시를 함으로써 안전한 데이터 전송을 보장한다. 본 실시예에서는 IDT7132를 사용하여 8비트씩 전송하도록 하였다.

프로세서 제어부(542)는 2개의 프로세서 즉, MC68EC040과 MC68360을 사용하며, 16비트 ROM과 32비트 SRAM으로 구성된다. MC68360은 MC68EC040의 companion 모드로 동작함으로써 CPU 부분은 동작하지 않고 주변기기 기능만 동작하며, MC68EC040은 CPU만의 기능으로 MC68360의 마스터로 동작한다. 이렇게 함으로써 프로세서 능력은 MC68360만으로 동작할 경우의 성능보다 4~5배 향상된다. ATM 교환기에서 프레임 릴레이를 연동하기 위해서는 기본적으로 도 2에서와 같이 매 프레임을 AAL5 CPCS-PDU로 변환하고 또한 ATM 셀을 수신하여 AAL5 CPCS-PDU를 프레임으로 변환하는 기능을 수행하여야 하며, 특히 서비스 연동의 경우에는 X.25 및 LAN 등의 전송을 지원하는 멀티프로토콜 인캡슐레이션(Multiprotocol Encapsulation) 기능과 이에 수반되는 기능 등을 처리하기 위해서는 고성능의 프로세서가 요구되며, 본 발명의 경우와 같이 4개의 DS1/E1 프레임 릴레이의 트래픽을 처리하기 위해서는 상기와 같이 2개의 프로세서를 사용함으로써 해결된다. 프로세서 제어부(542)의 기능은 상기 언급한 바와 같이 도 2의 기능이 가장 중요한 기능이며, 이러한 기능을 실현하기 위하여 크게는 DS1/E1 접속부(533)와 DS1/E1 동기부(523)와 HDLC 제어부(522)와 AAL5 패킷수신 제어부(563)와 AAL5 패킷송신 제어부(573) 등의 소자를 초기화하고 제어하는 기능을 갖는다. 또한 IPC 전송부(550)를 통하여 FMDA(300)와 정의된 메세지를 전달함으로써 사용자 정보전송 이외의 유지보수 정보 등을 FMDA(300)에서 총괄할 수 있도록 한다.

RS232C 제어부(541)는 사람-기계(Man-Machine) 인터페이스를 제공하며, 본 발명에서는 MC68360에서 제공하는 UART(Universal Asynchronous Receiver and Transmission) 기능과 TTL과 RS232C 간의 신호변환 소자를 이용한다.

버스 중재부(531)는 데이터 버스와 주소버스를 프로세서 및 여러 소자들이 공유하는 것을 원만하게 중재하기 위한 것으로서 본 발명에서는 EPLD인 EPM9560GC280을 사용하여 VHDL의 일종인 AHDL로 구현하였다. HDLC 제어부(522)와 AAL5 패킷수신 제어부(563)와 AAL5 패킷송신 제어부(573)는 수신패킷 메모리부(561)와 송신패킷 메모리부(571)를 공유하며 여기에 데이터를 쓰고 읽을 때 DMA로 수행하므로 일시간 버스 마스터(Master)가 되며, 또한 프로세서도 이들 메모리를 쓰기/읽기를 할 필요가 있다. 따라서 버스 중재부(531)는 각 소자에서의 사건을 종합하여 동일한 메모리를 쓰기 또는 읽기를 하려는 소자가 2개 이상 동시에 발생할 경우 이를 원만하게 중재하는 기능과 버스가 효율적으로 이용될 수 있도록 제어하는 기능을 수행한다. 한 예로 DS1/E1을 통하여 HDLC 제어부(522)가 하나의 프레임을 수신하는 사건은 수신패킷 메모리부(561)에 쓰기를 필요로 하고, FIFO 수신부(564)를 통하여 ATM 셀을 수신하는 사건은 송신패킷 메모리부(571)에 쓰기를 필요로 하며, 이 경우 서로 다른 메모리를 사용하므로 버스 중재기에서 주소 및 데이터 버스를 각각 국부버스로 사용하도록 버퍼를 제어함으로써 동시 처리가 가능하다.

인터럽트 제어부(532)는 여러 소자에서의 인터럽트 발생시 이를 원만하게 효율적으로 제어하기 위한 기능과 AAL5 패킷송신 제어부와 AAL5 패킷수신 제어부에 필요한 제어신호를 생성한다. 또한, 자체 시험시에는 AAL5 패킷 송신부에서 출력되는 셀을 인터럽트 제어부에서 수신하여 이를 FIFO 수신부로 입력되게 한다. 이외에도 주변 소자를 리셋하는 기능을 수행한다. 본 실시예에서는 버스 중재기와 동일한 EPLD인 EPM9560GC280을 사용하였다.

상술한 바와 같은 본 발명은 동일한 PCB에 DS1/E1 동기부(523)의 소자에 따라 DS1 또는 E1으로의 사용이 가능한 DS1/E1 겸용 사용이 가능하며, 하나의 DS1/E1에 여러 가입자가 다중화되어 서비스되는 채널별(Channelized) 프레임 릴레이를 제공하며 따라서 필요시에는 하나의 가입자에게 DS1/E1를 통채로 할당되는 채널화되지 않은 것도 가능하다는 데에 그 효과가 있다. 또한 ATM의 STM-1 155 Mbps에 비해 저속인 DS1/E1을 처리함에 있어서 프로세서 및 AAL5 소자를 효율적으로 사용하기 위하여 4개의 DS1/E1을 처리할 수 있다는 데에 또 다른 효과가 있다.

본 발명으로 인하여 ATM 교환기에서 프레임 릴레이 가입자 및 망을 직접 접속할 수 있으며, 또한 서비스 연동기능에 의하여 ATM 가입자와 프레임 릴레이 가입자간의 통신시 ATM 가입자가 또는 프레임 릴레이 가입자라는 인식없이 서비스가 변환되어 제공될 수 있게 한다는 데에 또 다른 효과가 있다.

Claims

프레임 릴레이 가입자와 물리적으로 DS1/E1으로 접속하여 프레임을 플래그 및 FCS 등으로 구성하여 전송하는 HDLC 제어부;

AAL5 패킷 데이터를 ATM 셀로 변환하여 전송하는 패킷 송신부;

ATM 셀을 수신하여 AAL5 패킷 데이터를 조립하는 패킷 수신부;

상기 HDLC 제어부와 상기 패킷 송신부와 상기 패킷 수신부가 효율적으로 동작하도록 버스와 인터럽트를 제어하는 보조 제어부;

클럭을 수신하여 패킷 및 수신부 등에 클럭을 공급하고 -48V를 입력하여 +5V를 공급하는 기능을 수행하는 클럭/전원 공급부; 및

프로세서를 가지며 상위 프로세서와 IPC를 수행하고 인간-기계 간의 인터페이스 수단을 제공하고 모든 주변소자의 기능을 제어하고 감시하는 전체 제어부로 구성되는 것을 특징으로 하는 ATM 교환기에서 채널별로 처리하는 프레임 릴레이 망/서비스 연동장치.
제 1 항에 있어서,

상기 HDLC 제어부가,

프레임 릴레이 가입자 방향으로 접속되는 DS1/E1 선로로부터 클럭을 복구하고 장애를 검출하는 DS1/E1 선로 접속수단;

DPLL을 사용하여 데이터를 복구하고 CRC 멀티프레임 설정 및 이를 이용한 성능을 감시하는 DS1/E1 동기수단;

상기 DS1/E1 동기수단과 PCM으로 하이웨이로 접속하여 DS1/E1 당 32개의 HDLC 기능을 가지고 프레임을 플래그 및 FCS 등으로 구성하여 상기의 DS1/E1 전송수단을 통하여 전송하는 HDLC 제어수단; 및

상기 HDLC 제어수단이 프레임을 송신 및 수신하도록 프로세서가 메모리를 통하여 제어하는 데에 사용되는 HDLC 제어 저장수단으로 구성되는 것을 특징으로 하는 ATM 교환기에서 채널별로 처리하는 프레임 릴레이 망/서비스 연동장치.
제 1 항에 있어서,

상기 패킷 송신부가,

상기 HDLC 제어부를 통하여 수신된 프레임과 이를 AAL5 CPCS-PDU로 변환하고 이를 ATM 셀로 분해하여 교환기 방향으로 전송하기 위하여 사용자 정보인 상기 프레임 및 AAL5 CPCS-PDU를 저장하는 수신패킷 저장수단;

상기 AAL5 CPCS-PDU에 0으로 패딩하고 트레일러를 부가하여 48바이트의 정수배가 되게 하고 이를 ATM 셀의 페이로드에 넣어 ATM 셀로 조립하여 전송하는 패킷송신 제어수단;

상기 패킷송신 제어수단이 전송제어를 수행하도록 프로세서가 메모리를 통하여 제어하는 데에 사용되는 송신제어 저장수단;

상기 패킷송신 제어수단이 상기 ATM 셀을 전송하는 ATM 셀의 전송포트가 되는 FIFO 송신수단으로 구성되는 것을 특징으로 하는 ATM 교환기에서 채널별로 처리하는 프레임 릴레이 망/서비스 연동장치.
제 1 항에 있어서,

상기 패킷 수신부가,

ATM 셀을 수신하여 AAL5 CPCS-PDU를 조립하는 패킷수신 제어수단;

상기 패킷수신 제어수단이 수신제어를 수행하도록 프로세서가 이를 프레임 형태의 사용자 정보로 변환하고 이를 HDLC 제어부가 프레임으로 전송하도록 하기 위하여 이러한 사용자 정보를 저장하는 송신패킷 저장수단;

상기 패킷수신 제어수단이 상기 ATM 셀을 수신하는 ATM 셀의 수신포트가 되는 FIFO 수신수단으로 구성되는 특징으로 하는 ATM 교환기에서 채널별로 처리하는 프레임 릴레이 망/서비스 연동장치.
제 1 항에 있어서,

상기 보조 제어부가,

주소 버스와 데이터 버스를 중제하여 버스를 효율적으로 사용하게 하는 버스 중재수단; 및

여러 주변소자로부터 발생되는 인터럽트를 효율적으로 처리하기 위하여 인터럽트원을 모으고, 상기 패킷 송신부와 상기 패킷 수신부에 필요한 제어신호를 생성하고, 자체 시험시에는 상기 패킷 송신부에서 상기 패킷 수신부로 루프백을 형성하는 제어수단으로 구성되는 것을 특징으로 하는 ATM 교환기에서 채널별로 처리하는 프레임 릴레이 망/서비스 연동장치.
제 1 항에 있어서,

상기 전체 제어부가,

매 프레임을 AAL5 CPCS-PDU로 변환하고, 또한 ATM 셀을 수신하여 조립한 AAL5 CPCS-PDU를 프레임으로 변환하는 변환수단;

모든 주변기능 블록들을 초기화하고 제어하는 프로세서 제어수단;

사람-기계 사이의 인터페이스를 제공하는 사람-기계 인터페이스 수단;

4개의 DS1/E1과 접속하여 상기 기능을 수행하는 데에 충분한 능력을 갖는 프로세서 수단으로 구성되는 것을 특징으로 하는 ATM 교환기에서 채널별로 처리하는 프레임 릴레이 망/서비스 연동장치.
제 6 항에 있어서,

상기 변환수단이,

상기 패킷 수신부에 대하여 프레임에 관련된 헤더정보를 분석하고 이를 반영하여 ATM의 VPI/VCI를 찾고, 그 외의 서비스 연동 및 다중 프로토콜 인캡슐데이션 기능이 요구된 사용자의 정보에 대하여는 ATM 규격으로 변환하여 AAL5 CPCS-PDU를 형성하는 프레임에서 AAL5 CPCS-PDU로의 변환기능을 수행하며;

상기 패킷 송신부에 대하여 AAL5 CPCS-PDU와 관련된 VPI/VCI를 상기 패킷 수신부로부터 수신하여 이에 해당되는 프레임의 해드를 인식하고 수신한 AAL5 CPCS-PDU에 대하여 서비스 연동 및 다중 프로토콜 인캡슐데이션 기능이 요구된 사용자의 정보에 대하여는 프레임 릴레이 규격에 맞도록 변환하고 이러한 변환 이후에 프레임의 헤드를 최상위에 위치시키는 AAL5 CPCS-PDU에서 프레임으로의 변환기능을 수행하는 것을 특징으로 하는 ATM 교환기에서 채널별로 처리하는 프레임 릴레이 망/서비스 연동장치.