KR20030022489A - 에이티엠 기반 시스템에서의 에이에이엘5/에치디엘씨 변환장치 - Google Patents
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Abstract
본 발명은 ATM(Asynchronous Transfer Mode) 기반으로 하는 AAL5 ATM 셀을 이용하는 시스템 간을 연결하는 링크를 대역폭 차원에서 보다 효율적으로 사용할 수 있도록 한 ATM 기반 시스템에서의 AAL5/HDLC(ATM Adaptation Layer 5/High-level Data Link Control) 변환 장치에 관한 것으로, 종래에는 링크에 대해 AAL5/AAL2 변환을 수행하여 데이터를 송수신함에 따라 AAL SAR(SAR ; Segmentation And Reassembly) 부계층의 구현으로 처리지연이 발생할 뿐 아니라 메모리 할당이 복잡해지고, 결국은 제조 단가가 높아져 비용 상승의 문제점을 내재하고 있었다.
따라서, 본 발명은 ATM을 기반으로 하는 시스템 간을 연결하는 링크에 대해 AAL5/HDLC 변환을 수행하여 HDLC 프레임 데이터 형태로 데이터를 송수신하게 함으로써, 해당 링크의 대역폭을 보다 효율적으로 사용할 수 있게 됨과 동시에 AAL SAR 계층을 사용하지 않아 처리지연이나 메모리 할당의 복잡함을 제거할 수 있게 되고, 나아가 시스템 제조 비용을 절감할 수 있게 된다.
Description
본 발명은 ATM(Asynchronous Transfer Mode) 기반 시스템에 관한 것으로, 특히 AAL5 ATM 셀을 이용하는 시스템 간을 연결하는 링크를 대역폭 차원에서 보다 효율적으로 사용할 수 있도록 한 ATM 기반 시스템에서의 AAL5/HDLC(ATM Adaptation Layer 5/High-level Data Link Control) 변환 장치에 관한 것이다.
일반적으로, ATM을 기반으로 하는 통신망에서 AAL5(ATM Adaptation Layer 5) ATM 셀을 이용하는 시스템 간을 연결하는 링크 효율을 대역폭 차원에서 향상시키기 위해 종래에는 AAL5/AAL2 변환 방식을 사용하고 있는데, 이러한 변환 기술은 AAL5 타입으로 전송되는 데이터를 이것보다 대역폭을 효율적으로 사용하는 AAL2 타입의데이터로 변환하여 시스템 간에 송수신하는 기술이다.
예를 들어, 도 1과 같이 기지국(BTS ; Base-station Transceiver Subsystem)(11)과 기지국 제어기(BSC ; Base Station Controller)(12)가 연동하는 이동통신 시스템의 경우 각각의 기지국(11) 및 기지국 제어기(12)의 송신부에는 AAL5 타입의 데이터를 AAL2 타입의 데이터로 변환하는 AAL5-AAL2 변환회로(11-1, 12-1)가 필요하고, 수신부에는 AAL2 타입의 데이터를 AAL5 타입의 데이터로 역변환하는 AAL2-AAL5 변환회로(11-2, 12-2)가 필요하다.
그런데, 전술한 종래의 AAL5/AAL2 변환 기술은 우수한 대역폭 특성 즉, 링크 효율을 제공하는 반면에 AAL SAR(SAR ; Segmentation And Reassembly) 부계층의 구현으로 처리지연이 발생할 뿐 아니라 메모리 할당이 복잡해진다는 문제점이 있었다.
여기서, SAR 부계층은 데이터 유닛을 다수의 ATM 셀 단위로 분할하거나, 반대로 다수의 ATM 셀을 소정의 데이터 유닛으로 조립하는 ATM의 핵심 계층이다.
즉, 임의의 AAL 타입의 데이터는 사용자에 의해 정의된 영역과 타입에 따라 헤더(Header)와 트레일러(Trailer)가 결합된 후 48 바이트의 ATM 셀 페이로드(payload)로 분할되어 송신된다.
따라서, 이러한 ATM 셀 페이로드를 다른 타입의 AAL 계층으로 전송하기 위해서는 다시 사용자 영역만을 ATM 셀에서 추출하고 재결합하는 과정이 필요한데, AAL5 계층의 사용자 영역은 1 바이트에서 최대 65,535 바이트로 정의되어 있기 때문에 만약에 사용자가 60,000 바이트를 사용한다고 가정하면, 이를 AAL2 타입의 데이터로 변환하기 위해서는 1250개(60,000 바이트/48 바이트)의 ATM 셀을 기다려야 하는 처리지연 문제가 발생하는 것이다.
또한, 이러한 처리지연 문제로 인해 사용자의 데이터를 임시로 저장하는 메모리 영역을 할당하는 것이 복잡해지고, 결국은 제조 단가가 높아져 비용 상승의 문제점을 내재하고 있었다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, ATM을 기반으로 하는 시스템 간을 연결하는 링크에 대해 AAL5/AAL2 변환 기능 대신에 AAL5/HDLC 변환을 수행하여 HDLC 프레임 데이터 형태로 데이터를 송수신할 수 있도록 하고자 하는데 있다.
또한, 본 발명은 다른 목적은, ATM을 기반으로 하는 시스템에서 AAL5/HDLC 변환을 수행하여 HDLC 프레임 데이터 형태로 상대측 시스템과 데이터를 송수신함으로써, 해당 링크의 대역폭을 보다 효율적으로 사용할 수 있도록 함과 동시에 AAL SAR 부계층을 없애 처리지연이나 메모리 할당의 복잡함을 제거하고, 나아가 시스템 제고 비용을 절감할 수 있도록 하는데 있다.
도 1은 종래의 이동통신 시스템에서 기지국과 기지국 제어기의 링크에 대한 AAL5/AAL2 변환 구조를 도시한 도면.
도 2는 본 발명에 따른 이동통신 시스템에서 기지국과 기지국 제어기의 링크에 대한 AAL5/HDLC 변환 구조를 도시한 도면.
도 3은 ATM 통신 계층에서 AAL 타입을 도시한 도면.
도 4는 본 발명에 따른 ATM 기반 시스템에서 AAL5/HDLC 변환회로의 구성 블록도.
도 5는 도 4에 있어, PT 정보가 '0'인 경우의 DPRAM 기록 제어부에 의한 데이터 변환 구조를 도시한 도면.
도 6은 도 4에 있어, PT 정보가 '1'인 경우의 DPRAM 기록 제어부에 의한 데이터 변환 구조를 도시한 도면.
도 7은 도 4에 있어, HDLC 프레임 생성부에 의한 데이터 변환 구조를 도시한 도면.
도 8은 본 발명의 다른 실시예에 따른 ATM 기반 시스템에서 AAL5/HDLC 변환회로의 구성 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 기지국 21 : AAL5-HDLC 변환회로
22 : HDLC-AAL5 변환회로 30 : 기지국 제어기
41, 43 : DPRAM 42-1 : DPRAM 기록 제어부
42-2 : DPRAM 판독 제어부 44-1 : HDLC 프레임 생성부
44-2 : HDLC 프레임 이송부 45 : CPU
45-1 : HDLC 제어부
상술한 바와 같은 목적을 해결하기 위한 본 발명의 특징은, 링크를 통해 상호 연동하는 에이티엠 기반 시스템에 있어서, 송신부에서 AAL5 타입의 ATM 셀을HDLC 타입의 프레임 데이터로 변환하여 상대측 시스템으로 전송해 주는 AAL5-HDLC 변환회로와; 수신부에서 HDLC 타입의 프레임 데이터를 AAL5 타입의 ATM 셀로 역변환하여 출력하는 HDLC-AAL5 변환회로를 포함하여 이루어진 에이티엠 기반 시스템에서의 에이에이엘5/에치디엘씨 변환 장치를 제공하는데 있다.
여기서, 상기 AAL5-HDLC 변환회로는, AAL5 계층에서 사용하는 AAL5 타입의 ATM 셀을 일시 저장하는 제1DPRAM과; 상기 제1DPRAM에 저장되어 있는 AAL5 ATM 셀에서 HEC 및/또는 PAD 영역을 제거하고, HEC 및/또는 PAD 영역이 제거된 데이터를 해당되는 길이 정보와 함께 기록하는 DPRAM 기록 제어부와; 상기 DPRAM 기록 제어부에 의해 기록되는 데이터를 일시 저장하는 제2DPRAM과; 상기 제2DPRAM에 저장되어 있는 HEC 및/또는 PAD 영역이 제거된 데이터를 HDLC 프레임 데이터로 변환한 후에 링크를 통해 상대측 시스템으로 전송해 주는 HDLC 프레임 생성부를 포함하는 것을 특징으로 하며, 상기 DPRAM 기록 제어부는, AAL5 ATM 셀의 PT 정보가 '0'인 경우 상기 AAL5 ATM 셀의 헤더에서 HEC 영역을 제거하고, AAL5 ATM 셀의 PT 정보가 '1'인 경우 상기 AAL5 ATM 셀에서 HEC 영역 및 PAD 영역을 제거하는 것을 특징으로 한다.
그리고, 상기 HDLC-AAL5 변환회로는, 상대측 시스템으로부터 링크를 통해 수신된 HDLC 프레임 데이터에서 정보 필드를 추출하여 기록하는 HDLC 프레임 이송부와; 상기 HDLC 프레임 이송부에 의해 기록되는 정보 필드를 일시 저장하는 제2DPRAM과; 상기 제2DPRAM에 저장되어 있는 정보 필드에 HEC 및/또는 PAD 영역을 추가하여 AAL5 ATM 셀로 변환한 후에 기록하는 DPRAM 판독 제어부와; 상기 DPRAM판독 제어부에 의해 기록되는 AAL5 ATM 셀을 AAL5 계층에서 사용할 수 있도록 일시 저장하는 제1DPRAM을 포함하는 것을 특징으로 하며, 상기 HDLC 프레임 데이터에서 추출한 정보 필드는, AAL5 ATM 셀에서 HEC 및/또는 PAD 영역이 제거된 후에 해당되는 길이 정보가 추가된 데이터 형태를 갖는 것을 특징으로 한다.
또한, 상기 각각의 변환회로는, 한 개 또는 다수 개의 FPGA로 구현하거나, FPGA와 상용 DPRAM을 혼용하여 구현하거나, FPGA와 HDLC 통신 모듈을 내장한 CPU를 혼용하여 구현하거나, FPGA와 상용 DPRAM 및 HDLC 통신 모듈을 내장한 CPU를 혼용하여 구현하는 것을 특징으로 하되, 상기 HDLC 통신 모듈을 내장한 CPU는 HDLC 프레임 생성 기능과 HDLC 프레임 이송 기능을 수행하는 것을 특징으로 한다.
이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
본 발명은 ATM을 기반으로 하는 통신망 특히, IS-95C 규격 상에서 AAL5 ATM 셀을 이용하는 시스템 간을 연결하는 링크 효율을 대역폭 차원에서 향상시키기 위해 종래의 AAL5/AAL2 변환 방식 대신에 AAL5/HDLC(High-level Data Link Control) 변환 방식을 사용하고자 하는데, 이를 첨부한 도면 도 2에 도시한 바와 같이 기지국(20)과 기지국 제어기(30)가 연동하는 이동통신 시스템인 IS-95C 시스템의 경우를 예로써 상세하게 설명하면 다음과 같다.
먼저, 본 발명에 대한 기본 개념을 설명하면, ATM 통신 계층에서 AAL(ATM Adaptation Layer)은 사용자 데이터를 그 종류(예를 들어, 음성, 비디오 등)에 따라 ATM 셀로 변환시켜 주거나, 또는 그 역변환을 수행하는 계층으로, AAL 타입은 AAL1에서 AAL5까지 존재하며, 각 타입에 따라 첨부한 도면 도 3과 같은 데이터 특성이 존재한다.
여기서, 본 발명에서 제시되는 AAL5 타입의 ATM 셀을 설명하면, 이는 실시간 전송이 필요하지 않은 일반 데이터 패킷을 처리하기 위해 사용되는 것으로, AAL5 타입을 포함한 AAL1, 3/4 타입은 데이터를 ATM 셀로 변환하는 과정에서 한 명의 사용자 데이터에 대해 하나의 ATM 셀 주소 정보인 VPI/VCI(Virtual Path Identifier/Virtual Channel Identifier)를 적용하여 물리 계층인 T1 또는 E1 링크로 전송하는 것이다.
따라서, 사용자 데이터가 ATM 셀에서 사용자 영역 즉, ATM 셀에서 헤더를 제외한 ATM 페이로드 크기인 48 바이트의 정수배가 되지 않는 경우에는 나머지 공간에 의미없는 비트인 패드(Pad)를 삽입하여 사용자 데이터의 길이를 48 바이트의 정수배로 만든 후에 ATM 셀 주소 정보인 VPI/VCI를 포함하는 5 바이트의 헤더를 페이로드 전단에 추가하여 하나의 ATM 셀 단위로 전송하게 된다.
한편, 도 2에 도시한 IS-95C 시스템에서 각각의 기지국(20)과 기지국 제어기(30)는 ATM 셀을 전송하기 위해 물리 계층인 E1 또는 T1 등의 링크로 연결되어 있으며, 이때 각 링크의 전송 대역폭은 고정되어 있다.
이에, 본 발명에서는 각 기지국(20)과 기지국 제어기(30)를 연결하는 전송 대역폭이 고정되어 있는 각 링크의 대역폭을 보다 효율적으로 사용함과 동시에 종래의 분할 및 재결합(SAR) 과정의 복잡함으로 인한 처리지연과 메모리 할당이 복잡해지는 문제점을 해결하고자 AAL5/HDLC 변환 방식을 사용하게 되는데, 이를 위해 각 기지국(20)과 기지국 제어기(30)의 송신부에는 AAL5 타입의 데이터를 HDLC 타입의 데이터로 변환하는 AAL5-HDLC 변환회로(21, 31)를 구현하고, 수신부에는 HDLC 타입의 데이터를 AAL5 타입의 데이터로 역변환하는 HDLC-AAL5 변환회로(22, 32)를 구현하게 된다.
즉, 각 기지국(20)과 기지국 제어기(30)에 구현되는 AAL5/HDLC 변환회로는 첨부한 도면 도 4와 같이, 제1DPRAM(Dual Port Random Access Memory)(41)과, DPRAM 기록 제어부(42-1)와, DPRAM 판독 제어부(42-2)와, 제2DPRAM(43)과, HDLC 프레임 생성부(44-1) 및 HDLC 프레임 이송부(Remover)(44-2)를 구비하여 이루어지는데, 제1경로(Path-1) 즉, 제1DPRAM(41)과, DPRAM 기록 제어부(42-1)와, 제2DPRAM(43) 및 HDLC 프레임 생성부(44-1)를 통해 AAL5-HDLC 변환을 수행하게 되고, 제2경로(Path-2) 즉, HDLC 프레임 이송부(44-2)와, 제2DPRAM(43)과, DPRAM 판독 제어부(42-2) 및 제1DPRAM(41)을 통해 HDLC-AAL5 변환을 수행하게 된다.
이와 같은 구성을 갖는 AAL5/HDLC 변환회로에서 제1경로를 통한 AAL5-HDLC 변환 동작을 설명하면, AAL5 ATM 셀 형태를 갖는 AAL5 타입의 데이터는 AAL5 계층에서 사용하는 제1DPRAM(41)에 저장되었다가 DPRAM 기록 제어부(42-1)에 의해 판독되어 HDLC 프레임 데이터로 변환하기 용이한 형태로 변환된 후에 제2DPRAM(43)에 기록된다.
즉, DPRAM 기록 제어부(42-1)는 제1DPRAM(41)에 저장되어 있는 AAL5 ATM 셀의 헤더 영역에 있는 PT(Payload Type) 정보에 따라 해당 AAL5 ATM 셀에 포함되어있는 패드(PAD) 영역을 제거하고, 품질이 우수한 링크를 사용하는 경우에는 ATM 셀 헤더 내의 HEC(Header Error Control) 영역을 제거하여 HDLC 프레임 데이터로 변환하기 용이한 형태로 변환한 후, 패드와 HEC 영역이 제거된 데이터를 해당되는 길이 정보와 함께 제2DPRAM(43)에 기록하게 된다.
그러면, HDLC 프레임 생성부(44-1)는 제2DPRAM(43)에 기록된 데이터 즉, 패드와 HEC 영역이 제거된 데이터를 HDLC 프레임 데이터로 변환한 후에 E1 또는 T1 링크를 통해 상대측 기지국 또는 기지국 제어기로 전송하게 된다.
반대로, 상술한 AAL5/HDLC 변환회로에서 제2경로를 통한 HDLC-AAL5 변환 동작을 설명하면 다음과 같다.
상대측 기지국 또는 기지국 제어기로부터 E1 또는 T1 링크를 통해 HDLC 프레임 데이터가 수신되면, HDLC 프레임 이송부(44-2)는 수신된 HDLC 프레임 데이터에서 정보 필드만을 추출하여 제2DPRAM(43)에 기록하게 되는데, 이때 HDLC 프레임 데이터에서 추출한 정보 필드는 AAL5-HDLC 변환에 있어 AAL5 ATM 셀에서 패드와 HEC 영역이 제거되고 길이 정보가 추가되어 제2DPRAM(43)에 기록되는 데이터와 동일한 형태를 갖게 된다.
이에, DPRAM 판독 제어부(42-2)는 AAL5-HDLC 변환에 있어 DPRAM 기록 제어부(42-1)와는 반대로 제2DPRAM(43)에 기록되어 있는 데이터 즉, HDLC 프레임 데이터에서 추출한 정보 필드에 패드와 HEC 영역을 포함하는 셀 헤더를 추가하여 53 바이트의 AAL5 ATM 셀로 변환한 후에 제1DPRAM(41)에 기록함으로써, 내부에서 사용되는 AAL5 ATM 셀을 출력하게 된다.
한편, 상술한 AAL5/HDLC 변환 동작에 있어서, DPRAM 기록 제어부(42-1)에 의한 데이터 변환을 첨부한 도면 도 5 및 도 6을 참조하여 보다 상세히 설명하면, 먼저 도 5 및 도 6에서 좌측은 제1DPRAM(41)에 저장되어 있는 AAL5 ATM 셀이고 우측은 DPRAM 기록 제어부(42-1)에 의해 변환되어 제2DPRAM(43)에 저장되는 데이터이며, 여기서, 도 5는 PT 정보가 '0'인 경우로써 해당 DPRAM 기록 제어부(42-1)는 AAL5 ATM 셀 헤더에서 HEC 영역(도면의 좌측에서 빗금친 영역)을 제거한 후에 해당 HEC 영역이 제거된 데이터에 길이 정보(도면의 우측에서 빗금친 영역)를 붙여 제2DPRAM(43)에 기록하게 된다.
그리고, 도 6은 PT 정보가 '1'인 경우로써 해당 DPRAM 기록 제어부(42-1)는 AAL5 ATM 셀 헤더에서 HEC 영역을 제거하고, 또한 해당 AAL5 ATM 셀에서 패드 영역을 제거한 후에 해당 HEC 및 패드 영역(도면의 좌측에서 빗금친 영역)이 제거된 데이터에 길이 정보(도면의 우측에서 빗금친 영역)를 붙여 제2DPRAM(43)에 기록하게 된다.
반대로, AAL5/HDLC 변환 동작에 있어서, DPRAM 판독 제어부(42-2)에 의한 데이터 변환은 상술한 DPRAM 기록 제어부(42-1)에 의한 데이터 변환의 역과정을 수행하는 것이므로 그 설명을 생략하기로 한다.
또한, 상술한 AAL5/HDLC 변환 동작에 있어서, HDLC 프레임 생성부(44-1)에 의한 데이터 변환을 첨부한 도면 도 7을 참조하여 보다 상세히 설명하면, 도 7에서 좌측은 DPRAM 기록 제어부(42-1)에 의해 HDLC 프레임 데이터로의 변환이 용이하도록 변환되어 제2DPRAM(43)에 저장되어 있는 데이터이고 우측은 HDLC 프레임생성부(44-1)에 의해 변환된 HDLC 프레임 데이터로서, HDLC 프레임 생성부(44-1)는 제2DPRAM(43)에 기록되어 있는 패드 영역(또는 패드 및 HEC 영역)이 제거된 데이터를 HDLC 프레임 데이터의 정보 필드로 하고, 해당 정보 필드 이외에 오프닝 플래그(Opening Flag)와, 어드레스(Address) 필드와, 제어(Control) 필드와, CRC(Cyclic Redundancy Check) 필드 및 클로징 플래그(Closing Flag)를 추가하여 HDLC 프레임 데이터로 변환한 후에 E1 또는 T1 링크를 통해 상대측 기지국 또는 기지국 제어기로 전송하게 된다.
반대로, AAL5/HDLC 변환 동작에 있어서, HDLC 프레임 이송부(44-2)에 의한 데이터 변환은 상술한 HDLC 프레임 생성부(44-1)에 의한 데이터 변환의 역과정을 수행하는 것이므로 그 설명을 생략하기로 한다.
한편으로, 본 발명에 따른 IS-95C 시스템에서 각 기지국(20)과 기지국 제어기(30)에 구현되는 AAL5/HDLC 변환회로의 구현 구조는 상용화된 DPRAM의 사용 여부와 HDLC 통신 모듈을 내장한 CPU(예를 들어, 모토롤라사의 MPC850,860,8260 등)의 사용 여부에 따라 달라질 수 있는데, 즉 상술한 도 4와 같이 DPRAM을 포함한 모든 구성 블록들을 한 개 또는 다수 개의 FPGA(Field Programmable Gate Array)로 구현하거나, DPRAM은 상용 제품을 사용하여 구현할 수도 있다.
또한, AAL5/HDLC 변환회로의 또 다른 구현 방법으로는 첨부한 도면 도 8과 같이, HDLC 통신 모듈인 HDLC 제어부(45-1)를 내장한 CPU(45)를 사용하여 구현할 수 있는데, 이 경우 CPU(45)는 상술한 HDLC 프레임 생성부(44-1)와 HDLC 프레임 이송부(44-2)의 기능을 수행하게 되며, 신뢰도와 제품의 시장 진입 시간을 단축할 수있지만, 이는 HDLC 변환을 위한 전용 프로세서가 아니기 때문에 모든 블록을 FPGA로 구현하는 것에 비해 동작 속도가 느리고, 시스템의 제조 단가가 상승할 수 있다.
나아가, 본 발명에 따른 실시예는 상술한 것으로 한정되지 않고, 본 발명과 관련하여 통상의 지식을 가진자에게 자명한 범위내에서 여러 가지의 대안, 수정 및 변경하여 실시할 수 있다.
이상과 같이, 본 발명은 ATM을 기반으로 하는 시스템 간을 연결하는 링크에 대해 AAL5/HDLC 변환을 수행하여 HDLC 프레임 데이터 형태로 데이터를 송수신하게 함으로써, 해당 링크의 대역폭을 보다 효율적으로 사용할 수 있게 됨과 동시에 AAL SAR 계층을 사용하지 않아 처리지연이나 메모리 할당의 복잡함을 제거할 수 있게 되고, 나아가 시스템 제조 비용을 절감할 수 있게 된다.
Claims (7)
- 링크를 통해 상호 연동하는 에이티엠 기반 시스템에 있어서,송신부에서 AAL5 타입의 ATM 셀을 HDLC 타입의 프레임 데이터로 변환하여 상대측 시스템으로 전송해 주는 AAL5-HDLC 변환회로와;수신부에서 HDLC 타입의 프레임 데이터를 AAL5 타입의 ATM 셀로 역변환하여 출력하는 HDLC-AAL5 변환회로를 포함하여 이루어진 것을 특징으로 하는 에이티엠 기반 시스템에서의 에이에이엘5/에치디엘씨 변환 장치.
- 제 1항에 있어서,상기 AAL5-HDLC 변환회로는, AAL5 계층에서 사용하는 AAL5 타입의 ATM 셀을 일시 저장하는 제1DPRAM과;상기 제1DPRAM에 저장되어 있는 AAL5 ATM 셀에서 HEC 및/또는 PAD 영역을 제거하고, HEC 및/또는 PAD 영역이 제거된 데이터를 해당되는 길이 정보와 함께 기록하는 DPRAM 기록 제어부와;상기 DPRAM 기록 제어부에 의해 기록되는 데이터를 일시 저장하는 제2DPRAM과;상기 제2DPRAM에 저장되어 있는 HEC 및/또는 PAD 영역이 제거된 데이터를 HDLC 프레임 데이터로 변환한 후에 링크를 통해 상대측 시스템으로 전송해 주는HDLC 프레임 생성부를 포함하는 것을 특징으로 하는 에이티엠 기반 시스템에서의 에이에이엘5/에치디엘씨 변환 장치.
- 제 2항에 있어서,상기 DPRAM 기록 제어부는, AAL5 ATM 셀의 PT 정보가 '0'인 경우 상기 AAL5 ATM 셀의 헤더에서 HEC 영역을 제거하고, AAL5 ATM 셀의 PT 정보가 '1'인 경우 상기 AAL5 ATM 셀에서 HEC 영역 및 PAD 영역을 제거하는 것을 특징으로 하는 에이티엠 기반 시스템에서의 에이에이엘5/에치디엘씨 변환 장치.
- 제 1항에 있어서,상기 HDLC-AAL5 변환회로는, 상대측 시스템으로부터 링크를 통해 수신된 HDLC 프레임 데이터에서 정보 필드를 추출하여 기록하는 HDLC 프레임 이송부와;상기 HDLC 프레임 이송부에 의해 기록되는 정보 필드를 일시 저장하는 제2DPRAM과;상기 제2DPRAM에 저장되어 있는 정보 필드에 HEC 및/또는 PAD 영역을 추가하여 AAL5 ATM 셀로 변환한 후에 기록하는 DPRAM 판독 제어부와;상기 DPRAM 판독 제어부에 의해 기록되는 AAL5 ATM 셀을 AAL5 계층에서 사용할 수 있도록 일시 저장하는 제1DPRAM을 포함하는 것을 특징으로 하는 에이티엠 기반 시스템에서의 에이에이엘5/에치디엘씨 변환 장치.
- 제 4항에 있어서,상기 HDLC 프레임 데이터에서 추출한 정보 필드는, AAL5 ATM 셀에서 HEC 및/또는 PAD 영역이 제거된 후에 해당되는 길이 정보가 추가된 데이터 형태를 갖는 것을 특징으로 하는 에이티엠 기반 시스템에서의 에이에이엘5/에치디엘씨 변환 장치.
- 제 1항 또는 2항 또는 4항에 있어서,상기 각각의 변환회로는, 한 개 또는 다수 개의 FPGA로 구현하거나, FPGA와 상용 DPRAM을 혼용하여 구현하거나, FPGA와 HDLC 통신 모듈을 내장한 CPU를 혼용하여 구현하거나, FPGA와 상용 DPRAM 및 HDLC 통신 모듈을 내장한 CPU를 혼용하여 구현하는 것을 특징으로 하는 에이티엠 기반 시스템에서의 에이에이엘5/에치디엘씨 변환 장치.
- 제 6항에 있어서,상기 HDLC 통신 모듈을 내장한 CPU는, HDLC 프레임 생성 기능과 HDLC 프레임 이송 기능을 수행하는 것을 특징으로 하는 에이티엠 기반 시스템에서의에이에이엘5/에치디엘씨 변환 장치.
Priority Applications (1)
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|---|---|---|---|
| KR1020010055601A KR20030022489A (ko) | 2001-09-10 | 2001-09-10 | 에이티엠 기반 시스템에서의 에이에이엘5/에치디엘씨 변환장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020010055601A KR20030022489A (ko) | 2001-09-10 | 2001-09-10 | 에이티엠 기반 시스템에서의 에이에이엘5/에치디엘씨 변환장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030022489A true KR20030022489A (ko) | 2003-03-17 |
Family
ID=27723332
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| KR1020010055601A KR20030022489A (ko) | 2001-09-10 | 2001-09-10 | 에이티엠 기반 시스템에서의 에이에이엘5/에치디엘씨 변환장치 |
Country Status (1)
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|---|---|
| KR (1) | KR20030022489A (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04291853A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | セル廃棄制御方式 |
| JPH05191473A (ja) * | 1992-01-08 | 1993-07-30 | Fujitsu Ltd | Ｒａｍを用いたセル分解装置 |
| KR19980045411A (ko) * | 1996-12-10 | 1998-09-15 | 양승택 | Atm 교환기에서 채널별로 처리하는 프레임 릴레이 망/서비스 연동장치 |
| JPH10336200A (ja) * | 1997-06-02 | 1998-12-18 | Hitachi Ltd | フレームとａｔｍセルとの相互変換方法及びａｔｍ交換機 |
| KR20010048184A (ko) * | 1999-11-25 | 2001-06-15 | 박종섭 | 프로세서간 통신 프로토콜과 비동기 전송 모드 프로토콜간 변환 방법 |
-
2001
- 2001-09-10 KR KR1020010055601A patent/KR20030022489A/ko not_active Application Discontinuation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04291853A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | セル廃棄制御方式 |
| JPH05191473A (ja) * | 1992-01-08 | 1993-07-30 | Fujitsu Ltd | Ｒａｍを用いたセル分解装置 |
| KR19980045411A (ko) * | 1996-12-10 | 1998-09-15 | 양승택 | Atm 교환기에서 채널별로 처리하는 프레임 릴레이 망/서비스 연동장치 |
| JPH10336200A (ja) * | 1997-06-02 | 1998-12-18 | Hitachi Ltd | フレームとａｔｍセルとの相互変換方法及びａｔｍ交換機 |
| KR20010048184A (ko) * | 1999-11-25 | 2001-06-15 | 박종섭 | 프로세서간 통신 프로토콜과 비동기 전송 모드 프로토콜간 변환 방법 |
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