KR0166198B1 - Atm-mss의 셀 분할 장치 - Google Patents

Atm-mss의 셀 분할 장치 Download PDF

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KR0166198B1 KR1019950052873A KR19950052873A KR0166198B1 KR 0166198 B1 KR0166198 B1 KR 0166198B1 KR 1019950052873 A KR1019950052873 A KR 1019950052873A KR 19950052873 A KR19950052873 A KR 19950052873A KR 0166198 B1 KR0166198 B1 KR 0166198B1
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Abstract

본 발명은 ATM-MSS의 셀분할 장치에 관한 것으로, 본 발명의 장치는 패킷 정보를 입력받아 CPU에 보고하고, CPU에 의해 패킷 정보를 제 1 메모리(10)에 저장하도록 제어신호, 어드레스신호를 생성하는 제 1 인터페이스부(20); CPU에 의해 헤더, 시작번지, 바이트개수, 분할 진행 정보를 제 2 메모리(30)에 저장 혹은 읽어오도록 제어신호, 어드레스신호를 생성하는 제 2 인터페이스부(40); 상기 제 2 메모리(30)로부터 읽어온 정보에 의해 상기 제 1 메모리(10)로부터 패킷정보를 읽어들여 53 바이트의 셀을 형성하여 전송부(60)로 출력하는 셀분할 프로세서(50); 상기 셀분할 프로세서(50)가 제 1, 2 메모리(10, 30)를 억세스하도록 제어하고, 상기 셀분할 프로세서(50)와 CPU가 동시에 상기 제 1, 2 메모리(10, 30)를 억세스하고자 할 때 중재역할을 하는 제 1, 2 중재부(70, 80)로 구성되어 있어, HSN의 노드 관리 모듈이 EMS로부터 패킷 정보를 입력받아 ATM-MSS 내에서 처리할 수 있는 ATM 셀 단위로 분할할 수 있다는 데 그 효과가 있다.

Description

ATM-Mss의 셀 분할 장치
제1도는 ATM-MSS의 전체 개략도.
제2도는 ATM-MSS의 세부 구성도.
제3도는 본 발명에 따른 ATM-MSS의 셀 분할 장치의 블록도.
제4도는 ATM 셀의 구조를 도시한 포맷도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 제 1 메모리 20 : 제 1 인터페이스부
30 : 제 2 메모리 40 : 제 2 인터페이스부
50 : 셀 분할 프로세서 60 : 전송부
70 : 제 1 중재부 80 : 제 2 중재부
본 발명은 ATM-MSS내 HSN의 노드 관리 모듈에 관한 것으로, 특히 EMS로부터 입력된 패킷 정보를 자체 처리 또를 ATM-MSS 내의 타모들로 전송하기 위해 ATM 셀 단위로 분할하는 ATM-MSS의 셀 분할 장치에 관한 것이다.
정보화 사회의 급격한 발전으로 사용자의 통신 서비스 요구가 급증하여 차세대 통신망으로 B-ISDN 이 출현하는 바, B-ISDN에서는 협대역 뿐만 아니라 광대역의 다양한 서비스들을 대역 및 속도에 관계없이 모두 수용할 수 있도록 비동기 전달 모드인 ATM 방식을 기본 전달 수단으로 하고 있으며, 이러한 ATM 망을 구축하는데는 막대한 투자와 시간이 소요되므로 현재의 사용자 요구를 만족하면서 B-ISDN으로 용이하게 발전될 수 있는 MAN을 통해 광대역 정보 통신의 응용 영역을 넓혀가고 있다.
여기서 ATM( Asynchronous Transfer Mode : 비동기 전송 모드 )이란 전송하려는 정보를 셀(Cell)이라고 불리는 고정 길이가 짧은 패킷 단위로 분할하여 비동기로 고속 전송하는 방식을 말하며, MAN(Metropolitan Area Network : 지역 정보 통신망)이란 도시내 혹은 도시간에 구축되는 네트워크 시스템으로, 직경 50km 정도의 지역에서 수만명이 이용할 수 있으며 문자 뿐만 아니라 음성, 영상 등도 다루는 멀티 미디어 시스템으로 구상되고 있다.
이에 따라 향후 본격적으로 구축될 B-ISDN과의 정합성을 최대한 보존하기 위해서 ATM 기술을 채택한 ATM-MAN이 개발되고 있다.
일반적으로, ATM-MSS(ATM-MSS Swiching System)란 ATM 방식을 채용한 MAN 스위칭 시스템을 말한다.
제1도는 ATM-MSS의 전체 구성도로서, 제1도에 도시된 바와 같이 ATM-MSS는 원격 교환 노드(Remote Switcing Node : 이하 RSN이라 칭한다)와 허브 교환 노드(Hub Switcing Node : 이하 HSN이라 칭한다) 및 요소 관리 시스템(Element Management System : 이하 EMS라 칭한다)으로 이루어져 있다.
HSN과 RSN의 연결은 HSN과 RSN이 각각 점대점으로 연결되어 있는 스타 토폴로지 방식(가)과, 서로 다른 전송 방향을 갖는 듀얼 링으로 연결된 링 토폴로지 방식(나)이 있는데, 스타 토폴로지 방식(가)은 링크의 에러 발생시 즉시 복구될 수 있도록 링크를 이중화했으며, 링 토폴로지 방식(나)은 각각의 노드들이 이중 링크를 공유함으로써 한쪽 방향의 링크로부터 셀을 수신한 노드는 셀의 주소를 확인하여 자신에게 전달되는 셀이면 수신하고 다른 노드에 전달되는 셀이면 다음 노드로 통과한다.
여기서 RSN은 가입자로부터 입력되는 트래픽(Traffic)을 모아 HSN으로 전송하거나 HSN에서 입력되는 트래픽을 가입자로 전송하는 기능, 동일 RSN에 연결된 가입자간의 ATM 셀 교환 기능, 회선 에뮬레이션 및 프레임 릴레이 서비스 수용시 가입자 정보를 ATM 셀화 하거나 ATM 셀을 회선의 프레임 형식 또는 프레임 릴레이 프레임 형식으로 변환하는 기능을 제공한다. 또한 가입자로부터 입력되는 트래픽을 다중화 및 집중화하고, 가입자로 전달될 트래픽을 역다중화하는 기능을 수행한다.
또한 상기 HSN은 RSN간의 ATM 셀 교환 기능 및 다중화 역다중화, 트래픽 집중화, 타 ATM 또는 ATM-MSS 교환기와 셀 교환 기능을 담당하고, EMS와의 접속 기능, 운용자 정합 기능 및 가입자 연결 시험 기능이 수행된다.
그리고 상기 EMS는 ATM-MSS의 운용 및 유지 보수를 담당하는 AYM-MSS의 중앙 컴퓨터라 할 수 있다.
가입자 접속 링크는 DS3급, DS1E급을 이용하며, 기존의 비동기식 디지털 망에서 사용되는 프레임 형식에 ATM 셀을 매핑한 프레임 형태를 이용하여 정보를 교환한다.
제2도는 HSN과 RSN, 교환기, 가입자와의 연관 관계를 도시한 ATM-MSS의 세부 구성도로서, 제2도에 도시된 바와 같이 상기 ATM-MSS는, RSN 혹은 HSN내 각 보드들의 관리를 맡는 노드 관리 모듈(1)과 가입자와 ATM-MSS를 연결하는 가입자 정합 모듈(2), RSN과 HSN을 연결하는 노드 정합 모듈(3), 타교환기와 ATM-MSS를 연결하는 교환기 정합 모듈(4) 및 모듈간의 셀 교환을 위한 셀 스위칭 모듈(5)로 구성되어 있다.
여기서 EMS는 ATM-MSS의 운용 및 유지 보수 담당을 위해 HSN의 노드 관리 모듈(1-2)로 명령을 하달하면, HSN의 노드 관리 모듈(1-2)은 상기 명령을 받아 해당 RSN의 노드 관리 모듈(1-1)로 전달한다.
이때, EMS에서 하달되는 명령은 패킷 단위의 정보로서, HSN의 노드 관리 모듈에서 자체 처리하거나 또는 ATM-MSS 내의 타모듈로 상기 정보를 전달하기 위해서 상기 정보를 ATM 셀 단위로 분할할 필요가 있다.
이에 따라 본 발명은 상기와 같은 목적을 달성하기 위하여, EMS로부터 패킷 단위의 정보를 입력받아 헤더를 생성하고 ATM 셀 단위로 분할하는 ATM-MSS의 셀 분할 장치를 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 ATM-MSS 셀 분할장치는, 패킷 정보를 저장하기 위한 제 1 메모리와 ; 패킷 정보를 입력받으면 이를 CPU에 보고하고, CPU의 제어에 의해 상기 패킷 정보를 상기 제 1 메모리에 저장할 수 있도록 제어 신호 및 어드레스 신호를 생성하는 제 1 인터페이스부 ; 상기 CPU에 보고된 패킷 정보를 바탕으로 생성된 헤더 및 패킷 정보가 저장되어 있는 상기 제 1 메모리의 시작 번지 정보, 분할될 바이트의 개수 정보, 분할 진행에 관한 정보를 저장하기 위한 제 2 메모리 ; CPU의 제어에 의해 상기 헤더 및 시작 번지, 바이트 개수, 분할 진행 정보를 상기 제 2 메모리에 저장 혹은 읽어올 수 있도록 제어 신호 및 어드레스 신호를 생성하는 제 2 인터페이스부 ; 상기 제 2 메모리로부터 읽어온 시작 번지 및 바이트 개수 정보에 의해 상기 제 1 메모리로부터 패킷 정보를 읽어들여 48 바이트 단위로 분할되는 동시에 상기 제 2 메모리로부터 읽어온 5 바이트이 해당 헤더를 상기 분할된 48 바이트 앞에 붙여 53 바이트이 ATM 셀을 형성하고, 분할 진행 정보를 상기 제 2 메로리에 저장시킴으로써 CPU가 셀 분할 상황을 파악할 수 있도록 하는 셀 분할 프로세서 ; 상기 셀 분할 프로세서로부터 53 바이트 단위의 ATM 셀을 입력받아 헤더를 분석하여 목적지로 전송하는 전송부 ; 상기 셀 분할 프로레서가 상기 제 1 메모리로부터 패킷 정보를 읽어올 수 있도록 제어 신호를 출력하고, 상기 셀 분할 프로세서와 CPU가 동시에 상기 제 1 메모리의 억세스 요구를 하면 신호 충돌을 방지하기 위해 중재 신호를 출력하는 제 1 중재부 ; 및 상기 셀 분할 프로세서가 상기 제 2 메모리로부터 헤더 및 시작번지, 바이트 개수 정보를 읽어올 수 있도록 제어 신호를 출력하는 동시에 상기 제 2 메모리로 분할된 셀의 개수 정보를 저장할 수 있도록 제어신호를 출력하고, 상기 셀 분할 프로세서와 CPU가동시에 상기 제 2 메모리의 억세스 요구를 하면 신호 충돌을 방지하기 위해 중재 신호를 출력하는 제 2 중재부로 구성되어 있는 것을 특징으로 한다.
본 발명에 따르면 셀 분할 장치는, EMS로부터 패킷 단위의 정보를 입력받아 48 바이트의 유료 부하로 분할하고 그 앞에 5 바이트의 헤더를 덧붙여 53 바이트의 ATM 셀을 형성하여 타모듈로 전송할 수 있다.
이하 첨부된 도면을 참조하여 본 발명에 대하여 상세히 설명하기로 한다.
제3도는 본 발명에 따른 ATM-MSS의 셀 분할 장치에 대한 블록도로서, 본 발명의 장치는 패킷 정보를 저장하기 위한 제 1 메모리(10)와 ; 패킷 정보를 입력받으면 이를 CPU에 보고하고, CPU의 제어에 의해 상기 패킷 정보를 상기 제 1 메모리(10)에 저장할 수 있도록 제어 신호 및 어드레스 신호를 생성하는 제 1 인터페이스부(20) ; 상기 CPU에 보고된 패킷 정보를 바탕으로 생성된 헤더 및 패킷 정보가 저장되어 있는 상기 제 1 메모리(10)의 시작 번지 정보, 분할될 바이트의 개수 정보, 분할 진행에 관한 정보를 저장하기 위한 제 2 메모리(30) ; CPU의 제저에 의해 상기 헤더 및 시작 번지, 바이트 개수, 분할 진행 정보를 상기 제 2 메모리(30)에 저장 혹은 읽어올 수 있도록 제어 신호 및 어드레스 신호를 생성하는 제 2 인터페이스부(40) ; 상기 제 2 메모리(30)로부터 읽어온 시작 번지 및 바이트 개수 정보에 의해 상기 제 1 메모리(10)로부터 패킷 정보를 읽어들여 48 바이트 단위로 분할하는 동시에 상기 제 2 메모리(30)로부터 읽어온 5바이트의 해당 헤더를 상기 분할된 48 바이트 앞에 붙여 형성된 53 바이트의 ATM 셀을 형성하고, 분할 진행 정보를 상기 제 2 메모리(30)에 저장시킴으로써 CPU가 셀 분할 상황을 파악할 수 있도록 하는 셀 분할 프로세서(50) ; 상기 셀 분할 프로세서(50)로부터 53 바이트 단위의 ATM 셀을 입력받아 헤더를 분석하여 목적지로 전송하는 전송부(60) ; 상기 셀 분할 프로세서(50)가 상기 제 1 메모리(10)로부터 패킷 정보를 읽어올 수 있도록 제어 신호를 출력하고, 상기 셀 분할 프로세서(50)와 CPU가 동시에 상기 제 1 메모리(10)의 억세스 요구를 하면 신호 충돌을 방지하기 위해 중재 신호를 출력하는 제 1 중재부(70) ; 및 상기 셀 분할 프로세서(50)가 상기 제 2 메모리(30)로부터 헤더 및 시작 번지, 바이트 개수 정보를 읽어올 수 있도록 제어 신호를 출력하는 동시에 상기 제 2 메모리(30)로 분할된 셀의 개수 정보를 저정할 수 있도록 제어신호를 출력하고, 상기 셀 분할 프로세서(10)와 CPU가 동시에 상기 제 2 메모리(30)의 억세스 요구를 하면 신호 충돌을 방지하기 위해 중재 신호를 출력하는 제 2 중재부(80)로 구성되어 있다.
이어서, 상기와 같이 구성된 본 발명의 동작 및 효과를 자세히 설명하기로 한다.
제4도는 ATM-MSS의 모듈간 데이터 흐름의 형태 즉, ATM 셀의 구조를 도시한 포맷도이다.
제4도에 도시된 바와 같이 1 셀의 구성은, 5 바이트의 헤더를 포함하는 53 바이트의 ATM 셀과 셀 스위칭부에서 스위칭에 요구되는 소정의 6 바이트 내외의 오버헤더(태그)로 구성될 수 있다.
여기서 53 바이트의 ATM 셀은 5 바이트의 헤더(Header)와 48 바이트의 유료 부하(Playload)로 구분되는데, 5 바이트의 헤더 구조는, 제 1 바이트가 4 비트의 일반 흐름 제어(GFC : Generic Flow Controler)와 4 비트의 가상 경로 식별자(VPI : Virtual Path Identifier)로 이루어지고, 제 2 바이트가 4 비트의 가상 경로 식별자(VPI)와 4 비트의 가상 채널 식별자(VCI : Virtual Channel Identifier) 로 이루어지며, 제 3 바이트가 8 비트의 가상 채널 식별자(VCI)로 이루어지고, 제 4 바이트가 4 비트의 가상 채널 식별자(VCI)와 3 비트의 유효 부하 형태 식별자(PTI : Payload Type Identifier)와 1 비트의 셀 포기 순위(CLP : Cell Loss Priority)로 이루어지며, 제 5 바이트가 8 바이트 헤더 오류 제어(HEC : Header Error Control)로 이루어진다.
제3도에 도시된 바와 같이 EMS가 HSN 또는 여러 RSN을 관리하기 위해 명령을 발생하여 HSN의 노드 관리 모듈에 전달하면, 일단 상기 노드 관리 모듈의 제 1 인터페이스부(20)에서 상기 패킷 정보를 수신한다.
제 1 인터페이스부(20)는 상기 입력된 패킷 정보를 노드 관리 모듈내의 CPU에 보고하고, 이에 따라 CPU의 제어에 의해 상기 패킷 정보를 제 1 메모리(10)에 저장하기 위해 제 1 인터페이스부(20)는 제어 신호 및 어드레스 신호를 생성한다.
따라서 상기 제 1 인터페이스부(20)에서 생성된 제어 신호 및 어드레스 신호에 의해 제 1 인터페이스부(20)에 입력된 패킷 정보가 제 1 메모리(10)에 저장된다.
한편, 상기 제 1 인터페이스부(20)로부터 패킷 단위의 EMS 정보를 보고 받은 CPU는, 상기 패킷 정보의 헤더를 생성하고, 상기 패킷 정보가 저장되어 있는 제 1 메모리(10)의 시작 번지를 판단하고, 입력된 패킷 정보의 바이트 개수를 계수한다.
상기 헤더와 시작 번지 정보, 바이트 개수 정보를 제 2 메모리(30)에 저장하기 위해 CPU가 메모리 억세스 요구를 하게 되면, 제 2 인터페이스부(40)는 제어 신호 및 어드레스 신호를 생성하여 상기 정보를 제 2 메모리(30)에 저장하게 된다.
이에 따라 상기 셀 분할 프로세서(50)는 상기 제 2 메모리(30)로부터 제 1 메모리(10)에 저장되어 있는 패킷 정보의 시작 번지와 바이트 개수 정보를 읽어옴으로써 상기 제 1 메모리(10)로부터 패킷 정보를 억세스할 수 있다.
이렇게 제 1 메모리(10)로부터 억세스한 정보를 48 바이트 단위로 분할하고, 상기 제 2 메모리(20)로부터 읽어들인 5 바이트의 헤더를 상기 분할된 48 바이트(유료 부하) 앞에 덧붙여 53 바이트의 ATM 셀을 형성하여 전송한다.
상기 제 1 메모리(10) 억세스 과정은 시작 번지 정보와 바이트 개수 정보에 의해 진행되는데 즉, 제 1 메모리(10)에 저장되어 있는 바이트의 수를 카운트하여 상기 제 2 메모리(30)를 통해 셀 분할 프로세서(50)에 제공함으로써, 상기 셀 분할 프로세서(50)는 상기 시작 번지 정보를 기준으로 마지막 바이트의 정보가 저장되어 있는 어드레스까지 계산할 수 있다.
한편 상기 셀 분할 프로세서(50)는 분할한 셀의 개수를 상기 제 2 메모리(30)에 저장함으로써 CPU가 언제든지 셀 분할 상황을 확인할 수 있도록 한다.
상기 셀 분할 프로세서(50)로부터 53 바이트의 ATM 셀 단위로 분할된 정보를 입력받은 전송부(60)는 ATM 셀을 전송하기 위한 각종 제어 신호를 출력하여 전송 목적지가 ATM 셀을 받을 준비가 될 때까지 ATM 셀을 가지고 있으면서 ATM 셀을 제어할 수 있다.
이때 제 1 중재부(70)는 상기 셀 분할 프로세서(50)가 상기 제 1 메모리(10)로 패킷 정보를 읽어갈 수 있도록 상기 제 1 메모리(10)에 메모리 실렉터 신호 및 메모리 리드, 라이트 신호 등 제어 신호를 출력한다.
또한 셀 분할 프로세서(50)로부터 제 1 메모리(10)의 억세스 요구가 들어왔을 경우, CPU가 상기 제 1 메모리(10)를 억세스하고 있지 않으면 제 1 중재부(70)에서 버스에 대한 승인을 내주며, CPU가 제 1 메모리(10)을 억세스하고 있으면 셀 분할 프로세서(50)에게 대기(Waite)상태를 줌으로써 CPU의 제 1 메모리(10)억세스 과정이 종료된 후에 셀 분할 프로세서(50)가 제 1 메모리(10)을 억세스 할 수 있도록 승인한다.
마찬가지로 상기 제 1 중재부(70)는 CPU가 상기 제 1 인터페이스부(20)를 통해 상기 제 1 메모리(10)의 억세스를 요구하면 상기 셀 분할 프로세서(50)가 제 1 메모리(10)을 억세스하고 있나를 살펴본 후 억세스 중이 아닐 때만 CPU가 제 1 메모리(10)을 억세스하도록 상호 중재함으로써 신호의 충돌을 방지한다.
상기 제 2 중재부(80) 역시 제 1 중재부(10)와 마찬가지로, 상기 셀 분할 프로세서(50)가 상기 제 2 메모리(30)로부터 정보를 억세스할 수 있도록 상기 제 2 메모리(30)에 메모리 실렉터 신호 및 메모리 리드, 라이트 신호 등 제어 신호를 출력한다.
또한 셀 분할 프로세서(50)로부터 제 2 메모리(30)의 억세스 요구가 들어 왔을 경우, CPU가 제 2 메모리(30)을 억세스하고 있지 않으면 제 2 중재부(80)에서 버스에 대한 승인을 주며, CPU가 제 2 메모리(30)을 억세스하고 있으면 셀 분할 프로세서(50)에게 대기 상태를 줌으로써 CPU의 제 2 메모리(30) 억세스 과정을 완료시킨 후 셀 분할 프로세서(50)가 제 2 메모리(30)을 억세스할 수 있도록 승인한다. 마찬가지로 CPU가 상기 제 2 메모리(30)의 억세스를 요구하면, 상기 셀 분할 프로세서(50)가 제 2 메모리(30)을 억세스하고 있나를 살펴본 후 억세스 중이 아닐 때만 CPU가 제 2 메모리(30)를 억세스하도록 상호 중재함으로써 신호 충돌을 방지한다.
이상에서 설명한 바와 같이 본 발명은, ATM-MSS 내 HSN의 노드 관리 모듈이 EMS로부터 패킷 정보를 입력받아 48 바이트 단위로 분할하고 그 앞에 5 바이트의 헤더를 덧붙여 53 바이트의 ATM 셀을 형성함으로써 외부로부터 입력된 정보를 ATM-MSS 내에서 처리할 수 있는 데이타 포맷으로 재구성할 수 있다는 데 그 효과가 있다.

Claims (1)

  1. 패킷 정보를 저장하기 위한 제 1 메모리(10)와; 패킷 정보를 입력받으면 이를 CPU에 보고하고, CPU의 제어에 의해 상기 패킷 정보를 상기 제 1 메모리(10)에 저장할 수 있도록 제어 신호 및 어드레스 신호를 생성하는 제 1 인터페이스부(20); 상기 CPU에 보고된 패킷 정보를 바탕으로 생성된 헤더 및 패킷 정보가 저장되어 있는 상기 제 1 메모리(10)의 시작 번지, 분할될 바이트의 개수, 분할 진행에 관한 정보를 저장하기 위한 제 2 메모리(30); CPU의 제어에 의해 상기 헤더 및 시작 번지, 바이트 개수, 분할 진행 정보를 상기 제 2 메모리(30)에 저장 혹은 읽어올 수 있도록 제어 신호 및 어드레스 신호를 생성하는 제 2 인터페이스부(40); 상기 제 2 메모리(30)로부터 읽어온 시작 번지 및 바이트 개수 정보에 의해 상기 제 1 메모리(10)로부터 패킷 정보를 읽어들여 48 바이트 단위로 분할하는 동시에 상기 제 2 메모리(30)로부터 읽어온 5 바이트의 해당 헤더를 상기 분할된 48 바이트 앞에 붙여 53 바이트의 ATM 셀을 형성하고, 분할 진행 정보를 상기 제 2 메로리(30)에 저장시킴으로써 CPU가 셀 분할 상황을 파악할 수 있도록 하는 셀 분할 프로세서(50); 상기 셀 분할 프로세서(50)로부터 53 바이트 단위의 ATM 셀을 입력받아 헤더를 분석하여 목적지로 전송하는 전송부(60); 상기 셀 분할 프로세서(50)가 상기 제 1 메모리(10)로부터 패킷 정보를 읽어올 수 있도록 제어 신호를 출력하고, 상기 셀 분할 프로세서(50)와 CPU가 동시에 상기 제 1 메모리(10)의 억세스 요구를 하면 신호 충돌을 방지하기 위해 중재 신호를 출력하는 제 1 중재부(70); 및 상기 셀 분할 프로세서(50)가 상기 제 2 메모리(30)로부터 헤더 및 시작번지, 바이트 개수 정보를 읽어올 수 있도록 제어 신호를 출력하는 동시에 상기 제 2 메모리(30)로 분할된 셀의 개수 정보를 저장할 수 있도록 제어 신호를 출력하고, 상기 셀 분할 프로세서(50)와 CPU가 동시에 상기 제 2 메모리(30)의 억세스 요구를 하면 신호 충돌을 방지하기 위해 중재 신호를 출력하는 제 2 중재부(80)로 구성되어 있는 것을 특징으로 하는 ATM-MSS의 셀 분할 장치.
KR1019950052873A 1995-12-20 1995-12-20 Atm-mss의 셀 분할 장치 KR0166198B1 (ko)

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