JPH05191473A - Ｒａｍを用いたセル分解装置 - Google Patents
Ｒａｍを用いたセル分解装置Info
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- JPH05191473A JPH05191473A JP167692A JP167692A JPH05191473A JP H05191473 A JPH05191473 A JP H05191473A JP 167692 A JP167692 A JP 167692A JP 167692 A JP167692 A JP 167692A JP H05191473 A JPH05191473 A JP H05191473A
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Abstract
(57)【要約】
【目的】 ＡＴＭ回線から受信したセルを分解して受信
装置に読み込むセル分解装置に関し、ＲＡＭを使用する
ことにより、コストを低価格におさえ、実装面での効果
を上げる事を目的とする。 【構成】 セル分解装置において、回線から受信したセ
ルデータを格納するＲＡＭ１０１と、回線から受信した
セルデータをＲＡＭ１０１に書込む書込み手段１０２
と、セルデータをＲＡＭ１０１から読出す読出し手段１
０３と、セルの組立て情報を読出した後、有効データを
読出すよう読出し手段１０３を制御する読出し制御手段
１０４と、有効データをＨＤＬＣフレームに変換する変
換手段１０５と、を備えて構成する。
装置に読み込むセル分解装置に関し、ＲＡＭを使用する
ことにより、コストを低価格におさえ、実装面での効果
を上げる事を目的とする。 【構成】 セル分解装置において、回線から受信したセ
ルデータを格納するＲＡＭ１０１と、回線から受信した
セルデータをＲＡＭ１０１に書込む書込み手段１０２
と、セルデータをＲＡＭ１０１から読出す読出し手段１
０３と、セルの組立て情報を読出した後、有効データを
読出すよう読出し手段１０３を制御する読出し制御手段
１０４と、有効データをＨＤＬＣフレームに変換する変
換手段１０５と、を備えて構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ハイレベルデータリン
クコントロール（以下、ＨＤＬＣと略す）手順に基づく
データを、ＡＴＭ（非同期転送モード）方式で伝送する
場合に、ＡＴＭ回線から受信したセルを分解して受信装
置に読み込むセル分解装置に関し、主として、ＡＴＭセ
ルをＨＤＬＣデータフレームに変換する場合に用いられ
る。
クコントロール（以下、ＨＤＬＣと略す）手順に基づく
データを、ＡＴＭ（非同期転送モード）方式で伝送する
場合に、ＡＴＭ回線から受信したセルを分解して受信装
置に読み込むセル分解装置に関し、主として、ＡＴＭセ
ルをＨＤＬＣデータフレームに変換する場合に用いられ
る。
【０００２】
【従来の技術】図６にＨＤＬＣ手順に基づくデータをＡ
ＴＭ方式で伝送する場合の一般的な送受信システムの構
成を示す。この図に示すように、この送受信システムに
おいては、まず、端末Ａ３０１側では、端末Ａ３０１で
入力されたデータを、ＨＤＬＣ手順に基づき、ＨＤＬＣ
データとしてＡＴＭ伝送装置３０２に送り（図中）、
ＡＴＭセルの組立てを行い（図中）、ＡＴＭネットワ
ークに送信する。次に、端末Ｂ３０３側では、ＡＴＭ伝
送装置３０４で受信したセルを分解し（図中）、ＨＤ
ＬＣデータとして端末Ｂ３０３に送る（図中）。
ＴＭ方式で伝送する場合の一般的な送受信システムの構
成を示す。この図に示すように、この送受信システムに
おいては、まず、端末Ａ３０１側では、端末Ａ３０１で
入力されたデータを、ＨＤＬＣ手順に基づき、ＨＤＬＣ
データとしてＡＴＭ伝送装置３０２に送り（図中）、
ＡＴＭセルの組立てを行い（図中）、ＡＴＭネットワ
ークに送信する。次に、端末Ｂ３０３側では、ＡＴＭ伝
送装置３０４で受信したセルを分解し（図中）、ＨＤ
ＬＣデータとして端末Ｂ３０３に送る（図中）。
【０００３】この送受信システムにおいては、 （１）ＨＤＬＣ系のデータは、図７に示す様なＨＤＬＣ
データフォーマットを使用して伝送される。
データフォーマットを使用して伝送される。
【０００４】（２）端末から送出されるＨＤＬＣデータ
の内、図７の斜線で示される有効データ部を図８に示す
様にセルに組立て、回線へ送出する。
の内、図７の斜線で示される有効データ部を図８に示す
様にセルに組立て、回線へ送出する。
【０００５】このとき、ＨＤＬＣデータの情報部は可変
長の為、図９に示すような単一セルに収まる場合と、図
１０に示すような複数セル（先頭セル、中間セル、最終
セル）に分けられる場合が生じる。そのため、セルを組
み立てる際には、セルの組立状態（以下、ＳＴと略称す
る）及びセルの有効情報長（以下、ＬＩと略称する）を
示すビットが付加される。
長の為、図９に示すような単一セルに収まる場合と、図
１０に示すような複数セル（先頭セル、中間セル、最終
セル）に分けられる場合が生じる。そのため、セルを組
み立てる際には、セルの組立状態（以下、ＳＴと略称す
る）及びセルの有効情報長（以下、ＬＩと略称する）を
示すビットが付加される。
【０００６】回線から受信したＡＴＭセルをＨＤＬＣデ
ータフレームに変換する際の、従来のセル分解装置を図
１１により説明する。図１１において、２０１は受信し
たセルの有効データを記憶する有効データ部用ＦＩＦＯ
（ファーストイン・ファーストアウト）メモリ、２０２
は受信したセルの組立状態（ＳＴ）と有効情報長（Ｌ
Ｉ）を記憶するＳＴ，ＬＩ用ＦＩＦＯメモリ、２０３は
ＦＩＦＯメモリ２０１，２０２に記憶されているセルの
数を示す受信セル数カウンタ、２０４は有効データ部用
ＦＩＦＯメモリ２０１からのデータの読出しを制御する
Ｒｅａｄ ＣＯＮＴ部（読取り制御部）、２０５は有効
データをＨＤＬＣデータフレームに変換するＨＤＬＣ処
理部である。
ータフレームに変換する際の、従来のセル分解装置を図
１１により説明する。図１１において、２０１は受信し
たセルの有効データを記憶する有効データ部用ＦＩＦＯ
（ファーストイン・ファーストアウト）メモリ、２０２
は受信したセルの組立状態（ＳＴ）と有効情報長（Ｌ
Ｉ）を記憶するＳＴ，ＬＩ用ＦＩＦＯメモリ、２０３は
ＦＩＦＯメモリ２０１，２０２に記憶されているセルの
数を示す受信セル数カウンタ、２０４は有効データ部用
ＦＩＦＯメモリ２０１からのデータの読出しを制御する
Ｒｅａｄ ＣＯＮＴ部（読取り制御部）、２０５は有効
データをＨＤＬＣデータフレームに変換するＨＤＬＣ処
理部である。
【０００７】一般に、回線側から入力されるＡＴＭセル
データを端末側の速度に合せてＨＤＬＣデータフォーマ
ットに変換する際は、端末側の読み込み速度に対し、Ａ
ＴＭセルの入力される速度はかなり速い速度となる。例
えば、装置の構成にもよるが、端末の読み込み速度２．
４ｋｂｐｓ〜２５６ｋｂｐｓに対し、ＡＴＭセル入力は
数メガｂｐｓである。したがって、ＨＤＬＣデータフォ
ーマットへ変換中に次のセルが入力される場合があり、
このため、従来のセル分解装置には、セルを一旦記憶す
るメモリが必要であり、そのためにＦＩＦＯメモリ２０
１，２０２を用いている。
データを端末側の速度に合せてＨＤＬＣデータフォーマ
ットに変換する際は、端末側の読み込み速度に対し、Ａ
ＴＭセルの入力される速度はかなり速い速度となる。例
えば、装置の構成にもよるが、端末の読み込み速度２．
４ｋｂｐｓ〜２５６ｋｂｐｓに対し、ＡＴＭセル入力は
数メガｂｐｓである。したがって、ＨＤＬＣデータフォ
ーマットへ変換中に次のセルが入力される場合があり、
このため、従来のセル分解装置には、セルを一旦記憶す
るメモリが必要であり、そのためにＦＩＦＯメモリ２０
１，２０２を用いている。
【０００８】以下、この従来のセル分解装置の動作を説
明する。まず、ＡＴＭ回線網からＡＴＭセルデータ（Ｄ
ＡＴＡ）、セルの先頭を示す信号（ＳＹＮＣ）、クロッ
ク（回線側ＣＬＫ）が入力されると、有効データ部用Ｆ
ＩＦＯメモリ２０１は、ＡＴＭセルの内、有効情報部４
４オクテットのみを記憶し、ＳＴ，ＬＩ用ＦＩＦＯメモ
リ２０２は、ＳＴとＬＩのみを記憶する。
明する。まず、ＡＴＭ回線網からＡＴＭセルデータ（Ｄ
ＡＴＡ）、セルの先頭を示す信号（ＳＹＮＣ）、クロッ
ク（回線側ＣＬＫ）が入力されると、有効データ部用Ｆ
ＩＦＯメモリ２０１は、ＡＴＭセルの内、有効情報部４
４オクテットのみを記憶し、ＳＴ，ＬＩ用ＦＩＦＯメモ
リ２０２は、ＳＴとＬＩのみを記憶する。
【０００９】この時、受信セル数カウンタ２０３は、入
力されるＳＹＮＣの信号でカウントアップし、ＦＩＦＯ
メモリ２０１，２０２からセルを１個読出すごとに（ｅ
ｎｄの信号で）、カウントダウンする。その結果、受信
セル数カウンタ２０３は、ＦＩＦＯメモリ２０１，２０
２に記憶されているセルが１個以上存在する時、“ｃｅ
ｌｌ有”の情報をＦＩＦＯ Ｒｅａｄ ＣＯＮＴ部２０
４に伝える。
力されるＳＹＮＣの信号でカウントアップし、ＦＩＦＯ
メモリ２０１，２０２からセルを１個読出すごとに（ｅ
ｎｄの信号で）、カウントダウンする。その結果、受信
セル数カウンタ２０３は、ＦＩＦＯメモリ２０１，２０
２に記憶されているセルが１個以上存在する時、“ｃｅ
ｌｌ有”の情報をＦＩＦＯ Ｒｅａｄ ＣＯＮＴ部２０
４に伝える。
【００１０】ＦＩＦＯ Ｒｅａｄ ＣＯＮＴ部２０４
は、受信セル数カウンタ２０３から、ＦＩＦＯメモリ２
０１，２０２に読出すべきセルが存在（ｃｅｌｌ有）す
ることが伝えられた場合、まず初めに、ＳＴ，ＬＩ用Ｆ
ＩＦＯメモリ２０２からセルのＳＴ，ＬＩを読出して
（Ｒｅａｄクロック１で）検出し、有効データ部用ＦＩ
ＦＯメモリ２０１に対して、検出したＬＩ長分のＲｅａ
ｄクロック２を出力（端末側のＣＬＫに合せて）し、有
効データを読出す。その後、ＨＤＬＣ処理部２０５は、
有効データ部用ＦＩＦＯメモリ２０１から読出されたデ
ータをパラレル／シリアル変換し、検出したＳＴの情報
を加え、端末側ＣＬＫに同期したＨＤＬＣデータに変換
して出力する。
は、受信セル数カウンタ２０３から、ＦＩＦＯメモリ２
０１，２０２に読出すべきセルが存在（ｃｅｌｌ有）す
ることが伝えられた場合、まず初めに、ＳＴ，ＬＩ用Ｆ
ＩＦＯメモリ２０２からセルのＳＴ，ＬＩを読出して
（Ｒｅａｄクロック１で）検出し、有効データ部用ＦＩ
ＦＯメモリ２０１に対して、検出したＬＩ長分のＲｅａ
ｄクロック２を出力（端末側のＣＬＫに合せて）し、有
効データを読出す。その後、ＨＤＬＣ処理部２０５は、
有効データ部用ＦＩＦＯメモリ２０１から読出されたデ
ータをパラレル／シリアル変換し、検出したＳＴの情報
を加え、端末側ＣＬＫに同期したＨＤＬＣデータに変換
して出力する。
【００１１】
【発明が解決しようとする課題】この従来のセル分解装
置のように、セルの記憶にＦＩＦＯメモリを使用した場
合には、ＦＩＦＯメモリをコントロールする制御は容易
となるが、セルの組立情報を記憶するＦＩＦＯメモリ２
０２と有効データを記憶するＦＩＦＯメモリ２０１を必
要とする。このように、高価なＦＩＦＯメモリを２つも
使用するため、コストが高くなり、実装面においてもデ
メリットが生じる。
置のように、セルの記憶にＦＩＦＯメモリを使用した場
合には、ＦＩＦＯメモリをコントロールする制御は容易
となるが、セルの組立情報を記憶するＦＩＦＯメモリ２
０２と有効データを記憶するＦＩＦＯメモリ２０１を必
要とする。このように、高価なＦＩＦＯメモリを２つも
使用するため、コストが高くなり、実装面においてもデ
メリットが生じる。
【００１２】本発明は、このような事情を考慮してなさ
れたもので、ＦＩＦＯメモリを使用せず、ＲＡＭを使用
することにより、コストを低価格におさえ、実装面での
効果を上げる事を目的としている。
れたもので、ＦＩＦＯメモリを使用せず、ＲＡＭを使用
することにより、コストを低価格におさえ、実装面での
効果を上げる事を目的としている。
【００１３】
【課題を解決するための手段】図１はこの発明の構成を
示すブロック図であり、図に示すように、この発明は、
ＡＴＭ方式のデータ伝送により、セルに組立てられたデ
ータを回線から受信し、受信したセルを分解して受信装
置に読み込むようにしたセル分解装置において、回線か
ら受信したセルデータを格納するＲＡＭ１０１と、書込
みアドレスを生成するとともに、回線側の伝送速度に応
じて書込みアドレスを変化させて、回線から受信したセ
ルデータをＲＡＭ１０１に書込む書込み手段１０２と、
読出しアドレスを生成するとともに、受信装置の伝送速
度に応じて読出しアドレスを変化させて、セルデータを
ＲＡＭ１０１から読出す読出し手段１０３と、ＲＡＭ１
０１からセルデータを読出すとき、まず、セルの組立て
情報を読出し、次に、そのセルの組立て情報に基づいて
有効データを読出すよう読出し手段１０３を制御する読
出し制御手段１０４と、読出し手段１０３によって読出
された有効データをＨＤＬＣフレームに変換する変換手
段１０５と、を備えてなるＲＡＭを用いたセル分解装置
である。
示すブロック図であり、図に示すように、この発明は、
ＡＴＭ方式のデータ伝送により、セルに組立てられたデ
ータを回線から受信し、受信したセルを分解して受信装
置に読み込むようにしたセル分解装置において、回線か
ら受信したセルデータを格納するＲＡＭ１０１と、書込
みアドレスを生成するとともに、回線側の伝送速度に応
じて書込みアドレスを変化させて、回線から受信したセ
ルデータをＲＡＭ１０１に書込む書込み手段１０２と、
読出しアドレスを生成するとともに、受信装置の伝送速
度に応じて読出しアドレスを変化させて、セルデータを
ＲＡＭ１０１から読出す読出し手段１０３と、ＲＡＭ１
０１からセルデータを読出すとき、まず、セルの組立て
情報を読出し、次に、そのセルの組立て情報に基づいて
有効データを読出すよう読出し手段１０３を制御する読
出し制御手段１０４と、読出し手段１０３によって読出
された有効データをＨＤＬＣフレームに変換する変換手
段１０５と、を備えてなるＲＡＭを用いたセル分解装置
である。
【００１４】
【作用】この発明によれば、ＦＩＦＯメモリのかわりに
安価であるＲＡＭ１０１を用い、それに伴い、ＲＡＭ１
０１のアドレスを生成する書込み手段１０２と読出し手
段１０３を付加し、ＲＡＭ１０１の書込みアドレスを回
線側の伝達速度に応じて変化させるとともに、読出しア
ドレスを受信装置の伝送速度に応じて変化させて、速度
変換を行うようにしている。
安価であるＲＡＭ１０１を用い、それに伴い、ＲＡＭ１
０１のアドレスを生成する書込み手段１０２と読出し手
段１０３を付加し、ＲＡＭ１０１の書込みアドレスを回
線側の伝達速度に応じて変化させるとともに、読出しア
ドレスを受信装置の伝送速度に応じて変化させて、速度
変換を行うようにしている。
【００１５】したがって、セルを記憶するメモリにＲＡ
Ｍを用いるので、従来のＦＩＦＯメモリを用いたものよ
りコストを低く抑えることが可能となり、実装面におい
て実装密度を向上させることができる。
Ｍを用いるので、従来のＦＩＦＯメモリを用いたものよ
りコストを低く抑えることが可能となり、実装面におい
て実装密度を向上させることができる。
【００１６】
【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なお、これによってこの発明が限定される
ものではない。
を詳述する。なお、これによってこの発明が限定される
ものではない。
【００１７】図２は本発明のセル分解装置の一実施例の
回路ブロック図である。本発明のセル分解装置の概要
は、回線側から入力されるＡＴＭセルデータをＳＲＡＭ
７へ書き込み、ＳＲＡＭ７からセルの組立情報であるＳ
Ｔ，ＬＩを先に読出し、その情報を基に端末側の速度に
合わせて、有効データを読出し、ＨＤＬＣデータフレー
ムに変換して端末側へ送出するようになっている。
回路ブロック図である。本発明のセル分解装置の概要
は、回線側から入力されるＡＴＭセルデータをＳＲＡＭ
７へ書き込み、ＳＲＡＭ７からセルの組立情報であるＳ
Ｔ，ＬＩを先に読出し、その情報を基に端末側の速度に
合わせて、有効データを読出し、ＨＤＬＣデータフレー
ムに変換して端末側へ送出するようになっている。
【００１８】図２において、１はＷＴＧ（Write Timing
Generator：書込みタイミング生成部）であり、受信し
たＡＴＭセルの回線側ＣＬＫ及びセルの先頭を示すＳＹ
ＮＣから、データ書込みのタイミングであるタイミング
ＸＷＥ（ライトイネーブル）とカウンタのクロック及び
ロードタイミングを生成する。
Generator：書込みタイミング生成部）であり、受信し
たＡＴＭセルの回線側ＣＬＫ及びセルの先頭を示すＳＹ
ＮＣから、データ書込みのタイミングであるタイミング
ＸＷＥ（ライトイネーブル）とカウンタのクロック及び
ロードタイミングを生成する。
【００１９】２はＳＲＡＭ７に記憶されているセルの数
を示す受信セル数カウンタであり、入力されるＳＹＮＣ
から作られるＷＥＮＤの信号（セル単位）でカウントア
ップし、ＳＲＡＭ７からセルを１個読出すごとに（ＲＥ
ＮＤの信号で）、カウントダウンする。その結果、受信
セル数カウンタ２はＳＲＡＭ７のセルの有／無を示す。
を示す受信セル数カウンタであり、入力されるＳＹＮＣ
から作られるＷＥＮＤの信号（セル単位）でカウントア
ップし、ＳＲＡＭ７からセルを１個読出すごとに（ＲＥ
ＮＤの信号で）、カウントダウンする。その結果、受信
セル数カウンタ２はＳＲＡＭ７のセルの有／無を示す。
【００２０】３，４，５及び６はＳＲＡＭ７のアドレス
を生成するアドレスカウンタであり、３はＷ−ＣＡＣ
（ライト−セルアドレスカウンタ）、４はＷ−ＢＡＣ
（ライト−バイトアドレスカウンタ）、５はＲ−ＣＡＣ
（リード−セルアドレスカウンタ）、６はＲ−ＢＡＣ
（リード−バイトアドレスカウンタ）である。
を生成するアドレスカウンタであり、３はＷ−ＣＡＣ
（ライト−セルアドレスカウンタ）、４はＷ−ＢＡＣ
（ライト−バイトアドレスカウンタ）、５はＲ−ＣＡＣ
（リード−セルアドレスカウンタ）、６はＲ−ＢＡＣ
（リード−バイトアドレスカウンタ）である。
【００２１】ＳＲＡＭ７のアドレスマップは図３に示す
とおりであり、容量は例えば８．１９２×８ｂｉｔであ
る（ＳＲＡＭ７の容量は記憶されるセル数によるもの
で、システム設計者にゆだねられる）。
とおりであり、容量は例えば８．１９２×８ｂｉｔであ
る（ＳＲＡＭ７の容量は記憶されるセル数によるもの
で、システム設計者にゆだねられる）。
【００２２】アドレスカウンタ３は、ＳＲＡＭ７へデー
タを書き込む際のｗｒｉｔｅ側の上位アドレス（受信す
るセル単位に変化）であり、アドレスカウンタ４は、Ｓ
ＲＡＭ７へデータを書込む際のｗｒｉｔｅ側の下位アド
レス（セルの情報部４８オクテット分：図８参照）であ
り、上位、下位合わせてｗｒｉｔｅアドレスとなる。
タを書き込む際のｗｒｉｔｅ側の上位アドレス（受信す
るセル単位に変化）であり、アドレスカウンタ４は、Ｓ
ＲＡＭ７へデータを書込む際のｗｒｉｔｅ側の下位アド
レス（セルの情報部４８オクテット分：図８参照）であ
り、上位、下位合わせてｗｒｉｔｅアドレスとなる。
【００２３】アドレスカウンタ５は、ＳＲＡＭ７からデ
ータを読出す際のＲｅａｄ側の上位アドレス（セル単
位）であり、アドレスカウンタ６は、ＳＲＡＭ７からデ
ータを読出す際のＲｅａｄ側の下位アドレス（セルの情
報部４８オクテット分）であり、上位、下位合わせてＲ
ｅａｄアドレスとなる。カウンタ６は、データをＲｅａ
ｄする際、ＳＴ，ＬＩ部を先にデコードし、次に有効デ
ータ部のアドレスをデコードする。
ータを読出す際のＲｅａｄ側の上位アドレス（セル単
位）であり、アドレスカウンタ６は、ＳＲＡＭ７からデ
ータを読出す際のＲｅａｄ側の下位アドレス（セルの情
報部４８オクテット分）であり、上位、下位合わせてＲ
ｅａｄアドレスとなる。カウンタ６は、データをＲｅａ
ｄする際、ＳＴ，ＬＩ部を先にデコードし、次に有効デ
ータ部のアドレスをデコードする。
【００２４】このようにして、ｗｒｉｔｅアドレス、Ｒ
ｅａｄアドレスを交互に出力する（ｗｒｉｔｅ動作、Ｒ
ｅａｄ動作を交互に行う）。ＳＲＡＭ７のＩＦタイミン
グは図４に示すようになっている。
ｅａｄアドレスを交互に出力する（ｗｒｉｔｅ動作、Ｒ
ｅａｄ動作を交互に行う）。ＳＲＡＭ７のＩＦタイミン
グは図４に示すようになっている。
【００２５】８はＲｅａｄ ＣＯＮＴ部（読取り制御
部）であり、受信セル数カウンタ２から、ＳＲＡＭ７に
読出すべきセルが存在（ｃｅｌｌ有）することが伝えら
れた場合、まず、セルの組立情報であるＳＴ，ＬＩをＲ
ｅａｄし、その情報によりＲｅａｄするべき有効データ
分のアドレス生成用クロックＲＣＬＫ，ロードタイミン
グＸＲＬＯＡＤ等を出力する。
部）であり、受信セル数カウンタ２から、ＳＲＡＭ７に
読出すべきセルが存在（ｃｅｌｌ有）することが伝えら
れた場合、まず、セルの組立情報であるＳＴ，ＬＩをＲ
ｅａｄし、その情報によりＲｅａｄするべき有効データ
分のアドレス生成用クロックＲＣＬＫ，ロードタイミン
グＸＲＬＯＡＤ等を出力する。
【００２６】９はＨＤＬＣ処理部であり、ＳＲＡＭ７か
ら読出した有効データをパラレル／シリアル変換し、Ｓ
Ｔの情報からＨＤＬＣデータフレームに変換する。１０
はマルチプレクサである。ＨＤＬＣ処理部９のタイムチ
ャートは図５に示す通りである。
ら読出した有効データをパラレル／シリアル変換し、Ｓ
Ｔの情報からＨＤＬＣデータフレームに変換する。１０
はマルチプレクサである。ＨＤＬＣ処理部９のタイムチ
ャートは図５に示す通りである。
【００２７】
【発明の効果】以上説明した様に、本発明によれば、セ
ルを記憶するメモリにＦＩＦＯメモリを用いず、ＲＡＭ
を用いて、ＡＴＭセルからＨＤＬＣデータフレームへの
変換を行うようにしたので、コスト面での大幅な削減が
実現出来る。また、実装面においても実装密度が向上す
る。
ルを記憶するメモリにＦＩＦＯメモリを用いず、ＲＡＭ
を用いて、ＡＴＭセルからＨＤＬＣデータフレームへの
変換を行うようにしたので、コスト面での大幅な削減が
実現出来る。また、実装面においても実装密度が向上す
る。
【図１】この発明の構成を示すブロック図である。
【図２】本発明のセル分解装置の一実施例の回路ブロッ
ク図である。
ク図である。
【図３】本発明のセル分解装置に用いるＳＲＡＭのアド
レスマップである。
レスマップである。
【図４】ＳＲＡＭのＩＦタイミングを示すタイミングチ
ャートである。
ャートである。
【図５】本発明のセル分解装置に用いるＨＤＬＣ処理部
の動作を示すタイムチャートである。
の動作を示すタイムチャートである。
【図６】ＡＴＭ伝送方式の概要を示す説明図である。
【図７】ＨＤＬＣデータフォーマットを示す説明図であ
る。
る。
【図８】ＡＴＭセルのセル構造を示す説明図である。
【図９】単一セルの場合のセル構造を示す説明図であ
る。
る。
【図１０】複数セルの場合のセル構造を示す説明図であ
る。
る。
【図１１】従来のセル分解装置の構成を示す回路ブロッ
ク図である。
ク図である。
１ ＷＴＧ（Write Timing Generator） ２ 受信セル数カウンタ ３，４，５，６ ＳＲＡＭのアドレスを生成するアドレ
スカウンタ ７ ＳＲＡＭ ８ Ｒｅａｄ ＣＯＮＴ部 ９ ＨＤＬＣ処理部 １０ マルチプレクサ
スカウンタ ７ ＳＲＡＭ ８ Ｒｅａｄ ＣＯＮＴ部 ９ ＨＤＬＣ処理部 １０ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 13/18 8020−5Ｋ 8529−5Ｋ Ｈ０４Ｌ 11/20 １０２ Ｆ
Claims (1)
- 【請求項１】 ＡＴＭ方式のデータ伝送により、セルに
組立てられたデータを回線から受信し、受信したセルを
分解して受信装置に読み込むようにしたセル分解装置に
おいて、 回線から受信したセルデータを格納するＲＡＭ（１０
１）と、 書込みアドレスを生成するとともに、回線側の伝送速度
に応じて書込みアドレスを変化させて、回線から受信し
たセルデータをＲＡＭ（１０１）に書込む書込み手段
（１０２）と、 読出しアドレスを生成するとともに、受信装置の伝送速
度に応じて読出しアドレスを変化させて、セルデータを
ＲＡＭ（１０１）から読出す読出し手段（１０３）と、 ＲＡＭ（１０１）からセルデータを読出すとき、まず、
セルの組立て情報を読出し、次に、そのセルの組立て情
報に基づいて有効データを読出すよう読出し手段（１０
３）を制御する読出し制御手段（１０４）と、 読出し手段（１０３）によって読出された有効データを
ＨＤＬＣフレームに変換する変換手段（１０５）と、を
備えてなるＲＡＭを用いたセル分解装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP167692A JPH05191473A (ja) | 1992-01-08 | 1992-01-08 | Ｒａｍを用いたセル分解装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP167692A JPH05191473A (ja) | 1992-01-08 | 1992-01-08 | Ｒａｍを用いたセル分解装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05191473A true JPH05191473A (ja) | 1993-07-30 |
Family
ID=11508118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP167692A Withdrawn JPH05191473A (ja) | 1992-01-08 | 1992-01-08 | Ｒａｍを用いたセル分解装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05191473A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030022489A (ko) * | 2001-09-10 | 2003-03-17 | 한빛전자통신 주식회사 | 에이티엠 기반 시스템에서의 에이에이엘5/에치디엘씨 변환장치 |
-
1992
- 1992-01-08 JP JP167692A patent/JPH05191473A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030022489A (ko) * | 2001-09-10 | 2003-03-17 | 한빛전자통신 주식회사 | 에이티엠 기반 시스템에서의 에이에이엘5/에치디엘씨 변환장치 |
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