RU97118649A - Устройство и способ сегментации и повторной сборки трафика с постоянной скоростью передачи битов в сети с асинхронным переносом информации - Google Patents
Устройство и способ сегментации и повторной сборки трафика с постоянной скоростью передачи битов в сети с асинхронным переносом информацииInfo
- Publication number
- RU97118649A RU97118649A RU97118649/09A RU97118649A RU97118649A RU 97118649 A RU97118649 A RU 97118649A RU 97118649/09 A RU97118649/09 A RU 97118649/09A RU 97118649 A RU97118649 A RU 97118649A RU 97118649 A RU97118649 A RU 97118649A
- Authority
- RU
- Russia
- Prior art keywords
- state
- cell
- buffer
- data
- cells
- Prior art date
Links
- 230000011218 segmentation Effects 0.000 title 1
- UIIMBOGNXHQVGW-UHFFFAOYSA-M buffer Substances [Na+].OC([O-])=O UIIMBOGNXHQVGW-UHFFFAOYSA-M 0.000 claims 41
- 230000000875 corresponding Effects 0.000 claims 20
- 230000001276 controlling effect Effects 0.000 claims 2
- 230000005540 biological transmission Effects 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 claims 1
- 238000005755 formation reaction Methods 0.000 claims 1
- 200000000024 vascular cognitive impairment Diseases 0.000 claims 1
Claims (5)
1. Устройство для сегментации и повторной сборки трафика с постоянной скоростью передачи битов в сети с асинхронным режимом переноса информации (АТМ), отличающееся тем, что оно содержит модуль формирования ячейки АТМ для считывания значения, содержащегося в поступающем извне кадре сигнала Т1/Е1, и формирования ячейки АТМ на основе считанного значения и модуль формирования кадра сигнала Т1/Е1 для считывания поступающей извне ячейки АТМ и формирования кадра сигнала Т1/Е1 на основе считанной ячейки АТМ.
2. Устройство по п.1, отличающееся тем, что модуль формирования ячейки АТМ содержит блок синхронизации состояния для приема внешних сигналов синхронизации (8кГц, М*8кГц и CLK), образующий при этом конечный автомат и множество счетчиков, последовательно-параллельный преобразователь для приема внешних сигналов синхронизации (N*8кГц и N*8*8кГц) и последовательных данных из приемопередатчика сигнала Т1/Е1 и для преобразования принятых последовательных данных в 8-разрядные параллельные данные, блок преобразования данных временного интервала в ячейку, предназначенный для считывания параллельных данных из последовательно-параллельного преобразователя синхронно с сигналом синхронизации (N*8кГц), подаваемым на него через блок синхронизации состояния, выделения данных временного интервала входного кадра сигнала Т1/Е1, определения, должны или нет выделенные данные быть отброшены, на основе считывания информации управления из буфера передаваемых ячеек, записи выделенных данных в соответствующий буфер передаваемых ячеек, если выделенные данные являются полезными, и записи идентификатора соответствующего буфера ячейки в очередь полных ячеек, когда ячейки АТМ полностью накоплены в соответствующем буфере передаваемых ячеек, блок управления передаваемой ячейкой для проведения поиска в полной очередь ячеек в ответ на сигнал, характеризующий состояние конечного автомата, образованного блоком синхронизации состояния, и выполнения посредством этого записи АТМ ячеек (CELL_WR и CELL_DATA) соответствующего буфера передаваемых ячеек во внешний буфер ячеек, блок доступа к центральному процессору для управления доступом к центральному процессору и буферу передаваемых ячеек в ответ на сигнал, характеризующий состояние конечного автомата, образованного блоком синхронизации состояния, и приема посредством этого сигналов (CPU_ CS, CPU_RW и CPU_ADDR) от соответствующих центральных процессоров при обмене данными центрального процессора (CPU_ DATA) с соответствующими центральными процессорами и блок доступа к буферу передаваемых ячеек для управления доступом к буферу передаваемых ячеек для блока преобразования данных временного интервала в ячейку, блока управления передаваемой ячейкой и блока доступа к центральному процессору в соответствии с сигналом, характеризующим состояние конечного автомата, образованного блоком синхронизации состояния, и посредством этого подачи сигналов буфера передаваемых ячеек (TCB_ CS, TCB_RW и TCB_ADDR) в буфер передаваемых ячеек при обмене данными буфера передаваемых ячеек (TCB_DATA) с буфером передаваемых ячеек.
3. Устройство по п.1, отличающееся тем, что модуль формирования кадра сигнала Т1/Е1 содержит блок синхронизации состояния для приема внешних сигналов синхронизации (8кГц, N*8кГц и CLK), образующий при этом конечный автомат и множество счетчиков, блок управления принимаемой ячейкой для считывания входной ячейки АТМ (CELL_DATA) в ответ на сигнал, характеризующий состояние конечного автомата в блоке синхронизации состояния, с определением посредством этого, является полезной или нет входная ячейка АТМ, и записи считанных данных (CELL_RD) в виде ячейки АТМ в соответствующий буфер принимаемых ячеек, если входная ячейка АТМ является полезной, блок преобразования ячейки в данные временного интервала для считывания буферов принимаемых ячеек синхронно с сигналом синхронизации (N*8кГц), подаваемым на него через блок синхронизации состояния, и для формирования параллельных данных, соответствующих считанным данным, для записи считанных данных в соответствующий временной интервал кадра сигнала Т1/Е1, который должен быть сформирован, параллельно-последовательный преобразователь для приема внешних сигналов синхронизации (N*8кГц и N*8*8кГц), преобразования параллельных данных, полученных от блока преобразования ячейки в данные временного интервала, в последовательные данные, и записи последовательных данных в соответствующий временной интервал кадра Т1/Е1, блок доступа к центральному процессору для управления доступом к центральному процессору и к буферу передаваемых ячеек в ответ на сигнал, характеризующий состояние конечного автомата, образованного блоком синхронизации состояния, для приема посредством этого сигналов центрального процессора (CPU_CS, CPU_RW и CPU_ADDR) от соответствующих центральных процессоров при обмене данными центрального процессора (CPU_DATA) с соответствующими центральными процессорами и блок доступа к буферу принимаемых ячеек для управления доступом к буферу принимаемых ячеек для блока управления принимаемой ячейкой, блока доступа к центральному процессору и блока преобразования ячейки в данные временного интервала в соответствии с сигналом, характеризующим состояние конечного автомата, образованного блоком синхронизации состояния, и посредством этого подачи сигналов буфера принимаемых ячеек (RCB_CS, RCB_RW и RCB_ADDR) в буфер принимаемых ячеек при обмене данными буфера принимаемых ячеек (RCB_DATA) с буфером принимаемых ячеек.
4. Способ сегментации и повторной сборки трафика с постоянной скоростью передачи битов в сети с асинхронным режимом переноса информации (АТМ) в соответствии с состоянием конечного автомата, отличающийся тем, что определяют, имеет сформированный сигнал сброса значение "0" или "1", и переключают текущее состояние конечного автомата в состояние сброса, если сигнал сброса имеет значение "0", или выключают все внешние выходные сигналы и заменяют текущее состояние конечного автомата на состояние инициализации, если сигнал сброса имеет значение "1", преобразуют биты "достоверно" буферов передаваемых и принимаемых ячеек так, чтобы они имели значение "0" в состоянии инициализации, а затем переключают текущее состояние конечного автомата в состояние ожидания, выключают все внешние выходные сигналы в состоянии ожидания, определяют, изменяется или нет внешний сигнал синхронизации (Н*8кГц) из "0" в "1", и переключают текущее состояние конечного автомата в состояние считывания / записи временного интервала, если сигнал синхронизации (N*8кГц) изменяется из "0" в "1", определяют, соответствует ли текущее состояние конечного автомата состоянию считывания временного интервала или состоянию записи временного интервала, считывают бит "достоверно" из буферов передаваемых ячеек, соответствующих входным временным интервалам, в состоянии считывания временного интервала и переключают текущее состояние конечного автомата в состояние записи ячейки, если считанный бит "достоверно" буферов передаваемых ячеек имеет значение "0", считывают связанные со входными данными идентификатор буфеpa ячейки, записываемый сегмент и указатель, если считанный бит "достоверно" буферов передаваемых ячеек имеет значение "1", и записывают данные, подаваемые на вход последовательно-параллельного преобразователя, в буфер передаваемых ячеек, соответствующий указателю считывания, определяют, имеет или нет указатель считывания значение, соответствующее полю "ДЛИНА" ячейки АТМ, инвертируют значения записываемого сегмента, если указатель считывания имеет значение, соответствующее значению поля "ДЛИНА", и инициализируют указатель считывания, записывают идентификатор буфера ячейки считывания в очередь полных ячеек, а затем переключают текущее состояние конечного автомата в состояние записи ячейки, осуществляют поиск указателя в очереди полных ячеек в состоянии записи ячейки, определяют, является или нет очередь полных ячеек пустой, считывают буфер передаваемых ячеек, соответствующий идентификатору буфера ячейки, хранящемуся в очереди полных ячеек, если очередь полных ячеек не пуста, записывают соответствующую ячейку АТМ во внешнюю сеть АТМ, инвертируют сегмент считывания и затем переключают текущее состояние конечного автомата в состояние доступа к центральному процессору, считывают бит "достоверно" буферов принимаемых ячеек, связанных со входным временным интервалом, если при определении текущего состояния конечного автомата было определено, что текущее состояние конечного автомата соответствует состоянию записи временного интервала, и переключают текущее состояние конечного автомата в состояние записи ячейки, если считанный бит "достоверно" буферов предаваемых ячеек имеет значение "0", считывают идентификатор буфера ячейки, сегмент считывания и указатель, если считанный бит "достоверно" буфера принимаемых ячеек имеет значение "1", и посылают полезные данные буфера принимаемой ячейки на параллельно-последовательный преобразователь, определяют, имеет или нет указатель считывания значение, соответствующее полю "ДЛИНА" ячейки АТМ, инвертируют значение сегмента считывания, если указатель считывания имеет значение, соответствующее значению поля "ДЛИНА", и инициализируют указатель считывания, а затем переключают текущее состояние конечного автомата в состояние считывания ячейки, определяют, находится или нет внешняя ячейка АТМ в состоянии считывания ячейки, считывают идентификатор буфера ячейки и записываемый сегмент буфера принимаемой ячейки в соответствии с полем VCI (11:4) (фиг.10) в ячейке АТМ, если АТМ ячейка существует, записывают полезные данные ячейки АТМ в ячейки памяти буфера принимаемой ячейки, соответствующие считанным значениям, инвертируют записываемый сегмент, а затем переключают текущее состояние конечного автомата в состояние доступа к центральному процессору, определяют, имеет сигнал управления (CPU_ CS), сформированный центральным процессором, значение "0" или "1" в состоянии доступа к центральному процессору, а затем определяют, имеет ли старший бит сигнала адреса (CPU_ADDR), сформированный центральным процессором, значение "0" или "1", когда сигнал управления (CPU_CS) имеет значение "0", выполняют первую операцию отображения для преобразования сигналов (CPU_ CS, CPU_RW, CPU_DATA и CPU_ADDR), сформированных центральным процессором, в сигналы буфера передаваемых ячеек (TCB_CS, TCB_RW, TCB_DATA и TCB_ ADDR), если старший бит сигнала адреса (CPU_ADDR), сформированного центральным процессором, имеет значение "0", или же выполняют вторую операцию отображения для преобразования сигналов (CPU_CS, CPU_RW, CPU_DATA и CPU_ ADDR) в сигналы буфера принимаемых ячеек (RCB_CS, RCB_RW, RCB_DATA и RCB_ ADDR), если старший бит сигнала адреса (CPU_ADDR) имеет значение "1", и формируют сигнал выполнения (CPU_DONE), имеющий значение "1" после завершения первой и второй операций отображения, тем самым сообщая центральному процессору о завершении цикла передачи по шине центрального процессора, и переключают текущее состояние конечного автомата в состояние ожидания.
5. Система коммутации трафика с постоянной скоростью передачи битов, отличающаяся тем, что она содержит устройство для сегментации и повторной сборки трафика с постоянной скоростью передачи битов в сети АТМ в соответствии со способом по п. 4.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR96-51872 | 1996-11-04 | ||
| KR1019960051872A KR100200558B1 (ko) | 1996-11-04 | 1996-11-04 | Atm망에서의 고정전송속도 트래픽의 셀 분할과 조립에 관한 장치와 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU97118649A true RU97118649A (ru) | 1999-09-20 |
| RU2194367C2 RU2194367C2 (ru) | 2002-12-10 |
Family
ID=19480739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU97118649/09A RU2194367C2 (ru) | 1996-11-04 | 1997-11-03 | Устройство и способ сегментации и повторной сборки трафика с постоянной скоростью передачи битов в сети с асинхронным переносом информации |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6094432A (ru) |
| KR (1) | KR100200558B1 (ru) |
| CN (1) | CN1112004C (ru) |
| RU (1) | RU2194367C2 (ru) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2968757B2 (ja) * | 1997-05-16 | 1999-11-02 | 日本電気株式会社 | Ａｔｍトラヒツクのレート制御方式 |
| FR2774242B1 (fr) * | 1998-01-26 | 2000-02-11 | Alsthom Cge Alcatel | Systeme et procede de commutation asynchrone de cellules composites, et modules de port d'entree et de port de sortie correspondants |
| US6862295B1 (en) * | 1999-07-07 | 2005-03-01 | Nortel Networks Limited | Asynchronous scheduler |
| US7215670B1 (en) * | 1999-11-22 | 2007-05-08 | Texas Instruments Incorporated | Hardware acceleration for reassembly of message packets in a universal serial bus peripheral device |
| KR100490010B1 (ko) * | 2000-12-26 | 2005-05-17 | 엘지전자 주식회사 | 브이오디에스엘 게이트웨이의 음성 트래픽 전달 장치 |
| DE60118513T2 (de) * | 2001-01-19 | 2006-11-23 | Telefonaktiebolaget Lm Ericsson (Publ) | Verfahren und Vorrichtung zur Zuweisung der Dateneinheiten von Zellen zu aufeinanderfolgenden Speicherspositionen von Datenrahmen durch Anwendung einer Schätzung der Zeigersposition |
| KR100429263B1 (ko) * | 2001-10-31 | 2004-04-29 | 엘지전자 주식회사 | 교환시스템에서 버퍼언더런을 방지하는 방법 및 장치 |
| CN100338923C (zh) * | 2002-10-31 | 2007-09-19 | 中兴通讯股份有限公司 | 基于网络处理器实现ip报文分片重组的方法 |
| US8005094B2 (en) * | 2006-06-30 | 2011-08-23 | Agere Systems Inc. | Method and apparatus for circuit emulation services over cell and packet networks |
| US8880928B2 (en) * | 2008-04-11 | 2014-11-04 | Thinklogical, Llc | Multirate transmission system and method for parallel input data |
| CN108614792B (zh) * | 2016-12-12 | 2021-03-26 | 中国航空工业集团公司西安航空计算技术研究所 | 1394事务层数据包存储管理方法及电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623491A (en) * | 1995-03-21 | 1997-04-22 | Dsc Communications Corporation | Device for adapting narrowband voice traffic of a local access network to allow transmission over a broadband asynchronous transfer mode network |
| US5680401A (en) * | 1995-10-27 | 1997-10-21 | Sun Microsystems, Inc. | Method and apparatus for asynchronously segmenting packets of multiple channels into ATM cells |
| US5878045A (en) * | 1996-04-26 | 1999-03-02 | Motorola, Inc. | Method and apparatus for converting data streams in a cell based communications system |
| US5909443A (en) * | 1997-01-03 | 1999-06-01 | International Business Machines Corporation | ATM network congestion control system using explicit rate cell marking |
-
1996
- 1996-11-04 KR KR1019960051872A patent/KR100200558B1/ko not_active IP Right Cessation
-
1997
- 1997-11-03 US US08/962,571 patent/US6094432A/en not_active Expired - Lifetime
- 1997-11-03 RU RU97118649/09A patent/RU2194367C2/ru active
- 1997-11-04 CN CN97120120A patent/CN1112004C/zh not_active Expired - Fee Related
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4427214B2 (ja) | 非同期転送モードにおけるホスト・プロセッサおよびディジタル信号プロセッサ間転送用インターフェース・ユニット、およびこれを用いたデータ処理システム | |
| WO2006084417A1 (fr) | Méthode de gestion de tampon basée sur une table de bitmap | |
| US6633576B1 (en) | Apparatus and method for interleaved packet storage | |
| RU97118649A (ru) | Устройство и способ сегментации и повторной сборки трафика с постоянной скоростью передачи битов в сети с асинхронным переносом информации | |
| WO2001069849A2 (en) | Method and apparatus for shared buffer packet switching | |
| JPH11167480A (ja) | バッファメモリ装置 | |
| RU2194367C2 (ru) | Устройство и способ сегментации и повторной сборки трафика с постоянной скоростью передачи битов в сети с асинхронным переносом информации | |
| CN107153412B (zh) | 一种具有发送fifo的can总线控制器电路 | |
| US20030005344A1 (en) | Synchronizing data with a capture pulse and synchronizer | |
| CN102932265A (zh) | 数据缓存管理装置和方法 | |
| RU98122997A (ru) | Устройство и способ коммутации для асинхронного режима передачи | |
| US6301259B1 (en) | Switch and switching method | |
| KR100251931B1 (ko) | 비동기 전송방식 통신망의 유토피아 레벨 2 인터페이스의메모리 페이징 장치 및 방법 | |
| KR100384997B1 (ko) | 링크드-리스트 공통 메모리 스위치 장치 | |
| JPH10135971A (ja) | 速度変換回路 | |
| KR100200560B1 (ko) | Atm 셀 맵핑장치 | |
| KR100298287B1 (ko) | 시스템 버스에서 메시지 처리 장치 및 방법 | |
| KR100369403B1 (ko) | Ａａｌ 처리를 위한 호스트 인터페이스 장치 및 그 제어방법 | |
| SU1262510A1 (ru) | Устройство дл сопр жени абонентов с каналами св зи | |
| CA2257012C (en) | Frame-relay frame transmission circuit | |
| KR100428316B1 (ko) | 피에스티엔 정합용 에이티엠 정합 장치 | |
| JPH05191473A (ja) | Ｒａｍを用いたセル分解装置 | |
| JP3043746B1 (ja) | Ａｔｍセルフォ―マット変換回路 | |
| JPH01269150A (ja) | バッファリング装置 | |
| KR100197896B1 (ko) | 에이티엠교환기의 데이터 스위칭장치 |