JPH10135971A - 速度変換回路 - Google Patents
速度変換回路Info
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- JPH10135971A JPH10135971A JP28944796A JP28944796A JPH10135971A JP H10135971 A JPH10135971 A JP H10135971A JP 28944796 A JP28944796 A JP 28944796A JP 28944796 A JP28944796 A JP 28944796A JP H10135971 A JPH10135971 A JP H10135971A
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- message
- transmission
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- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 送・受信ＦＩＦＯ部で回線側クロックと内部
動作用のクロックの速度変換を行った後、送・受信側バ
ッファ部で内部処理のタイミングを合わせていたため、
セルを格納するためのメモリが送・受信側合わせて４つ
必要であった。 【解決手段】 受信側では、回線側から受信したセルを
ビット変換した後受信ＦＩＦＯ部１２に格納するととも
に、リード開始ポイント切替え回路１２ｂからのリード
開始タイミングによってメッセージ組立て制御部１３を
起動し、受信ＦＩＦＯ部１２から外部メモリ部２１にセ
ルデータを転送しかつメッセージを組み立てる。一方、
送信側では、ライト開始ポイント切替え回路１５ｂから
のライト開始タイミングによってセル分割制御部１４を
起動し、外部メモリ部３１から送信ＦＩＦＯ部１５にメ
ッセージをセルに分割して転送し、ビット変換した後回
線側に送信する。
動作用のクロックの速度変換を行った後、送・受信側バ
ッファ部で内部処理のタイミングを合わせていたため、
セルを格納するためのメモリが送・受信側合わせて４つ
必要であった。 【解決手段】 受信側では、回線側から受信したセルを
ビット変換した後受信ＦＩＦＯ部１２に格納するととも
に、リード開始ポイント切替え回路１２ｂからのリード
開始タイミングによってメッセージ組立て制御部１３を
起動し、受信ＦＩＦＯ部１２から外部メモリ部２１にセ
ルデータを転送しかつメッセージを組み立てる。一方、
送信側では、ライト開始ポイント切替え回路１５ｂから
のライト開始タイミングによってセル分割制御部１４を
起動し、外部メモリ部３１から送信ＦＩＦＯ部１５にメ
ッセージをセルに分割して転送し、ビット変換した後回
線側に送信する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ(Asynchron
ous Transfer Mode;非同期転送モード）方式の各種装置
に使用される速度変換回路に関し、特に広帯域ＩＳＤＮ
(Integrated Serviced Digital Network) プロトコル上
のＡＡＬ(ATM Adaptation Layer)部を実現するＬＳＩ
（以下、ＳＡＲ(Segmentation And Reassembly) と称す
る）の異種回線速度を収容する速度変換回路に関するも
のである。
ous Transfer Mode;非同期転送モード）方式の各種装置
に使用される速度変換回路に関し、特に広帯域ＩＳＤＮ
(Integrated Serviced Digital Network) プロトコル上
のＡＡＬ(ATM Adaptation Layer)部を実現するＬＳＩ
（以下、ＳＡＲ(Segmentation And Reassembly) と称す
る）の異種回線速度を収容する速度変換回路に関するも
のである。
【０００２】
【従来の技術】ＳＡＲ部の従来の構成を図７に示す。こ
のＳＡＲ処理部では、以下に述べる処理が行われる。先
ず、受信側では、回線から受信したセル（図３参照）の
データ幅を８ｂｉｔ／３２ｂｉｔ変換部５１で８ビット
から３２ビットに変換し、受信ＦＩＦＯ(First-In Firs
t-Out)部５２で内部動作クロックに載せ換え、一旦受信
側バッファ部５３に格納した後、メッセージ組立て制御
部５４にてセルのヘッダ部の情報に基づいて外部メモリ
部６１内のメッセージ組立て用の情報を検索し、その情
報を基にセルのペイロード部をＩＮＦ（インタフェー
ス）部５５を介して外部メモリ６１に格納し、それをつ
なげることでメッセージを組み立てる（図４参照）。
のＳＡＲ処理部では、以下に述べる処理が行われる。先
ず、受信側では、回線から受信したセル（図３参照）の
データ幅を８ｂｉｔ／３２ｂｉｔ変換部５１で８ビット
から３２ビットに変換し、受信ＦＩＦＯ(First-In Firs
t-Out)部５２で内部動作クロックに載せ換え、一旦受信
側バッファ部５３に格納した後、メッセージ組立て制御
部５４にてセルのヘッダ部の情報に基づいて外部メモリ
部６１内のメッセージ組立て用の情報を検索し、その情
報を基にセルのペイロード部をＩＮＦ（インタフェー
ス）部５５を介して外部メモリ６１に格納し、それをつ
なげることでメッセージを組み立てる（図４参照）。
【０００３】一方、送信側では、送りたいメッセージを
上位ＣＰＵ部６２から外部メモリ部６１に格納し、送信
する場合はそのセルのヘッダ情報を上位ＣＰＵ部６２か
ら設定し、セル分割制御部５６にてメッセージを４８バ
イト単位で外部メモリ部６１から読み出すことによって
セルに分割し、セルの先頭にヘッダ部を付加したものを
一旦送信側バッファ部５７に格納した後、送信ＦＩＦＯ
部５８で回線クロックに載せ換え、さらに３２ｂｉｔ／
８ｂｉｔ変換部５９で８ビットのデータ幅に変換して送
信する。
上位ＣＰＵ部６２から外部メモリ部６１に格納し、送信
する場合はそのセルのヘッダ情報を上位ＣＰＵ部６２か
ら設定し、セル分割制御部５６にてメッセージを４８バ
イト単位で外部メモリ部６１から読み出すことによって
セルに分割し、セルの先頭にヘッダ部を付加したものを
一旦送信側バッファ部５７に格納した後、送信ＦＩＦＯ
部５８で回線クロックに載せ換え、さらに３２ｂｉｔ／
８ｂｉｔ変換部５９で８ビットのデータ幅に変換して送
信する。
【０００４】このように、受信処理では、セルのヘッダ
部内のＶＰＩ／ＶＣＩ（チャネル番号）に基づいてその
チャネルの制御情報およびメッセージ組立て用の情報を
外部メモリ部６１から読み出し、その後外部メモリ部６
１から読み出した情報を基にペイロード部を受信側バッ
ファ部５３から外部メモリ部６１に転送している。ま
た、送信処理では、送信するチャネルのヘッダ情報を上
位ＣＰＵ部６２から受信し、メッセージを外部メモリ部
６１から読み出し、ヘッダ部を付加して送信側バッファ
部５７に格納している。
部内のＶＰＩ／ＶＣＩ（チャネル番号）に基づいてその
チャネルの制御情報およびメッセージ組立て用の情報を
外部メモリ部６１から読み出し、その後外部メモリ部６
１から読み出した情報を基にペイロード部を受信側バッ
ファ部５３から外部メモリ部６１に転送している。ま
た、送信処理では、送信するチャネルのヘッダ情報を上
位ＣＰＵ部６２から受信し、メッセージを外部メモリ部
６１から読み出し、ヘッダ部を付加して送信側バッファ
部５７に格納している。
【０００５】図８および図９に、送信側（１）および受
信側（２）のタイムチャートをそれぞれ示す。図８およ
び図８のタイムチャートにおいて、セル流〜は図７
中のセル流〜にそれぞれ対応している。ここで、受
信処理と送信処理とは非同期なので、メッセージ組立て
処理とセル分割処理のメモリアクセスのタイミングが同
時になった場合には、図９の（１）に示すように、各処
理に必要な時間が長くなり（１２８０ｎｓ）、メッセー
ジ組立て処理とセル分割処理のメモリアクセスが重なら
ず、どちらか一方の処理しか行わない場合には、図９の
（２）に示すように、処理時間が短くなる（７２０ｎ
ｓ）。
信側（２）のタイムチャートをそれぞれ示す。図８およ
び図８のタイムチャートにおいて、セル流〜は図７
中のセル流〜にそれぞれ対応している。ここで、受
信処理と送信処理とは非同期なので、メッセージ組立て
処理とセル分割処理のメモリアクセスのタイミングが同
時になった場合には、図９の（１）に示すように、各処
理に必要な時間が長くなり（１２８０ｎｓ）、メッセー
ジ組立て処理とセル分割処理のメモリアクセスが重なら
ず、どちらか一方の処理しか行わない場合には、図９の
（２）に示すように、処理時間が短くなる（７２０ｎ
ｓ）。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術では、送・受信ＦＩＦＯ部５２，５８で回線
側クロックと内部動作用のクロックの速度変換を行った
後、送・受信側バッファ部５３，５７に一旦格納し、こ
の送・受信側バッファ部５３，５７で内部処理のタイミ
ングを合わせていたため、セルを格納するためのメモリ
が送・受信側合わせて４つ必要であり、回路規模が大き
くなるという問題があった。
た従来技術では、送・受信ＦＩＦＯ部５２，５８で回線
側クロックと内部動作用のクロックの速度変換を行った
後、送・受信側バッファ部５３，５７に一旦格納し、こ
の送・受信側バッファ部５３，５７で内部処理のタイミ
ングを合わせていたため、セルを格納するためのメモリ
が送・受信側合わせて４つ必要であり、回路規模が大き
くなるという問題があった。
【０００７】
【課題を解決するための手段】本発明による速度変換回
路は、ＡＴＭ方式の各種装置に使用される、プロトコル
上のＡＡＬ部における送信のセル先頭信号と受信のセル
先頭信号が非同期の場合の異種回線速度を収容するＳＡ
Ｒ部において、回線側から受信したセルのデータ幅を変
換する受信ビット変換部と、回線側の速度によってリー
ド開始タイミングを切り替えるリード開始ポイント切替
え回路を有し、前記受信ビット変換部で変換されたセル
データを格納する受信メモリ部と、リード開始ポイント
切替え回路からのリード開始タイミングによって起動
し、受信メモリ部から外部メモリ部にセルデータを転送
しかつメッセージを組み立てるメッセージ組立て制御部
と、回線側の速度によってライト開始タイミングを切り
替えるライト開始ポイント切替え回路を有する送信メモ
リ部と、ライト開始ポインタ切替え回路からのライト開
始タイミングによって起動し、外部メモリ部から送信メ
モリ部にメッセージをセルに分割して転送するセル分割
制御部と、送信メモリ部からの送信セルのデータ幅を変
換して回線側に送信する送信ビット変換部と、外部メモ
リ部に対するメッセージ組立て制御部、セル分割制御部
および外部装置からのメモリアクセス要求の調停を行う
インタフェース部とを備えた構成となっている。
路は、ＡＴＭ方式の各種装置に使用される、プロトコル
上のＡＡＬ部における送信のセル先頭信号と受信のセル
先頭信号が非同期の場合の異種回線速度を収容するＳＡ
Ｒ部において、回線側から受信したセルのデータ幅を変
換する受信ビット変換部と、回線側の速度によってリー
ド開始タイミングを切り替えるリード開始ポイント切替
え回路を有し、前記受信ビット変換部で変換されたセル
データを格納する受信メモリ部と、リード開始ポイント
切替え回路からのリード開始タイミングによって起動
し、受信メモリ部から外部メモリ部にセルデータを転送
しかつメッセージを組み立てるメッセージ組立て制御部
と、回線側の速度によってライト開始タイミングを切り
替えるライト開始ポイント切替え回路を有する送信メモ
リ部と、ライト開始ポインタ切替え回路からのライト開
始タイミングによって起動し、外部メモリ部から送信メ
モリ部にメッセージをセルに分割して転送するセル分割
制御部と、送信メモリ部からの送信セルのデータ幅を変
換して回線側に送信する送信ビット変換部と、外部メモ
リ部に対するメッセージ組立て制御部、セル分割制御部
および外部装置からのメモリアクセス要求の調停を行う
インタフェース部とを備えた構成となっている。
【０００８】上記構成の速度変換回路において、回線側
からセル先頭信号に同期して受信したセルは、そのデー
タ幅が受信ビット変換部で変換されて受信メモリ部に格
納される。受信メモリ部内のリード開始ポイント切替え
回路は、回線側の速度に対応したリード開始タイミング
をメッセージ組立て制御部に出力する。メッセージ組立
て制御部は、このリード開始タイミングを受信すると、
受信メモリ部から外部メモリ部にセルデータを転送しか
つメッセージを組み立てる。
からセル先頭信号に同期して受信したセルは、そのデー
タ幅が受信ビット変換部で変換されて受信メモリ部に格
納される。受信メモリ部内のリード開始ポイント切替え
回路は、回線側の速度に対応したリード開始タイミング
をメッセージ組立て制御部に出力する。メッセージ組立
て制御部は、このリード開始タイミングを受信すると、
受信メモリ部から外部メモリ部にセルデータを転送しか
つメッセージを組み立てる。
【０００９】一方、送信メモリ内のライト開始ポイント
切替え回路は、回線側の速度に対応したライト開始タイ
ミングをセル分割制御部に出力する。セル制御部は、こ
のライト開始タイミングを受信すると、外部メモリ部か
ら送信メモリ部にメッセージをセルに分割して転送す
る。そして、この送信メモリ部からの送信セルは、その
データ幅が送信ビット変換部で変換されて回線側に送信
される。インタフェース部は、メッセージ組立て制御
部、セル分割制御部および外部装置からのメモリアクセ
ス要求の調停を行う。
切替え回路は、回線側の速度に対応したライト開始タイ
ミングをセル分割制御部に出力する。セル制御部は、こ
のライト開始タイミングを受信すると、外部メモリ部か
ら送信メモリ部にメッセージをセルに分割して転送す
る。そして、この送信メモリ部からの送信セルは、その
データ幅が送信ビット変換部で変換されて回線側に送信
される。インタフェース部は、メッセージ組立て制御
部、セル分割制御部および外部装置からのメモリアクセ
ス要求の調停を行う。
【００１０】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しつつ詳細に説明する。図１は、本発明の一
実施形態を示すブロック図である。
図面を参照しつつ詳細に説明する。図１は、本発明の一
実施形態を示すブロック図である。
【００１１】図１において、ＳＡＲ部１０は、８ｂｉｔ
／３２ｂｉｔ変換部１１と、受信ＦＩＦＯ部１２と、メ
ッセージ組立て制御部１３と、セル分割制御部１４と、
送信ＦＩＦＯ部１５と、３２ｂｉｔ／８ｂｉｔ変換部１
６と、ＩＮＦ（インタフェース）部１７とによって構成
されている。このＳＡＲ部１０において、８ｂｉｔ／３
２ｂｉｔ変換部１１は、フリップフロップと、受信ＦＩ
ＦＯ部１２からのリードアドレスの下位２ビットをデコ
ードする回路とによって構成され、受信セルのデータ幅
を８ビットから３２ビットに変換する。
／３２ｂｉｔ変換部１１と、受信ＦＩＦＯ部１２と、メ
ッセージ組立て制御部１３と、セル分割制御部１４と、
送信ＦＩＦＯ部１５と、３２ｂｉｔ／８ｂｉｔ変換部１
６と、ＩＮＦ（インタフェース）部１７とによって構成
されている。このＳＡＲ部１０において、８ｂｉｔ／３
２ｂｉｔ変換部１１は、フリップフロップと、受信ＦＩ
ＦＯ部１２からのリードアドレスの下位２ビットをデコ
ードする回路とによって構成され、受信セルのデータ幅
を８ビットから３２ビットに変換する。
【００１２】受信ＦＩＦＯ部１２は、３２ビット幅のＦ
ＩＦＯメモリ部１２ａと、リード開始ポイント切替え回
路１２ｂとにより構成されている。リード開始ポイント
切替え回路１２ｂは、図２に示すように、回線側クロッ
クでカウントアップするアドレスカウンタ２１と、この
アドレスカウンタ２１から与えられるライトアドレスを
あらかじめ算出しておいた幾つかのリード開始ポイント
に対応させてデコードするデコーダ２２と、上位からの
信号に基づいて回線側の速度が設定されるレジスタ２３
と、このレジスタ２３に設定された回線側の速度に合わ
せてデコーダ２２のデコード値をセレクトするセレクタ
２４とによって構成され、セレクトした信号をリード開
始タイミングとしてメッセージ組立て制御部１３に通知
する。
ＩＦＯメモリ部１２ａと、リード開始ポイント切替え回
路１２ｂとにより構成されている。リード開始ポイント
切替え回路１２ｂは、図２に示すように、回線側クロッ
クでカウントアップするアドレスカウンタ２１と、この
アドレスカウンタ２１から与えられるライトアドレスを
あらかじめ算出しておいた幾つかのリード開始ポイント
に対応させてデコードするデコーダ２２と、上位からの
信号に基づいて回線側の速度が設定されるレジスタ２３
と、このレジスタ２３に設定された回線側の速度に合わ
せてデコーダ２２のデコード値をセレクトするセレクタ
２４とによって構成され、セレクトした信号をリード開
始タイミングとしてメッセージ組立て制御部１３に通知
する。
【００１３】メッセージ組立て制御部１３は、メッセー
ジ組立て処理に合わせて内部クロックでカウントアップ
するリードアドレスカウンタと、その他の制御回路とに
よって構成され、受信ＦＩＦＯ部１２からのリード開始
タイミングが立ったときからメッセージ組立て処理を開
始する。セル分割制御部１４は、セル分割処理に合わせ
て内部クロックでカウントアップするライトアドレスカ
ウンタと、その他の制御回路とによって構成され、送信
ＦＩＦＯ部１５からのライト開始タイミングが立った
ら、セル分割処理を開始する。
ジ組立て処理に合わせて内部クロックでカウントアップ
するリードアドレスカウンタと、その他の制御回路とに
よって構成され、受信ＦＩＦＯ部１２からのリード開始
タイミングが立ったときからメッセージ組立て処理を開
始する。セル分割制御部１４は、セル分割処理に合わせ
て内部クロックでカウントアップするライトアドレスカ
ウンタと、その他の制御回路とによって構成され、送信
ＦＩＦＯ部１５からのライト開始タイミングが立った
ら、セル分割処理を開始する。
【００１４】送信ＦＩＦＯ部１５は、３２ビット幅のＦ
ＩＦＯメモリ部１５ａと、ライト開始ポイント切替え回
路１５ｂとにより構成されている。ライト開始ポイント
切替え回路１５ｂは、図２に示されたリード開始ポイン
ト切替え回路と同様に、回線側クロックでカウントアッ
プするアドレスカウンタ２１と、このアドレスカウンタ
２１から与えられるリードアドレスをあらかじめ算出し
ておいた幾つかのライト開始ポイントに対応させてデコ
ードするデコーダ２２と、上位からの信号に基づいて回
線側の速度が設定されるレジスタ２３と、このレジスタ
２３に設定された回線側の速度に合わせてデコーダ２２
のデコード値をセレクトするセレクタ２４とによって構
成され、セレクトした信号をライト開始タイミングとし
てセル分割制御部１４に通知する。
ＩＦＯメモリ部１５ａと、ライト開始ポイント切替え回
路１５ｂとにより構成されている。ライト開始ポイント
切替え回路１５ｂは、図２に示されたリード開始ポイン
ト切替え回路と同様に、回線側クロックでカウントアッ
プするアドレスカウンタ２１と、このアドレスカウンタ
２１から与えられるリードアドレスをあらかじめ算出し
ておいた幾つかのライト開始ポイントに対応させてデコ
ードするデコーダ２２と、上位からの信号に基づいて回
線側の速度が設定されるレジスタ２３と、このレジスタ
２３に設定された回線側の速度に合わせてデコーダ２２
のデコード値をセレクトするセレクタ２４とによって構
成され、セレクトした信号をライト開始タイミングとし
てセル分割制御部１４に通知する。
【００１５】３２ｂｉｔ／８ｂｉｔ変換部１６は、フリ
ップフロップと、送信ＦＩＦＯ部１５からのライトアド
レスの下位２ビットをデコードする回路とにより構成さ
れ、送信セルのデータ幅を３２ビットから８ビットに変
換する。ＩＮＦ部１７は、外部メモリ部３１とのインタ
フェース部分であり、メッセージ組立て制御部１３とセ
ル分割制御部１４との上位ＣＰＵ部３２からの外部メモ
リアクセス要求が重なったときに調停を行う。外部メモ
リ部３１は、シングルポートメモリ相当のものである。
ップフロップと、送信ＦＩＦＯ部１５からのライトアド
レスの下位２ビットをデコードする回路とにより構成さ
れ、送信セルのデータ幅を３２ビットから８ビットに変
換する。ＩＮＦ部１７は、外部メモリ部３１とのインタ
フェース部分であり、メッセージ組立て制御部１３とセ
ル分割制御部１４との上位ＣＰＵ部３２からの外部メモ
リアクセス要求が重なったときに調停を行う。外部メモ
リ部３１は、シングルポートメモリ相当のものである。
【００１６】図３にセルフォーマットを示す。同図から
明らかなように、ヘッダ部内には、（ａ）ＧＦＣ(Gener
ic Flow Control;一般的フロー制御）／ＶＰＩ(Virtual
Path Identifier；仮想パス識別子）、（ｂ）ＶＰＩ、
（Ｃ）ＶＣＩ(Virtual Channel Identifier;仮想チャネ
ル識別子）、（ｄ）ＰＴ(Payload Type;ペイロード・タ
イプ）、（ｅ）ＣＬＰ(Cell Loss Priority;セル損失優
先表示）等の情報が格納されている。このセル流とメッ
セージとの関係を図４に示す。
明らかなように、ヘッダ部内には、（ａ）ＧＦＣ(Gener
ic Flow Control;一般的フロー制御）／ＶＰＩ(Virtual
Path Identifier；仮想パス識別子）、（ｂ）ＶＰＩ、
（Ｃ）ＶＣＩ(Virtual Channel Identifier;仮想チャネ
ル識別子）、（ｄ）ＰＴ(Payload Type;ペイロード・タ
イプ）、（ｅ）ＣＬＰ(Cell Loss Priority;セル損失優
先表示）等の情報が格納されている。このセル流とメッ
セージとの関係を図４に示す。
【００１７】次に、上記構成のＳＡＲ部１０の動作につ
いて、図５および図６のタイムチャートを参照しつつ説
明する。なお、図５および図６のタイムチャートにおい
て、セル流〜は図１中のセル流〜にそれぞれ対
応している。また、本実施形態に係るＳＡＲ部１０は、
セル先頭信号の周期が１３２ｍｓ〜２．７μｓの範囲の
セル流に対応できるものとする。
いて、図５および図６のタイムチャートを参照しつつ説
明する。なお、図５および図６のタイムチャートにおい
て、セル流〜は図１中のセル流〜にそれぞれ対
応している。また、本実施形態に係るＳＡＲ部１０は、
セル先頭信号の周期が１３２ｍｓ〜２．７μｓの範囲の
セル流に対応できるものとする。
【００１８】先ず、回線側からセル先頭信号に同期して
受信したセルは、そのデータ幅が８ｂｉｔ／３２ｂｉｔ
変換部１１で８ビットから３２ビットに変換され、受信
ＦＩＦＯ部１２で３２ビット幅のＦＩＦＯメモリ部１２
ａに格納される。リード開始ポイント切替え回路１２ｂ
は、回線の速度に対応したリード開始ポイント（ライト
アドレスをデコードした値）をデコーダ２２内に数種類
持っており、それをレジスタ２２に設定された値に基づ
いてセレクタ２４によってセレクトし、そのデコード値
までライトアドレスが進んだ時点で、リード開始タイミ
ングをメッセージ組立て制御部１３に出力する。
受信したセルは、そのデータ幅が８ｂｉｔ／３２ｂｉｔ
変換部１１で８ビットから３２ビットに変換され、受信
ＦＩＦＯ部１２で３２ビット幅のＦＩＦＯメモリ部１２
ａに格納される。リード開始ポイント切替え回路１２ｂ
は、回線の速度に対応したリード開始ポイント（ライト
アドレスをデコードした値）をデコーダ２２内に数種類
持っており、それをレジスタ２２に設定された値に基づ
いてセレクタ２４によってセレクトし、そのデコード値
までライトアドレスが進んだ時点で、リード開始タイミ
ングをメッセージ組立て制御部１３に出力する。
【００１９】メッセージ組立て制御部１３は、リード開
始ポイント切替え回路１２ｂからリード開始タイミング
を受信すると、先ず、受信ＦＩＦＯ部１２からセルのヘ
ッダ部を読み出し、ヘッダ部内のＶＰＩ／ＶＣＩに基づ
いてそのセルの制御情報およびメッセージ組立て用の情
報を外部メモリ部３１から読み出し、その情報を基にこ
のセルを格納するアドレスを抽出する（前処理）。そし
て、ペイロード部を外部メモリ部３１に転送し、抽出し
たアドレスに格納する。
始ポイント切替え回路１２ｂからリード開始タイミング
を受信すると、先ず、受信ＦＩＦＯ部１２からセルのヘ
ッダ部を読み出し、ヘッダ部内のＶＰＩ／ＶＣＩに基づ
いてそのセルの制御情報およびメッセージ組立て用の情
報を外部メモリ部３１から読み出し、その情報を基にこ
のセルを格納するアドレスを抽出する（前処理）。そし
て、ペイロード部を外部メモリ部３１に転送し、抽出し
たアドレスに格納する。
【００２０】ライト開始ポイント切替え回路１５ｂもリ
ード開始ポイント切替え回路１２ｂと同様に、回線の速
度に対応したライト開始ポイント（リードアドレスをデ
コードした値）をデコーダ２２内に数種類持っており、
それをレジスタ２３に設定された値に基づいてセレクタ
２４によってセレクトし、そのデコード値までリードア
ドレスが進んだ時点で、ライト開始タイミングをセル分
割制御部１４に出力する。
ード開始ポイント切替え回路１２ｂと同様に、回線の速
度に対応したライト開始ポイント（リードアドレスをデ
コードした値）をデコーダ２２内に数種類持っており、
それをレジスタ２３に設定された値に基づいてセレクタ
２４によってセレクトし、そのデコード値までリードア
ドレスが進んだ時点で、ライト開始タイミングをセル分
割制御部１４に出力する。
【００２１】セル分割制御部１４は、ライト開始ポイン
ト切替え回路１５ｂからライト開始タイミングを受信す
ると、ＣＰＵ部３２から受信した送信すべきセルのヘッ
ダ情報（ＶＰＩ／ＶＣＩ）から外部メモリ部３１内の制
御情報およびそのメッセージが格納されているアドレス
を抽出する。そして、外部メモリ部３１内のメッセージ
の先頭４８バイトを読み出し、先頭にヘッダ部を付けて
送信ＦＩＦＯ部１５内の３２ビット幅のＦＩＦＯメモリ
部１５ａに格納する。この格納されたセルは、回線側の
セル先頭信号に合わせて読み出され、３２ｂｉｔ／８ｂ
ｉｔ変換部１６で３２ビットから８ビットに変換された
後、回線側に送信される。
ト切替え回路１５ｂからライト開始タイミングを受信す
ると、ＣＰＵ部３２から受信した送信すべきセルのヘッ
ダ情報（ＶＰＩ／ＶＣＩ）から外部メモリ部３１内の制
御情報およびそのメッセージが格納されているアドレス
を抽出する。そして、外部メモリ部３１内のメッセージ
の先頭４８バイトを読み出し、先頭にヘッダ部を付けて
送信ＦＩＦＯ部１５内の３２ビット幅のＦＩＦＯメモリ
部１５ａに格納する。この格納されたセルは、回線側の
セル先頭信号に合わせて読み出され、３２ｂｉｔ／８ｂ
ｉｔ変換部１６で３２ビットから８ビットに変換された
後、回線側に送信される。
【００２２】ＩＮＦ部１７では、メッセージ組立て制御
部１３、セル分割制御部１４および上位ＣＰＵ部３２か
らのメモリアクセス要求の調停を行う。メッセージ組立
て制御部１３とセル分割制御部１４は同等の優先順位で
あり、同時にアクセス要求があった場合は、交互にアク
セスできるようになっている。また、上位ＣＰＵ部３２
についてはメッセージ組立て制御部１３およびセル分割
制御部１４よりも優先順位が低く、これら制御部１３，
１４からアクセス要求がないときのみアクセスできるよ
うになっている。
部１３、セル分割制御部１４および上位ＣＰＵ部３２か
らのメモリアクセス要求の調停を行う。メッセージ組立
て制御部１３とセル分割制御部１４は同等の優先順位で
あり、同時にアクセス要求があった場合は、交互にアク
セスできるようになっている。また、上位ＣＰＵ部３２
についてはメッセージ組立て制御部１３およびセル分割
制御部１４よりも優先順位が低く、これら制御部１３，
１４からアクセス要求がないときのみアクセスできるよ
うになっている。
【００２３】このような優先順位に基づくＩＮＦ部１７
によるメモリアクセス要求の調停により、メッセージ組
立て処理とセル分割処理が重なった場合には、図６の
（１）に示すように、処理時間が１２８０ｎｓとなり、
メッセージ組立て処理とセル分割処理が重ならない場合
には、図６の（２）に示すように、処理時間が７２０ｎ
ｓと短くなるようなことが起こる。
によるメモリアクセス要求の調停により、メッセージ組
立て処理とセル分割処理が重なった場合には、図６の
（１）に示すように、処理時間が１２８０ｎｓとなり、
メッセージ組立て処理とセル分割処理が重ならない場合
には、図６の（２）に示すように、処理時間が７２０ｎ
ｓと短くなるようなことが起こる。
【００２４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、送・受信ＦＩＦＯ部に回線側との速度差を吸収す
るとともに、ＳＡＲ処理時間の差およびタイミングに合
わせる機能を持たせたことにより、従来、内部処理のタ
イミングに合わせるために用いていたバッファ部を削除
できるため、異種回線速度を収容する場合でも、回路規
模（メモリ量）を小さく抑えることができる。
れば、送・受信ＦＩＦＯ部に回線側との速度差を吸収す
るとともに、ＳＡＲ処理時間の差およびタイミングに合
わせる機能を持たせたことにより、従来、内部処理のタ
イミングに合わせるために用いていたバッファ部を削除
できるため、異種回線速度を収容する場合でも、回路規
模（メモリ量）を小さく抑えることができる。
【図１】本発明の一実施形態を示すブロック図である。
【図２】リード／ライト開始ポイント切替え回路の一例
を示すブロック図である。
を示すブロック図である。
【図３】セルフォーマットを示す図である。
【図４】セル流とメッセージとの関係を示す図である。
【図５】本発明に係る回路動作を説明するタイムチャー
ト（その１）である。
ト（その１）である。
【図６】本発明に係る回路動作を説明するタイムチャー
ト（その２）である。
ト（その２）である。
【図７】従来例を示すブロック図である。
【図８】従来例に係る回路動作を説明するタイムチャー
ト（その１）である。
ト（その１）である。
【図９】従来例に係る回路動作を説明するタイムチャー
ト（その２）である。
ト（その２）である。
１０ ＳＡＲ部 １１ ８ｂｉｔ／３２ｂｉｔ変換部 １２ 受信ＦＩＦＯ部 １２ａ リード開始ポイント切替え回路 １３ メッセージ組立て制御部 １４ セル分割制御部 １５ 送信ＦＩＦＯ部 １５ａ ライト開始ポイント切替え回路 １６ ３２ｂｉｔ／８ｂｉｔ変換部 １７ ＩＮＦ（インタフェース）部 ３１ 外部メモリ部 ３２ 上位ＣＰＵ部
Claims (1)
- 【請求項１】 ＡＴＭ方式の各種装置に使用される、プ
ロトコル上のＡＡＬ部における送信のセル先頭信号と受
信のセル先頭信号が非同期の場合の異種回線速度を収容
するＳＡＲ部において、 回線側から受信したセルのデータ幅を変換する受信ビッ
ト変換部と、 回線側の速度によってリード開始タイミングを切り替え
るリード開始ポイント切替え回路を有し、前記受信ビッ
ト変換部で変換されたセルデータを格納する受信メモリ
部と、 前記リード開始ポイント切替え回路からのリード開始タ
イミングによって起動し、前記受信メモリ部から外部メ
モリ部にセルデータを転送しかつメッセージを組み立て
るメッセージ組立て制御部と、 回線側の速度によってライト開始タイミングを切り替え
るライト開始ポイント切替え回路を有する送信メモリ部
と、 前記ライト開始ポインタ切替え回路からのライト開始タ
イミングによって起動し、前記外部メモリ部から前記送
信メモリ部にメッセージをセルに分割して転送するセル
分割制御部と、 前記送信メモリ部からの送信セルのデータ幅を変換して
回線側に送信する送信ビット変換部と、 前記外部メモリ部に対する前記メッセージ組立て制御
部、前記セル分割制御部および外部装置からのメモリア
クセス要求の調停を行うインタフェース部とを備えたこ
とを特徴とする速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28944796A JP3455379B2 (ja) | 1996-10-31 | 1996-10-31 | 速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28944796A JP3455379B2 (ja) | 1996-10-31 | 1996-10-31 | 速度変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10135971A true JPH10135971A (ja) | 1998-05-22 |
| JP3455379B2 JP3455379B2 (ja) | 2003-10-14 |
Family
ID=17743390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28944796A Expired - Fee Related JP3455379B2 (ja) | 1996-10-31 | 1996-10-31 | 速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3455379B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100424850B1 (ko) * | 2001-08-08 | 2004-03-27 | 엘지전자 주식회사 | 데이터 전송 속도 변환 장치 |
| US7292595B2 (en) | 2000-01-07 | 2007-11-06 | Nec Corporation | Input buffer type packet switching equipment |
| JP2008271077A (ja) * | 2007-04-19 | 2008-11-06 | Alpine Electronics Inc | 伝送システム、送信装置、受信装置及びクロック制御方法 |
| CN100444547C (zh) * | 2002-10-29 | 2008-12-17 | 英特尔公司 | 用于网络设备的可配置的发送与接收系统接口 |
-
1996
- 1996-10-31 JP JP28944796A patent/JP3455379B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7292595B2 (en) | 2000-01-07 | 2007-11-06 | Nec Corporation | Input buffer type packet switching equipment |
| KR100424850B1 (ko) * | 2001-08-08 | 2004-03-27 | 엘지전자 주식회사 | 데이터 전송 속도 변환 장치 |
| CN100444547C (zh) * | 2002-10-29 | 2008-12-17 | 英特尔公司 | 用于网络设备的可配置的发送与接收系统接口 |
| JP2008271077A (ja) * | 2007-04-19 | 2008-11-06 | Alpine Electronics Inc | 伝送システム、送信装置、受信装置及びクロック制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3455379B2 (ja) | 2003-10-14 |
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