JPH11261568A - Ａｔｍ通信装置及びその制御・被制御パッケージ並びにそのパッケージ間通信方法 - Google Patents
Ａｔｍ通信装置及びその制御・被制御パッケージ並びにそのパッケージ間通信方法Info
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- JPH11261568A JPH11261568A JP5776098A JP5776098A JPH11261568A JP H11261568 A JPH11261568 A JP H11261568A JP 5776098 A JP5776098 A JP 5776098A JP 5776098 A JP5776098 A JP 5776098A JP H11261568 A JPH11261568 A JP H11261568A
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Abstract
(57)【要約】
【課題】 ＡＴＭ通信装置の内部においてパッケージ等
を制御するデータを送受するＡＴＭ通信装置に関し、制
御データをＵＴＯＰＩＡバスを使用して送出し、各パッ
ケージ間の配線工事を簡素化し、部品数及び実装規模を
減少させる。 【解決手段】 ＡＴＭ通信装置内部に、制御パッケージ
１１と、被制御パッケージ１３と、制御パッケージと被
制御パッケージとを接続したＵＴＯＰＩＡバス１２とを
備え、制御パッケージは、ＡＴＭセルのヘッダ部に制御
セル識別ビットと被制御パッケージアドレスとを含み、
被制御パッケージを制御するデータを有する制御セル
を、前記ＵＴＯＰＩＡバスを介して被制御パッケージに
送出する構成を有し、被制御パッケージは、ＵＴＯＰＩ
Ａバスを介して入力されるＡＴＭセルの制御セル識別ビ
ットを監視し、当該ＡＴＭセルが制御セルであると判定
し、且つ、前記被制御パッケージアドレスが自パッケー
ジアドレスと一致するとき、前記制御セルのデータに従
って自パッケージを制御する構成を有する。
を制御するデータを送受するＡＴＭ通信装置に関し、制
御データをＵＴＯＰＩＡバスを使用して送出し、各パッ
ケージ間の配線工事を簡素化し、部品数及び実装規模を
減少させる。 【解決手段】 ＡＴＭ通信装置内部に、制御パッケージ
１１と、被制御パッケージ１３と、制御パッケージと被
制御パッケージとを接続したＵＴＯＰＩＡバス１２とを
備え、制御パッケージは、ＡＴＭセルのヘッダ部に制御
セル識別ビットと被制御パッケージアドレスとを含み、
被制御パッケージを制御するデータを有する制御セル
を、前記ＵＴＯＰＩＡバスを介して被制御パッケージに
送出する構成を有し、被制御パッケージは、ＵＴＯＰＩ
Ａバスを介して入力されるＡＴＭセルの制御セル識別ビ
ットを監視し、当該ＡＴＭセルが制御セルであると判定
し、且つ、前記被制御パッケージアドレスが自パッケー
ジアドレスと一致するとき、前記制御セルのデータに従
って自パッケージを制御する構成を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、非同期転送モード
（ＡＴＭ：Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅ
ｒ Ｍｏｄｅ）のインタフェースを有するＡＴＭ通信装
置に関し、特に、ＡＴＭ通信装置の内部においてパッケ
ージ等を制御するデータを送受するＡＴＭ通信装置及び
その制御・被制御パッケージ並びにそのパッケージ間通
信方法に関する。本発明の適用対象となるＡＴＭ通信装
置を図６を参照して説明する。
（ＡＴＭ：Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅ
ｒ Ｍｏｄｅ）のインタフェースを有するＡＴＭ通信装
置に関し、特に、ＡＴＭ通信装置の内部においてパッケ
ージ等を制御するデータを送受するＡＴＭ通信装置及び
その制御・被制御パッケージ並びにそのパッケージ間通
信方法に関する。本発明の適用対象となるＡＴＭ通信装
置を図６を参照して説明する。
【０００２】図６はＡＴＭネットワークシステムの一例
を示す図である。同図において、６０はＡＴＭ回線網、
６１はＡＴＭ多重化装置、６２はルータ、６３はＡＴＭ
スイッチ（ＳＷ）装置、６４は時分割多重（ＴＤＭ）装
置、６５は構内交換機（ＰＢＸ）、６６はデータ端末で
ある。
を示す図である。同図において、６０はＡＴＭ回線網、
６１はＡＴＭ多重化装置、６２はルータ、６３はＡＴＭ
スイッチ（ＳＷ）装置、６４は時分割多重（ＴＤＭ）装
置、６５は構内交換機（ＰＢＸ）、６６はデータ端末で
ある。
【０００３】ＡＴＭ回線網６０は、ＡＴＭ多重化装置６
１を介して、ルータ６２、ＡＴＭスイッチ６３、時分割
多重（ＴＤＭ）装置６４、構内交換機（ＰＢＸ）６５、
データ端末６６等を収容する。
１を介して、ルータ６２、ＡＴＭスイッチ６３、時分割
多重（ＴＤＭ）装置６４、構内交換機（ＰＢＸ）６５、
データ端末６６等を収容する。
【０００４】更に、ルータ６２にはイーサネット（登録
商標）ＬＡＮ６７等が収容され、ＡＴＭスイッチ６３に
はＡＴＭ端末６８等が収容され、時分割多重（ＴＤＭ）
装置６４には構内交換機（ＰＢＸ）６５等が収容され、
構内交換機（ＰＢＸ）６５には電話機６９等が収容され
る。なお、ＡＴＭスイッチ６３とＡＴＭ端末６８とによ
りＡＴＭ−ＬＡＮを構成することができる。
商標）ＬＡＮ６７等が収容され、ＡＴＭスイッチ６３に
はＡＴＭ端末６８等が収容され、時分割多重（ＴＤＭ）
装置６４には構内交換機（ＰＢＸ）６５等が収容され、
構内交換機（ＰＢＸ）６５には電話機６９等が収容され
る。なお、ＡＴＭスイッチ６３とＡＴＭ端末６８とによ
りＡＴＭ−ＬＡＮを構成することができる。
【０００５】ＡＴＭ通信装置は、ＡＴＭ回線インタフェ
ースを有し、該ＡＴＭ回線インタフェースを介してＡＴ
Ｍ回線網６０又は他の外部装置と接続され、又、通常Ｕ
ＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ Ｔｅｓｔ Ｏｐｅｒ
ａｔｉｏｎｓ ＰＨＹ Ｉｎｔｅｒｆａｃｅ ｆｏｒ
ＡＴＭ）のインタフェースを内部に有している。
ースを有し、該ＡＴＭ回線インタフェースを介してＡＴ
Ｍ回線網６０又は他の外部装置と接続され、又、通常Ｕ
ＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ Ｔｅｓｔ Ｏｐｅｒ
ａｔｉｏｎｓ ＰＨＹ Ｉｎｔｅｒｆａｃｅ ｆｏｒ
ＡＴＭ）のインタフェースを内部に有している。
【０００６】このＵＴＯＰＩＡインタフェースは、ＡＴ
Ｍフォーラムにおいて提案されているＡＴＭ通信装置内
部のインタフェースで、ＡＴＭセルの物理（ＰＨＹ）レ
イヤにおける標準化したインタフェースである。
Ｍフォーラムにおいて提案されているＡＴＭ通信装置内
部のインタフェースで、ＡＴＭセルの物理（ＰＨＹ）レ
イヤにおける標準化したインタフェースである。
【０００７】上記のように外部装置との接続にＡＴＭ回
線インタフェースの機能を有し、又、装置内部にＵＴＯ
ＰＩＡインタフェースを有するＡＴＭ通信装置は、例え
ば、図６に示すＡＴＭ多重化装置６１、ルータ６２、Ａ
ＴＭスイッチ６３及びＡＴＭ端末６８等であり、それら
のＡＴＭ通信装置が本発明の適用対象となるＡＴＭ通信
装置である。なお、図６においてＡＴＭ通信装置には斜
線を施してある。
線インタフェースの機能を有し、又、装置内部にＵＴＯ
ＰＩＡインタフェースを有するＡＴＭ通信装置は、例え
ば、図６に示すＡＴＭ多重化装置６１、ルータ６２、Ａ
ＴＭスイッチ６３及びＡＴＭ端末６８等であり、それら
のＡＴＭ通信装置が本発明の適用対象となるＡＴＭ通信
装置である。なお、図６においてＡＴＭ通信装置には斜
線を施してある。
【０００８】
【従来の技術】図７は従来のＡＴＭ通信装置の説明図で
ある。同図において、７１は制御パッケージ、７１−１
はＵＴＯＰＩＡインタフェース（ＩＦ）部、７１−２は
制御インタフェース部、７２はＵＴＯＰＩＡバス、７３
は制御バス、７４は被制御パッケージ、７４−１はＵＴ
ＯＰＩＡインタフェース（ＩＦ）部、７４−２は制御イ
ンタフェース部、７４−３はＡＴＭ回線インタフェース
部である。又、同図において、白四角の記号は通常のＡ
ＴＭセルＣｅを示し、黒四角の記号は制御データ信号Ｄ
con を示す。
ある。同図において、７１は制御パッケージ、７１−１
はＵＴＯＰＩＡインタフェース（ＩＦ）部、７１−２は
制御インタフェース部、７２はＵＴＯＰＩＡバス、７３
は制御バス、７４は被制御パッケージ、７４−１はＵＴ
ＯＰＩＡインタフェース（ＩＦ）部、７４−２は制御イ
ンタフェース部、７４−３はＡＴＭ回線インタフェース
部である。又、同図において、白四角の記号は通常のＡ
ＴＭセルＣｅを示し、黒四角の記号は制御データ信号Ｄ
con を示す。
【０００９】ＡＴＭ通信装置において、制御パッケージ
７１と被制御パッケージ７４との間はＵＴＯＰＩＡバス
７２により接続され、ＡＴＭセルＣｅはこのＵＴＯＰＩ
Ａバス７２を介して、各パッケージ間で送受される。
７１と被制御パッケージ７４との間はＵＴＯＰＩＡバス
７２により接続され、ＡＴＭセルＣｅはこのＵＴＯＰＩ
Ａバス７２を介して、各パッケージ間で送受される。
【００１０】ＡＴＭ通信装置における各パッケージに
は、ＵＴＯＰＩＡインタフェース部７１−１，７４−１
が実装され、前記ＵＴＯＰＩＡバス７２によるＡＴＭセ
ルＣｅの送受は、該ＵＴＯＰＩＡインタフェース部７１
−１，７４−１を介して各パッケージで行われる。な
お、ＵＴＯＰＩＡインタフェースは、汎用のＡＴＭ系用
のＬＳＩ等に通常実装されるインタフェースである。
は、ＵＴＯＰＩＡインタフェース部７１−１，７４−１
が実装され、前記ＵＴＯＰＩＡバス７２によるＡＴＭセ
ルＣｅの送受は、該ＵＴＯＰＩＡインタフェース部７１
−１，７４−１を介して各パッケージで行われる。な
お、ＵＴＯＰＩＡインタフェースは、汎用のＡＴＭ系用
のＬＳＩ等に通常実装されるインタフェースである。
【００１１】しかし、前記ＵＴＯＰＩＡインタフェース
は、ＡＴＭセルのみを伝送するためのインタフェースで
あるため、各パッケージを制御するための制御データ信
号Ｄcon の送受には、ＵＴＯＰＩＡバス７２とは別に制
御バス７３を設け、更にそのデータ信号のインタフェー
スのための制御インタフェース７１−２，７４−２及び
通信コントローラ（図示は省略）を、各パッケージ７
１，７４に設けておく必要があった。
は、ＡＴＭセルのみを伝送するためのインタフェースで
あるため、各パッケージを制御するための制御データ信
号Ｄcon の送受には、ＵＴＯＰＩＡバス７２とは別に制
御バス７３を設け、更にそのデータ信号のインタフェー
スのための制御インタフェース７１−２，７４−２及び
通信コントローラ（図示は省略）を、各パッケージ７
１，７４に設けておく必要があった。
【００１２】
【発明が解決しようとする課題】このように、従来のＡ
ＴＭ通信装置は、ＵＴＯＰＩＡバス７２の外に、パッケ
ージを制御するための専用の通信コントローラや制御イ
ンタフェース、制御バスを設けていたため、制御パッケ
ージ７１と被制御パッケージ７４との間のインタフェー
ス信号が増え、接続コネクタのピンネックやバックボー
ド等の配線工事が複雑化、煩雑化し、又、パッケージ
数、プリント板の層数、コネクタのピン数等の部品数及
び実装規模が増大し、ＡＴＭ通信装置全体のコス卜アッ
プにもなっていた。
ＴＭ通信装置は、ＵＴＯＰＩＡバス７２の外に、パッケ
ージを制御するための専用の通信コントローラや制御イ
ンタフェース、制御バスを設けていたため、制御パッケ
ージ７１と被制御パッケージ７４との間のインタフェー
ス信号が増え、接続コネクタのピンネックやバックボー
ド等の配線工事が複雑化、煩雑化し、又、パッケージ
数、プリント板の層数、コネクタのピン数等の部品数及
び実装規模が増大し、ＡＴＭ通信装置全体のコス卜アッ
プにもなっていた。
【００１３】本発明は、制御パッケージから各被制御パ
ッケージへ送出する制御データをＵＴＯＰＩＡバスを使
用して送出するようにし、制御バス及び制御インタフェ
ース並びにそれらの通信コントローラを設けず、各パッ
ケージ間の配線工事を簡素化し、部品数及び実装規模を
減少させ、ＡＴＭ通信装置全体のコス卜を低下させるこ
とを目的とする。
ッケージへ送出する制御データをＵＴＯＰＩＡバスを使
用して送出するようにし、制御バス及び制御インタフェ
ース並びにそれらの通信コントローラを設けず、各パッ
ケージ間の配線工事を簡素化し、部品数及び実装規模を
減少させ、ＡＴＭ通信装置全体のコス卜を低下させるこ
とを目的とする。
【００１４】
【課題を解決するための手段】本発明のＡＴＭ通信装置
は、（１）ＡＴＭ通信装置内部に、制御パッケージと、
被制御パッケージと、前記制御パッケージと被制御パッ
ケージとを接続したＵＴＯＰＩＡバスとを備え、前記制
御パッケージは、ＡＴＭセルのヘッダ部に制御セル識別
ビットと被制御パッケージアドレスとを含み、被制御パ
ッケージを制御するデータを有する制御セルを、前記Ｕ
ＴＯＰＩＡバスを介して被制御パッケージに送出する構
成を有し、前記被制御パッケージは、前記ＵＴＯＰＩＡ
バスを介して入力されるＡＴＭセルの前記制御セル識別
ビットを監視し、当該ＡＴＭセルが制御セルであると判
定し、且つ、前記被制御パッケージアドレスが自パッケ
ージアドレスと一致するとき、前記制御セルのデータに
従って自パッケージを制御する構成を有するものであ
る。
は、（１）ＡＴＭ通信装置内部に、制御パッケージと、
被制御パッケージと、前記制御パッケージと被制御パッ
ケージとを接続したＵＴＯＰＩＡバスとを備え、前記制
御パッケージは、ＡＴＭセルのヘッダ部に制御セル識別
ビットと被制御パッケージアドレスとを含み、被制御パ
ッケージを制御するデータを有する制御セルを、前記Ｕ
ＴＯＰＩＡバスを介して被制御パッケージに送出する構
成を有し、前記被制御パッケージは、前記ＵＴＯＰＩＡ
バスを介して入力されるＡＴＭセルの前記制御セル識別
ビットを監視し、当該ＡＴＭセルが制御セルであると判
定し、且つ、前記被制御パッケージアドレスが自パッケ
ージアドレスと一致するとき、前記制御セルのデータに
従って自パッケージを制御する構成を有するものであ
る。
【００１５】又、本発明のＡＴＭ通信装置における制御
パッケージは、（２）制御用プロセッサと、制御セル終
端部と、ＵＴＯＰＩＡインタフェース部とを備え、ＡＴ
Ｍセルのヘッダ部に制御セル識別ビットと被制御パッケ
ージアドレスとを含み、被制御パッケージを制御するデ
ータを有する制御セルを、前記ＵＴＯＰＩＡインタフェ
ース部を介して送出する構成を有するものである。
パッケージは、（２）制御用プロセッサと、制御セル終
端部と、ＵＴＯＰＩＡインタフェース部とを備え、ＡＴ
Ｍセルのヘッダ部に制御セル識別ビットと被制御パッケ
ージアドレスとを含み、被制御パッケージを制御するデ
ータを有する制御セルを、前記ＵＴＯＰＩＡインタフェ
ース部を介して送出する構成を有するものである。
【００１６】又、本発明のＡＴＭ通信装置における被制
御パッケージは、（３）制御セル終端部とＵＴＯＰＩＡ
インタフェース部とを備え、前記ＵＴＯＰＩＡインタフ
ェース部を介して入力されるＡＴＭセルのヘッダ部の制
御セル識別ビットを監視し、当該ＡＴＭセルが制御セル
であると判定し、且つ、前記ＡＴＭセルのヘッダ部の被
制御パッケージアドレスが自パッケージアドレスと一致
するとき、前記制御セルのデータに従って自パッケージ
を制御する構成を有するものである。
御パッケージは、（３）制御セル終端部とＵＴＯＰＩＡ
インタフェース部とを備え、前記ＵＴＯＰＩＡインタフ
ェース部を介して入力されるＡＴＭセルのヘッダ部の制
御セル識別ビットを監視し、当該ＡＴＭセルが制御セル
であると判定し、且つ、前記ＡＴＭセルのヘッダ部の被
制御パッケージアドレスが自パッケージアドレスと一致
するとき、前記制御セルのデータに従って自パッケージ
を制御する構成を有するものである。
【００１７】又、本発明のＡＴＭ通信装置におけるパッ
ケージ間通信方法は、（４）ＡＴＭセルヘッダ部に制御
セル識別ビットと被制御パッケージアドレスとを含み、
被制御パッケージを制御するデータを有する制御セル
を、制御パッケージからＵＴＯＰＩＡバスを介して被制
御パッケージに送出する過程と、被制御パッケージで、
前記ＵＴＯＰＩＡバスを介して入力されるＡＴＭセルの
前記制御セル識別ビットを監視し、当該ＡＴＭセルが制
御セルであると判定し、且つ、前記被制御パッケージア
ドレスが自パッケージアドレスと一致するとき、前記制
御セルを自パッケージに取り込むこと過程とを含むもの
である。
ケージ間通信方法は、（４）ＡＴＭセルヘッダ部に制御
セル識別ビットと被制御パッケージアドレスとを含み、
被制御パッケージを制御するデータを有する制御セル
を、制御パッケージからＵＴＯＰＩＡバスを介して被制
御パッケージに送出する過程と、被制御パッケージで、
前記ＵＴＯＰＩＡバスを介して入力されるＡＴＭセルの
前記制御セル識別ビットを監視し、当該ＡＴＭセルが制
御セルであると判定し、且つ、前記被制御パッケージア
ドレスが自パッケージアドレスと一致するとき、前記制
御セルを自パッケージに取り込むこと過程とを含むもの
である。
【００１８】
【発明の実施の形態】図１は本発明の実施の形態のＡＴ
Ｍ通信装置の説明図である。同図において、１１は制御
パッケージ、１１−１はＵＴＯＰＩＡインタフェース
（ＩＦ）部、１２はＵＴＯＰＩＡバス、１３は被制御パ
ッケージ、１３−１はＵＴＯＰＩＡインタフェース（Ｉ
Ｆ）部、１３−２はＡＴＭ回線インタフェース部であ
る。又、同図において、白四角の記号は通常のＡＴＭセ
ルＣｅを示し、黒四角の記号は制御セルＣcon を示す。
Ｍ通信装置の説明図である。同図において、１１は制御
パッケージ、１１−１はＵＴＯＰＩＡインタフェース
（ＩＦ）部、１２はＵＴＯＰＩＡバス、１３は被制御パ
ッケージ、１３−１はＵＴＯＰＩＡインタフェース（Ｉ
Ｆ）部、１３−２はＡＴＭ回線インタフェース部であ
る。又、同図において、白四角の記号は通常のＡＴＭセ
ルＣｅを示し、黒四角の記号は制御セルＣcon を示す。
【００１９】図１に示すように本発明の実施の形態のＡ
ＴＭ通信装置は、通常のＡＴＭセルＣｅと制御セルＣco
n とを共にＵＴＯＰＩＡバス１２上に混在させて伝送
し、制御セルＣcon を制御したいパッケージに送信して
該パッケージの制御を行うものである。
ＴＭ通信装置は、通常のＡＴＭセルＣｅと制御セルＣco
n とを共にＵＴＯＰＩＡバス１２上に混在させて伝送
し、制御セルＣcon を制御したいパッケージに送信して
該パッケージの制御を行うものである。
【００２０】通常のＡＴＭセルＣｅと制御セルＣcon と
を混在させて伝送するためには、ＵＴＯＰＩＡバス１２
に充分な伝送帯域が確保されていなければならない。そ
こで、ＵＴＯＰＩＡバスの伝送帯域について以下に説明
する。
を混在させて伝送するためには、ＵＴＯＰＩＡバス１２
に充分な伝送帯域が確保されていなければならない。そ
こで、ＵＴＯＰＩＡバスの伝送帯域について以下に説明
する。
【００２１】同期ディジタルハイアラーキの基本ビット
レートの１５５Ｍｂｐｓのインタフェースを有する同期
転送モジュール（ＳＴＭ−１：Ｓｙｎｃｈｒｏｎｏｕｓ
Ｔｒａｎｓｐｏｒｔ Ｍｏｄｕｌｅ）のぺイロード部
は約１５０Ｍｂｐｓの伝送速度であるため、主信号をＡ
ＴＭ通信装置内のバスで伝送するための帯域は１５０Ｍ
ｂｐｓあればよい。
レートの１５５Ｍｂｐｓのインタフェースを有する同期
転送モジュール（ＳＴＭ−１：Ｓｙｎｃｈｒｏｎｏｕｓ
Ｔｒａｎｓｐｏｒｔ Ｍｏｄｕｌｅ）のぺイロード部
は約１５０Ｍｂｐｓの伝送速度であるため、主信号をＡ
ＴＭ通信装置内のバスで伝送するための帯域は１５０Ｍ
ｂｐｓあればよい。
【００２２】標準化されたＵＴＯＰＩＡバスの最高クロ
ック周波数は２５ＭＨｚであり、１５５Ｍｂｐｓのビッ
トレートに対して通常８ビットの並列処理を行うので、
ＵＴＯＰＩＡバスの伝送帯域は、８ビット×２５ＭＨｚ
＝２００Ｍｂｐｓとなり、少なくとも４５Ｍｂｐｓ以上
の帯域の余裕があることになる。。
ック周波数は２５ＭＨｚであり、１５５Ｍｂｐｓのビッ
トレートに対して通常８ビットの並列処理を行うので、
ＵＴＯＰＩＡバスの伝送帯域は、８ビット×２５ＭＨｚ
＝２００Ｍｂｐｓとなり、少なくとも４５Ｍｂｐｓ以上
の帯域の余裕があることになる。。
【００２３】従って、この余っている帯域を使用して、
制御セルＣcon を送受すれば、ＵＴＯＰＩＡバスを使用
しても、通常のＡＴＭセルＣｅの伝送には全く影響を与
えることなく、パッケージの制御を行うことができるこ
ととなる。
制御セルＣcon を送受すれば、ＵＴＯＰＩＡバスを使用
しても、通常のＡＴＭセルＣｅの伝送には全く影響を与
えることなく、パッケージの制御を行うことができるこ
ととなる。
【００２４】但し、通常のＡＴＭセルＣｅと制御セルＣ
con とは、同一のＵＴＯＰＩＡバス上に伝送されるた
め、被制御パッケージは、ＵＴＯＰＩＡバス上のセルが
通常のＡＴＭセルＣｅか制御セルＣcon かを判別、自パ
ッケージ宛の制御セルＣcon のみを取り込むように構成
されていなければならない。
con とは、同一のＵＴＯＰＩＡバス上に伝送されるた
め、被制御パッケージは、ＵＴＯＰＩＡバス上のセルが
通常のＡＴＭセルＣｅか制御セルＣcon かを判別、自パ
ッケージ宛の制御セルＣcon のみを取り込むように構成
されていなければならない。
【００２５】図２はＡＴＭセルと制御セルとを判別する
ためのフォーマットの説明図である。同図は標準化され
ているＡＴＭセル全体のフォーマットを示し、ＡＴＭセ
ルは５オクテットのヘッダ部と４８オクテットのペイロ
ードの５３オクテットにより構成され、ヘッダ部のＧＦ
Ｃ（Ｇｅｎｅｒａｌ Ｆ１ｏｗ Ｃｏｎｔｒｏｌ）は一
般的フロー制御、ＶＰＩ（Ｖｉｒｔｕａ１ Ｐａｔｈ
Ｉｄｅｎｔｉｆｅｒ）は仮想パス識別子、ＶＣＩ（Ｖｉ
ｒｔｕａ１ Ｃｈａｎｎｅ１ Ｉｄｅｎｔｉｆｉｅｒ）
は仮想チャネル識別子、ＰＴ（Ｐａｙ１ｏａｄ Ｔｙｐ
ｅ）はペイロードタイプ表示、ＣＬＰ（Ｃｅ１１ Ｌｏ
ｓｓ Ｐｒｉｏｒｉｔｙ）はセル損失優先表示、ＨＥＣ
（Ｈｅａｄｅｒ Ｅｒｒｏｒ Ｃｈｅｃｋ）はヘッダ誤
り制御の情報をそれぞれ格納するフィールドである。
ためのフォーマットの説明図である。同図は標準化され
ているＡＴＭセル全体のフォーマットを示し、ＡＴＭセ
ルは５オクテットのヘッダ部と４８オクテットのペイロ
ードの５３オクテットにより構成され、ヘッダ部のＧＦ
Ｃ（Ｇｅｎｅｒａｌ Ｆ１ｏｗ Ｃｏｎｔｒｏｌ）は一
般的フロー制御、ＶＰＩ（Ｖｉｒｔｕａ１ Ｐａｔｈ
Ｉｄｅｎｔｉｆｅｒ）は仮想パス識別子、ＶＣＩ（Ｖｉ
ｒｔｕａ１ Ｃｈａｎｎｅ１ Ｉｄｅｎｔｉｆｉｅｒ）
は仮想チャネル識別子、ＰＴ（Ｐａｙ１ｏａｄ Ｔｙｐ
ｅ）はペイロードタイプ表示、ＣＬＰ（Ｃｅ１１ Ｌｏ
ｓｓ Ｐｒｉｏｒｉｔｙ）はセル損失優先表示、ＨＥＣ
（Ｈｅａｄｅｒ Ｅｒｒｏｒ Ｃｈｅｃｋ）はヘッダ誤
り制御の情報をそれぞれ格納するフィールドである。
【００２６】ここで、制御セルであるか通常のＡＴＭセ
ルであるかの判別は、例えば、ＡＴＭセルのへッダ部に
含まれるＶＰＩフィールド又はＶＣＩフイールドのうち
の１ビットを使用して判別することとする。
ルであるかの判別は、例えば、ＡＴＭセルのへッダ部に
含まれるＶＰＩフィールド又はＶＣＩフイールドのうち
の１ビットを使用して判別することとする。
【００２７】図２の斜線部に示すように、例えば、ＶＣ
Ｉフイールドの最上位ビットを、制御セル識別ビットと
し、該制御セル識別ビットが‘１’のときは制御セルで
あり、該制御セル識別ビットが‘０’のときは通常のＡ
ＴＭセルであると定義しておくことができる。
Ｉフイールドの最上位ビットを、制御セル識別ビットと
し、該制御セル識別ビットが‘１’のときは制御セルで
あり、該制御セル識別ビットが‘０’のときは通常のＡ
ＴＭセルであると定義しておくことができる。
【００２８】そして、被制御パッケージアドレスは、Ｖ
ＰＩフィールド又はＶＣＩフイールドのうちの数ビット
を使用して書込み、該ＶＰＩフィールド又はＶＣＩフイ
ールドにより制御セルの送信先パッケージを指定するこ
とができる。なお、アドレスとして使用するビット数は
パッケージ数によって異なるものとなる。
ＰＩフィールド又はＶＣＩフイールドのうちの数ビット
を使用して書込み、該ＶＰＩフィールド又はＶＣＩフイ
ールドにより制御セルの送信先パッケージを指定するこ
とができる。なお、アドレスとして使用するビット数は
パッケージ数によって異なるものとなる。
【００２９】ＶＰＩフィールド又はＶＣＩフイールドの
値は、ＡＴＭセルを、ＡＴＭ通信装置の外部に送出する
ときは、規定された所定の値を書き込む必要があるが、
ＡＴＭ通信装置の内部では任意に書き換えることがで
き、又、通常、仮想パス識別子ＶＰＩ又は仮想チャネル
識別子ＶＣＩは、使用されていない値が多数あるので、
ＶＰＩフィールド又はＶＣＩフイールドを用いて、制御
セルとＡＴＭセルとを区別する情報及び被制御パッケー
ジアドレス情報とすることができる。
値は、ＡＴＭセルを、ＡＴＭ通信装置の外部に送出する
ときは、規定された所定の値を書き込む必要があるが、
ＡＴＭ通信装置の内部では任意に書き換えることがで
き、又、通常、仮想パス識別子ＶＰＩ又は仮想チャネル
識別子ＶＣＩは、使用されていない値が多数あるので、
ＶＰＩフィールド又はＶＣＩフイールドを用いて、制御
セルとＡＴＭセルとを区別する情報及び被制御パッケー
ジアドレス情報とすることができる。
【００３０】前記制御セル識別ビットの監視により、制
御セルであることを検出した被制御パッケージは、被制
御パッケージアドレスのチェックを行う。パッケージア
ドレスが自パッケージのアドレスの揚合は制御セルを自
パッケージに取り込み、セルのぺイロード部に格納され
ている制御データに従ってパッケージ制御を行い、又、
制御セルにより制御パッケージへの応答を行う。
御セルであることを検出した被制御パッケージは、被制
御パッケージアドレスのチェックを行う。パッケージア
ドレスが自パッケージのアドレスの揚合は制御セルを自
パッケージに取り込み、セルのぺイロード部に格納され
ている制御データに従ってパッケージ制御を行い、又、
制御セルにより制御パッケージへの応答を行う。
【００３１】図３は本発明の実施の形態のＡＴＭスイッ
チ（ＳＷ）装置の説明図である。前記本発明のＡＴＭ通
信装置の一例としてＡＴＭスイッチ（ＳＷ）装置を具体
例として取り上げて説明する。
チ（ＳＷ）装置の説明図である。前記本発明のＡＴＭ通
信装置の一例としてＡＴＭスイッチ（ＳＷ）装置を具体
例として取り上げて説明する。
【００３２】図３において、３０はＡＴＭスイッチ（Ｓ
Ｗ）装置、３１は制御部、３２−１，３２−２はＵＴＯ
ＰＩＡバス、３３はＡＴＭセル交換部、３４は回線部で
ある。ＡＴＭスイッチ（ＳＷ）装置３０内では、制御セ
ルＣcon と通常の主信号のＡＴＭセルＣｅとがＵＴＯＰ
ＩＡバス３２−１，３２−２上を流れる。
Ｗ）装置、３１は制御部、３２−１，３２−２はＵＴＯ
ＰＩＡバス、３３はＡＴＭセル交換部、３４は回線部で
ある。ＡＴＭスイッチ（ＳＷ）装置３０内では、制御セ
ルＣcon と通常の主信号のＡＴＭセルＣｅとがＵＴＯＰ
ＩＡバス３２−１，３２−２上を流れる。
【００３３】制御部３１は、制御セル終端部３１−１及
びＵＴＯＰＩＡインタフェース（ＩＦ）部３１−２を備
え、制御セル終端部３１−１から、制御したいパッケー
ジ宛の制御セルＣcon を生成してＵＴＯＰＩＡインタフ
ェース（ＩＦ）部３１−２を介して送信し、又、被制御
パッケージからの応答データ信号等の制御セルＣcon
を、ＵＴＯＰＩＡインタフェース（ＩＦ）部３１−２及
び制御セル終端部３１−１を介して受信する。
びＵＴＯＰＩＡインタフェース（ＩＦ）部３１−２を備
え、制御セル終端部３１−１から、制御したいパッケー
ジ宛の制御セルＣcon を生成してＵＴＯＰＩＡインタフ
ェース（ＩＦ）部３１−２を介して送信し、又、被制御
パッケージからの応答データ信号等の制御セルＣcon
を、ＵＴＯＰＩＡインタフェース（ＩＦ）部３１−２及
び制御セル終端部３１−１を介して受信する。
【００３４】制御部３１とＡＴＭセル交換部３３との間
はＵＴＯＰＩＡバス３２−１を介して接続され、ＡＴＭ
セル交換部３３は、制御部３１との間で送受する制御セ
ルＣcon を、制御セル終端部３３−１により終端し、
又、ＵＴＯＰＩＡインタフェース（ＩＦ）部３３−２及
びＵＴＯＰＩＡバス３３−３，３２−２を介して、回線
部３４との間で制御セルＣcon を送受する。
はＵＴＯＰＩＡバス３２−１を介して接続され、ＡＴＭ
セル交換部３３は、制御部３１との間で送受する制御セ
ルＣcon を、制御セル終端部３３−１により終端し、
又、ＵＴＯＰＩＡインタフェース（ＩＦ）部３３−２及
びＵＴＯＰＩＡバス３３−３，３２−２を介して、回線
部３４との間で制御セルＣcon を送受する。
【００３５】ＡＴＭセル交換部３３では、制御セル識別
ビットにより、受信したセルが制御セルＣcon であるこ
とを検出し、且つ、制御セルＣcon のへッダ部のＶＰＩ
又はＶＣＩフィールドのパッケージアドレスが自パッケ
ージ宛てであることを検出した場合には、制御セルを終
端し、制御セルＣcon の制御データに応じた制御を行
う。自パッケージ宛てでない制御セルＣcon は終端せ
ず、回線部３４に送出する。
ビットにより、受信したセルが制御セルＣcon であるこ
とを検出し、且つ、制御セルＣcon のへッダ部のＶＰＩ
又はＶＣＩフィールドのパッケージアドレスが自パッケ
ージ宛てであることを検出した場合には、制御セルを終
端し、制御セルＣcon の制御データに応じた制御を行
う。自パッケージ宛てでない制御セルＣcon は終端せ
ず、回線部３４に送出する。
【００３６】回線部３４は、制御部３１により自パッケ
ージの宛て先がへッダに書き込まれた制御セルＣcon を
終端し、制御セルＣcon の制御データに従った制御を制
御対象回路に出力する。回線部３４は、制御セル終端
部、ＵＴＯＰＩＡインタフェース（ＩＦ）部、ＡＴＭ終
端部、回線終端部を備えているが、その構成については
第５図を参照して後述する。
ージの宛て先がへッダに書き込まれた制御セルＣcon を
終端し、制御セルＣcon の制御データに従った制御を制
御対象回路に出力する。回線部３４は、制御セル終端
部、ＵＴＯＰＩＡインタフェース（ＩＦ）部、ＡＴＭ終
端部、回線終端部を備えているが、その構成については
第５図を参照して後述する。
【００３７】図４は本発明の実施の形態のＡＴＭ通信装
置の制御パッケージの説明図である。同図において、４
０はＡＴＭ通信装置の制御パッケージ、４１は制御用プ
ロセッサ、４２は制御セル終端部、４３はＵＴＯＰＩＡ
インタフェース（ＩＦ）部である。
置の制御パッケージの説明図である。同図において、４
０はＡＴＭ通信装置の制御パッケージ、４１は制御用プ
ロセッサ、４２は制御セル終端部、４３はＵＴＯＰＩＡ
インタフェース（ＩＦ）部である。
【００３８】制御用プロセッサ４１から出力される制御
データを、制御セル終端部４２により制御セルＣcon と
してセル化し、ＵＴＯＰＩＡインタフェース（ＩＦ）部
４３により、ＵＴＯＰＩＡインタフェースの規格に合っ
た物理レイヤ信号に変換して制御セルＣcon を送出す
る。
データを、制御セル終端部４２により制御セルＣcon と
してセル化し、ＵＴＯＰＩＡインタフェース（ＩＦ）部
４３により、ＵＴＯＰＩＡインタフェースの規格に合っ
た物理レイヤ信号に変換して制御セルＣcon を送出す
る。
【００３９】制御セルＣcon は、前述したように、例え
ば、ＡＴＭセルヘッダ部のＶＣＩフィールドの最上位ビ
ットを‘１’とし、そのビット以外のＶＰＩ又はＶＣＩ
のフイールドに被制御パッケージのアドレスを書き込
み、ペイロード部に制御データを書き込むことにより、
制御セル終端部４２により生成され、ＵＴＯＰＩＡイン
タフェース（ＩＦ）部４３からＵＴＯＰＩＡバスに送出
される。
ば、ＡＴＭセルヘッダ部のＶＣＩフィールドの最上位ビ
ットを‘１’とし、そのビット以外のＶＰＩ又はＶＣＩ
のフイールドに被制御パッケージのアドレスを書き込
み、ペイロード部に制御データを書き込むことにより、
制御セル終端部４２により生成され、ＵＴＯＰＩＡイン
タフェース（ＩＦ）部４３からＵＴＯＰＩＡバスに送出
される。
【００４０】図５は本発明の実施の形態のＡＴＭ通信装
置の被制御パッケージの説明図である。同図において、
５０は被制御パッケージ、５１は制御セル終端部、５２
は制御対象回路、５３はＵＴＯＰＩＡインタフェース
（ＩＦ）部、５４はＡＴＭ終端部、５５は回線終端部で
ある。
置の被制御パッケージの説明図である。同図において、
５０は被制御パッケージ、５１は制御セル終端部、５２
は制御対象回路、５３はＵＴＯＰＩＡインタフェース
（ＩＦ）部、５４はＡＴＭ終端部、５５は回線終端部で
ある。
【００４１】制御セル終端部５１は、制御パッケージか
ら送出された制御セルを終端し、例えば、制御セル識別
ビットであるＶＣＩフィールドの最上位ビットが‘１’
であるかどうかを判定し、そのビットが‘１’であり、
且つ、ＶＰＩ又はＶＣＩのフイールドに書き込まれた被
制御パッケージアドレスが、自パッケージのアドレスで
あることを認識すると、制御セルのデータを制御対象回
路５２に出力し、制御対象回路５２は制御セルのデータ
に従って制御を行う。
ら送出された制御セルを終端し、例えば、制御セル識別
ビットであるＶＣＩフィールドの最上位ビットが‘１’
であるかどうかを判定し、そのビットが‘１’であり、
且つ、ＶＰＩ又はＶＣＩのフイールドに書き込まれた被
制御パッケージアドレスが、自パッケージのアドレスで
あることを認識すると、制御セルのデータを制御対象回
路５２に出力し、制御対象回路５２は制御セルのデータ
に従って制御を行う。
【００４２】又、ＡＴＭ終端部５４は、ＡＴＭセルを終
端し、ＡＴＭセルを回線終端部５５に送出する。前記制
御セル識別ビットの監視により、制御セルと判別された
セルは、回線終端部５５に送出しない。回線終端部５５
は、ＡＴＭ終端部５４から送出されたＡＴＭセルをＡＴ
Ｍ回線インタフェース準拠した信号でＡＴＭ回線に送出
する。
端し、ＡＴＭセルを回線終端部５５に送出する。前記制
御セル識別ビットの監視により、制御セルと判別された
セルは、回線終端部５５に送出しない。回線終端部５５
は、ＡＴＭ終端部５４から送出されたＡＴＭセルをＡＴ
Ｍ回線インタフェース準拠した信号でＡＴＭ回線に送出
する。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
制御パッケージから各被制御パッケージへ送出する制御
データをＵＴＯＰＩＡバスを使用して送出することによ
り、制御バス及び制御インタフェース並びにそれらの通
信コントラーラ等が不要となり、各パッケージ間の接続
コネクタのピンネックやバックボードの配線工事が簡素
化されるとともに、パッケージ数、プリント板の層数、
コネクタのピン数等の部品数及び実装規模が減少し、Ａ
ＴＭ通信装置全体のコス卜を低下させることができる利
点がある。
制御パッケージから各被制御パッケージへ送出する制御
データをＵＴＯＰＩＡバスを使用して送出することによ
り、制御バス及び制御インタフェース並びにそれらの通
信コントラーラ等が不要となり、各パッケージ間の接続
コネクタのピンネックやバックボードの配線工事が簡素
化されるとともに、パッケージ数、プリント板の層数、
コネクタのピン数等の部品数及び実装規模が減少し、Ａ
ＴＭ通信装置全体のコス卜を低下させることができる利
点がある。
【図１】本発明の実施の形態のＡＴＭ通信装置の説明図
である。
である。
【図２】ＡＴＭセルと制御セルとを判別するためのフォ
ーマットの説明図である。
ーマットの説明図である。
【図３】本発明の実施の形態のＡＴＭスイッチ（ＳＷ）
装置の説明図である。
装置の説明図である。
【図４】本発明の実施の形態のＡＴＭ通信装置の制御パ
ッケージの説明図である。
ッケージの説明図である。
【図５】本発明の実施の形態のＡＴＭ通信装置の被制御
パッケージの説明図である。
パッケージの説明図である。
【図６】ＡＴＭネットワークシステムの一例を示す図で
ある。
ある。
【図７】従来のＡＴＭ通信装置の説明図である。
１１ 制御パッケージ １１−１ ＵＴＯＰＩＡインタフェース（ＩＦ）部 １２ ＵＴＯＰＩＡバス １３ 被制御パッケージ １３−１ ＵＴＯＰＩＡインタフェース（ＩＦ）部 １３−２ ＡＴＭ回線インタフェース部 Ｃｅ 通常のＡＴＭセル Ｃcon 制御セル
Claims (4)
- 【請求項１】 ＡＴＭ通信装置内部に、制御パッケージ
と、被制御パッケージと、前記制御パッケージと被制御
パッケージとを接続したＵＴＯＰＩＡバスとを備え、 前記制御パッケージは、ＡＴＭセルのヘッダ部に制御セ
ル識別ビットと被制御パッケージアドレスとを含み、被
制御パッケージを制御するデータを有する制御セルを、
前記ＵＴＯＰＩＡバスを介して被制御パッケージに送出
する構成を有し、 前記被制御パッケージは、前記ＵＴＯＰＩＡバスを介し
て入力されるＡＴＭセルの前記制御セル識別ビットを監
視し、当該ＡＴＭセルが制御セルであると判定し、且
つ、前記被制御パッケージアドレスが自パッケージアド
レスと一致するとき、前記制御セルのデータに従って自
パッケージを制御する構成を有することを特徴とするＡ
ＴＭ通信装置。 - 【請求項２】 制御用プロセッサと、制御セル終端部
と、ＵＴＯＰＩＡインタフェース部とを備え、 ＡＴＭセルのヘッダ部に制御セル識別ビットと被制御パ
ッケージアドレスとを含み、被制御パッケージを制御す
るデータを有する制御セルを、前記ＵＴＯＰＩＡインタ
フェース部を介して送出する構成を有することを特徴と
するＡＴＭ通信装置における制御パッケージ。 - 【請求項３】 制御セル終端部とＵＴＯＰＩＡインタフ
ェース部とを備え、 前記ＵＴＯＰＩＡインタフェース部を介して入力される
ＡＴＭセルのヘッダ部の制御セル識別ビットを監視し、
当該ＡＴＭセルが制御セルであると判定し、且つ、前記
ＡＴＭセルのヘッダ部の被制御パッケージアドレスが自
パッケージアドレスと一致するとき、前記制御セルのデ
ータに従って自パッケージを制御する構成を有すること
を特徴とするＡＴＭ通信装置における被制御パッケー
ジ。 - 【請求項４】 ＡＴＭセルのヘッダ部に制御セル識別ビ
ットと被制御パッケージアドレスとを含み、被制御パッ
ケージを制御するデータを有する制御セルを、制御パッ
ケージからＵＴＯＰＩＡバスを介して被制御パッケージ
に送出する過程と、 前記被制御パッケージで、前記ＵＴＯＰＩＡバスを介し
て入力されるＡＴＭセルの前記制御セル識別ビットを監
視し、当該ＡＴＭセルが制御セルであると判定し、且
つ、前記被制御パッケージアドレスが自パッケージアド
レスと一致するとき、前記制御セルを自パッケージに取
り込む過程とを含むことを特徴とするＡＴＭ通信装置に
おけるパッケージ間通信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05776098A JP3451422B2 (ja) | 1998-03-10 | 1998-03-10 | Ａｔｍ通信装置及びその制御・被制御パッケージ並びにそのパッケージ間通信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05776098A JP3451422B2 (ja) | 1998-03-10 | 1998-03-10 | Ａｔｍ通信装置及びその制御・被制御パッケージ並びにそのパッケージ間通信方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11261568A true JPH11261568A (ja) | 1999-09-24 |
| JP3451422B2 JP3451422B2 (ja) | 2003-09-29 |
Family
ID=13064845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05776098A Expired - Fee Related JP3451422B2 (ja) | 1998-03-10 | 1998-03-10 | Ａｔｍ通信装置及びその制御・被制御パッケージ並びにそのパッケージ間通信方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3451422B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002185518A (ja) * | 2000-07-05 | 2002-06-28 | Roke Manor Research Ltd | 交換装置 |
| JP2009206963A (ja) * | 2008-02-28 | 2009-09-10 | Fujitsu Telecom Networks Ltd | Ａｔｍ装置および優先制御方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101394329B (zh) * | 2008-10-09 | 2012-05-23 | 华为技术有限公司 | 并行系统总线结构及其端口配置管理方法 |
-
1998
- 1998-03-10 JP JP05776098A patent/JP3451422B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002185518A (ja) * | 2000-07-05 | 2002-06-28 | Roke Manor Research Ltd | 交換装置 |
| JP2009206963A (ja) * | 2008-02-28 | 2009-09-10 | Fujitsu Telecom Networks Ltd | Ａｔｍ装置および優先制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3451422B2 (ja) | 2003-09-29 |
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