KR100252499B1 - Atm 교환기의 프레임 릴레이 가입자 보드에 있어서 버스 사이즈 제어회로 - Google Patents

Atm 교환기의 프레임 릴레이 가입자 보드에 있어서 버스 사이즈 제어회로 Download PDF

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Abstract

본 발명은 ATM 교환기에 프레임 릴레이망을 접속하기 위한 장치에 있어서 프레임 가입자 정합보드에서 버스의 크기를 제어하기 위한 버스 사이저(bus sizer)에 관한 것이다.
이러한 본 발명은 32비트 데이터 버스의 소정 비트(LD[31..24])에 연결되어 제어신호에 따라 인에이블되어 데이터를 래치 및 전달하는 제 1 버퍼(412); 32비트 데이터 버스의 소정 비트(LD[23..16])에 연결되어 제어신호에 따라 인에이블되어 데이터를 래치 및 전달하는 제 2 버퍼(414); 32비트 데이터 버스의 소정 비트(LD[15..8])에 연결되어 제어신호에 따라 인에이블되어 데이터를 래치 및 전달하는 제 3 버퍼(422); 32비트 데이터 버스의 소정 비트(LD[7..0])에 연결되어 제어신호에 따라 인에이블되어 데이터를 래치 및 전달하는 제 4 버퍼(424); 버퍼들의 입출력을 상호 연결하기 위한 제 5 버퍼(430); 및 프로세서가 주변소자를 억세스할 경우에 주변소자의 버스 크기와 프로세서가 요구하는 버스의 크기에 따라 상기 버퍼들을 제어하기위한 제어신호를 발생하는 제어신호 발생부(440)를 포함하여 프로세서가 주변소자를 억세스할 경우에 적절한 크기의 버스사이즈를 제공하므로써 회로설계를 용이하게 할 수 있다.

Description

ATM 교환기의 프레임 릴레이 가입자 보드에 있어서 버스 사이즈 제어회로
본 발명은 ATM 교환기에 프레임 릴레이망을 접속하기 위한 장치에 관한 것으로, 특히 프레임 릴레이망 접속장치의 프레임 가입자 정합보드에서 버스의 크기를 제어하기 위한 버스 사이즈 제어회로(이하 버스 사이저(bus sizer)라 한다)에 관한 것이다.
일반적으로 B-ISDN은 기존 서비스를 하나의 망으로 통합하기 위하여 통합망으로서 충분한 대역폭을 가지면서 기존망과 연동하는 기능이 필수적으로 요구된다. 프레임 릴레이 서비스는 각 프레임마다 착신측 주소를 가지고 전달되는 방식의 데이터 전송 서비스로서, 이러한 종류의 서비스로는 프레임 릴레이망뿐만 아니라 협대역 ISDN에서 프레임모드 베어러 서비스에서도 가능하도록 되어 있다. 이러한 프레임 릴레이망은 고속이면서 신뢰할 수 있는 공중 데이터망으로서 ATM망이 공중망으로 자리잡기 전 단계에서 북미 및 유럽에서 널리 사용되고 있으며, 국내에서도 고속 데이터 전송이 요구되고, 보안에 민감한 사설망에서 운용되어 왔다.
프레임 릴레이망은 전송속도가 DS1급으로서 이는 ATM망의 155Mbps에 비하여 미약하며 따라서 고속의 ATM망을 백본(BACKBORN)망으로 사용하고자 ATM접속과 관련한 연구가 ITU-T 및 ATM 포럼에서 진행되고 있으며, ATM 포럼과 프레임 릴레이 포럼에서는 프레임 릴레이 서비스를 보다 간단하게 ATM과 접속하는 방법에 대하여 연구하여왔다. 이러한 연구결과로서 프레임 기반 사용자망 정합(FUNI:Frame Based User to Network Interface)와 데이터 교환 정합(DXI:Dara Exchange Interface)에 대하여 규격화가 이루어졌다.
그리고 현재 전세계 프레임 릴레이망의 약 1/2정도가 ATM의 셀방식을 이용하고 있으며, 이는 셀에 의한 효율성과 스위칭의 이점 때문이다. 이와 같이 프레임 릴레이망과 ATM망을 연동(internetworking)하기 위한 시나리오는 크게 망 연동과, 서비스 연동으로 구분될 수 있는데, 망 연동은 두 개의 프레임망을 연결할 때 ATM망을 투명 전달 개체로 이용하는 경우를 말하고, 서비스 연동은 ATM 사용자와 프레임 릴레이 사용자간에 투명하게 접속되는 경우를 말한다.
망 연동은 프레임 사용자 트래픽과 PVC신호 트래픽을 ATM망을 통해 투명하게 전달할 수 있게 하는 기능으로서, 연동기능이 ATM망을 기간망으로 두 개의 프레임 릴레이망을 연결시키는 기능을 제공하는 것이다. ATM망이 전송설비내에 위치하여 두 개의 프레임 릴레이망을 연결한다. 서비스 연동은 망연동과는 달리 사용자 및 신호 트래픽이 투명하게 전달되는 것은 아니며, 상호간의 프로토콜이 다른 장치간에 통신을 제공하는 일종의 프로토콜 변환기능을 갖는다. 이때 프레임 헤더내의 DLCI는 각각 ATM셀 헤더 내의 VPI/VCI, PT, CLP로 매핑/변환된다.
ATM망에서의 프레임 릴레이 서비스를 수용하는 망연동 방안으로는 ATM포럼에서 정의한 ATM 데이터 교환 인터페이스(ADXI) 및 ADXI를 근간으로 최근 정의된 FUNI등이 있고, 서비스 연동으로는 FR-NNI, FR-UNI등이 있다.
한편, 최근 ATM 교환기의 대부분이 프레임 릴레이를 지원하고 있으며, 사용자의 대역폭이 증가할 것에 대비하여 언채널라이즈드(unchannelized) DS1/E1이 기본적으로 사용되고 있다. 즉, ATM 이전의 프레임 릴레이 교환기에서는 대개 56/64Kpbs의 V.35인터페이스가 교환기에서 제공되었으나 그 후 채널라이즈드(Channelized) DS1/E1이 이를 대신하는 추세였다. 현재 프레임 릴레이 교환기는 내부 스위치가 대개 ATM 셀로 처리되며 STM-1 인터페이스를 가지며, 가입자 인터페이스로 ATM UNI 및 프레임 릴레이를 제공한다.
ATM 교환기에서 프레임 릴레이를 수용하는 구조는 다양한데, STM-1에 해당하는 전송속도를 갖는 시스템 버스를 ATM스위치 접속의 기본단위로 한다. 접속되는 직렬 시스템 버스는 64바이트가 하나의 ATM셀을 구성한다. 이는 53바이트의 ATM셀에 3바이트의 시스템 내부 라우팅 정보와 직렬 통신시 동기를 추출하기위한 클럭동기용 8바이트가 부가된 것이다. 따라서 시스템 버스상에서는 155.52Mbps의 순수한 데이터 전송이 이루어진다.
그런데, 이와 같이 ATM교환기에 프레임 릴레이 가입자를 수용함에 있어서, 프레임 릴레이 가입자 보드를 구현할 때, 사용되는 프로세서가 다양하고 서로 버스사이즈가 다르기 때문에 이들을 정합하기 위하여 버스의 크기를 조절할 필요가 있다. 즉, 프레임 릴레이 가입자 보드에 사용되는 프로세서는 모토롤라사의 MC68360과 MC68040인데, MC68040은 32비트버스로서 버스사이즈를 제어하는 기능이 있으나 MC68360은 버스 사이즈를 제어하는 기능이 없다. 따라서 ATM 교환기에서 프레임 릴레이 가입자보드를 버스 사이즈 제어기능이 없는 프로세서를 이용하여 구현하기 위해서는 버스의 사이즈를 조절하기 위한 기능이 요구된다.
이에 본 발명은 상기와 같은 필요성을 충족시키기 위하여 안출된 것으로, ATM 교환기의 프레임 릴레이망 정합장치에서 프레임 릴레이 가입자보드를 구현할 경우 버스의 사이즈를 조절하기 위한 버스 사이즈 제어회로를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명의 회로는, 프레임 릴레이 가입자들을 ATM망에 접속하기 위한 프레임 릴레이 연동모듈(FRIM)이 복수개의 프레임 릴레이가입자보드(FRSA)와 하나의 다중화/역다중화보드(FMDA), 및 클럭 분배보드(FCDA)로 이루어지고, 상기 프레임 릴레이 가입자보드가 주변소자들을 32비트 데이터 버스(LD31..LD0])를 통해 억세스하기 위한 프로세서를 구비하도록 된 ATM교환기의 프레임 릴레이 가입자 정합장치에 있어서, 상기 32비트 데이터 버스의 소정 비트(LD[31..24])에 연결되어 제어신호에 따라 인에이블되어 데이터를 래치 및 전달하는 제 1 버퍼; 상기 32비트 데이터 버스의 소정 비트(LD[23..16])에 연결되어 제어신호에 따라 인에이블되어 데이터를 래치 및 전달하는 제 2 버퍼; 상기 32비트 데이터 버스의 소정 비트(LD[15..8])에 연결되어 제어신호에 따라 인에이블되어 데이터를 래치 및 전달하는 제 3 버퍼; 상기 32비트 데이터 버스의 소정 비트(LD[7..0])에 연결되어 제어신호에 따라 인에이블되어 데이터를 래치 및 전달하는 제 4 버퍼; 상기 버퍼들의 입출력을 상호 연결하기 위한 제 5 버퍼; 및 상기 프로세서가 주변소자를 억세스할 경우에 주변소자의 버스 크기와 프로세서가 요구하는 버스의 크기에 따라 상기 버퍼들을 제어하기위한 제어신호를 발생하는 제어신호 발생부를 포함하는 것을 특징으로 한다.
도 1은 본 발명이 적용되는 ATM 교환기에서 프레임 릴레이망을 접속하기 위한 프레임 릴레이 접속 모듈을 도시한 블록도,
도 2는 도 1에 도시된 프레임 릴레이 가입자 보드의 구성을 도시한 블록도,
도 3은 본 발명이 적용되는 프레임 릴레이 가입자보드에서 제어 기능을 도시한 기능 블록도,
도 4는 본 발명에 따른 버스 사이즈 제어회로를 도시한 세부 블록도이다.
* 도면의 주요부분에 대한 부호의 설명
100: ATM 국부 스위치 서브시스템(ALS) 110: 프레임 릴레이 접속 모듈
112: 프레임 릴레이 가입자 정합보드 114: 다중화/역다중화보드
116: 클럭분배보드 120: ATM국부 스위치
130: 호제어 프로세서 140: ATM 중앙 스위치
150: OAM 프로세서
202: 버스중재부 204: FIRL 제어부
206: CPU 208: IPC 메모리
210: HDLC 제어 메모리 212: 패킷 메모리
214: 송신 패킷 메모리 216: 수신 패킷 메모리
218: DS1/E1 정합부 220: HDLC 제어부
222: AAL5 처리부 224: TX FIFO
226: RX FIFO
310: 버스 사이저 320: HDLC제어메모리부
330: HDLC 중재기 340: SAR수신 패킷 메모리부
350: SAR수신 제어 메모리부 360: SAR송신 제어 메모리부
370: SPM송신 패킷 메모리부 410,412,414: 버퍼
420,422,424: 버퍼 430: 버퍼
440: 제어신호 발생부
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.
도 1은 본 발명이 적용되는 ATM 교환기에서 프레임 릴레이망을 접속하기 위한 프레임 릴레이 접속 모듈을 도시한 블록도이고, 도 2는 도 1에 도시된 프레임 릴레이 가입자 보드의 구성을 도시한 블록도이다. 그리고 도 3은 본 발명이 적용되는 프레임 릴레이 가입자보드의 제어기능을 도시한 기능 블록도이고, 도 4는 본 발명에 따른 버스 사이즈 제어회로를 도시한 세부 블록도이다.
도 1을 참조하면, ATM 교환기는 ATM 중앙 스위치(140)와, ATM 중앙 스위치(140)에 연결되는 다수의 ATM 국부 스위치 서브시스템(100)으로 구성되고, ATM 중앙 스위치(140)에는 OAM 프로세서(150)가 연결되며, ATM 국부 스위치(120)에는 호 제어 프로세서(130)가 연결된다.
그리고 ATM 국부 스위치 서브시스템중에서 일부는 프레임 릴레이 연동모듈을 구비하여 프레임 릴레이 가입자를 정합할 수 있게 되어 있고, 프레임 릴레이 연동 모듈(FRIM: Frame Relay Interworking Module:110)은 16매의 프레임 릴레이 가입자 정합보드(FRSA:Frame Relay Subscriber board Assembly; 112-1∼112-16)와 1매의 다중화/역다중화보드(FMDA: Frame relay Multiplexer/Demultiplexer board Assembly;114)와 1매의 클럭 분배보드(FCDA:Frame relay Clock Distribution board Assembly;116)로 구성된다.
도 1을 참조하면, 프레임 릴레이 연동 모듈(FRIM: Frame Relay Interworking Module: 110)의 입출력은 시스템측으로는 망동기와 시스템 버스이며, 가입자측으로는 DS1/E1이다. 프레임 릴레이 연동 모듈(110)내에서는 프레임 릴레이를 ATM으로 연동하는 프레임 릴레이-사용자망 정합(FR-UNI) 처리기능이 수행되어 수신 프레임을 ATM 셀로 변환하고, 이러한 ATM 셀은 병렬버스를 경유하여 단순 다중화되어 시스템 버스를 통해 ATM 국부 스위치부(120)로 전송된다. 그리고 ATM 국부 스위치에 연결된 호제어 프로세서(CCCP:130)에서 계층 3 이상의 호처리기능이 이루어진다.
다중화/역다중화 보드(FMDA:114)는 ATM셀을 다중화 및 역다중화하는 기능과 VME 인터페이스로 FR-UNI 기능을 제어하는 프레임 릴레이 연동 모듈(FRIM)의 마스터기능을 수행하고, 시스템 버스 인터페이스기능과 VPI/VCI 할당기능 등을 처리한다. 즉, 다중화/역다중화보드(FMDA:114)는 프레임 가입자보드(FRSA:112-1∼112-16)에서 셀버스를 통해 수신셀을 다중화하고, ATM 스위치에서 전송된 셀을 각각의 프레임 가입자보드(FRSA:112-1∼112-16)로 전송하는 기능, VPI/VCI의 변환기능 및 제어계와 통신기능을 수행한다.
클럭 분배보드(FCDA:116)는 이중화된 시스템 클럭을 수신하여 DS1/E1에서 필요한 클럭 등을 생성하여 분배한다. 시스템 클럭은 시스템버스에서도 추출가능하며, 시스템의 안정화를 고려하여 별도의 클럭분배 체계를 갖는다. 수신클럭은 155.52x16/53 = 46.9494MHz이며, PLL을 이용하여 8KHz, 4.096MHz 등을 생성한다.
프레임 릴레이 가입자보드(FRSA:112-1∼112-16)는 도 2에 도시된 바와 같이, 버스중재부(202), FIRL제어부(204), 프로세서부(CPU:206), IPC 메모리(208), HDLC제어 메모리(210), 패킷 메모리(212), DS1/E1 정합부(218), HDLC제어부(220), AAL5 SAR부(222), 송신 선입선출버퍼(TX FIFO:224), 수신 선입선출 버퍼(RX FIFO:226)로 구성되어 프레임 릴레이의 프레임을 송/수신하는 기능, ATM셀을 AAL5로 변환처리하는 기능, DPRAM을 이용하여 IPC통신하는 기능등을 수행한다. 이때 하나의 프레임 릴레이 가입자보드(112-1)는 4개의 DS1/E1링크를 처리하기 위하여 4개의 DS1/E1 정합부(218)와 4개의 HDLC제어부(220)를 가지며, 하나의 HDLC제어부(220)는 HDLC 제어메모리(210)를 이용하여 32채널의 HDLC 프로토콜을 처리한다.
도 2를 참조하면, 프로세서부(206)는 프레임 릴레이(FR)의 데이터 링크연결자(DLCI: Data Link Connection identifier)에서 ATM의 헤더를 생성하는 기능이다. 이때 ATM의 헤더의 가상경로 식별자(VPI)는 프레임 릴레이 가입자보드(FRSA)의 16매의 보드를 구분하기 위한 4비트의 보드 아이디와, 각 보드에서 4개의 링크를 구분하기 위한 2비트 링크 아이디로 구성된다. ATM헤더의 가상채널식별자(VCI)는 31채널의 가입자를 구분하기 위한 5비트의 가입자 아이디와, DLCI 하위 10비트로 구성된다. 그리고 VPI 상위 2비트와 VCI 상위 1비트는 OAM셀과 구분하기 위하여 항시 '1'로 ??한다.
AAL5 SAR부(222)는 AAL5 프로토콜 데이터 유니트(PDU)를 53 바이트의 ATM셀로 분할(segmentation)하고, ATM셀을 AAL5 프로토콜 데이터 유니트(PDU)로 재조립(reassemble)하는 기능을 수행한다.
HDLC 제어부(220)는 타임슬롯(Time Slot)과 PDU간의 변환하는 기능을 수행하고, 버스 중재부(202:bus arbiter)는 ALTERA의 EPM9560을 AHDL을 이용하여 로직으로 구현하였으며, 그 기능은 어드레스 디코더, HDLC제어부의 버스중재 기능, HDLC제어부, SAR기능부, CPU간의 버스 중재기능과 버스 사이즈를 제어하는 기능을 수행한다.
FIRL(FIFO, Interrupt, Reset, Loopback)제어부(204)는 AA5 SAR부를 구현하는 SARA칩과 송수신 FIFO간의 인터페이스, HEC 생성, 각 디바이스의 인터럽트를 CPU에 전달하는 기능, 각 소자를 리셋하는 기능, HDLC 제어기의 액션 리퀘스트신호를 생성하는 기능, 링크 상태와 CPU 상태를 표시하는 기능을 처리한다.
IPC 메모리(208)는 듀얼포트 다이나믹램(DPRAM)으로 구현되어 프로세서간 통신을 위해 사용되고, 송신 패킷 메모리(214)와 수신 패킷 메모리(216)는 송수신패킷의 분할 및 조립에 사용된다.
한편, 이와 같이 구성되는 프레임 릴레이 가입자보드에서 버스 중재부의 제어기능을 살펴보면 도 3에 도시된 바와 같다. 도 3을 참조하면, HDLC중재기(330)는 클럭(cpu_clk), 리셋(reset), 리드/라이트(hdlc_rw), 버스 리퀘스트(pbr[3:0]), 버스 그랜트(pbg[3:0]), 버스 그랜트 어크(pbgack[3:0])신호를 통해 4개의 HDLC간 버스사용을 중재하고, HDLC 제어 메모리(HCM)부는 클럭, 리셋, 리드/라이트, 메모리팁선택신호, 버스리드라이트신호를 입력받아 HDLC제어메모리를 제어하기 위한 신호(hhcm_den, bhcm_ien, hcm_dir, hcm_oe, hcm_cs[3:0])를 출력한다.
SAR수신 패킷 메모리(RPM)부(340)는 SAR 클럭, 리셋, CPU요구신호, 버스 리드라이트신호, 수신패킷요구신호, 사이클시작신호, 수신패킷 메모리어드레스, HDLC 리드/라이트신호를 입력받아 수신 패킷 메모리를 제어하기 위한 신호(rpm_ce[3:0], rpm_oe, rpm_we, rpm_dir, brpm_gen, hrpm_cen,rpm_ao[19:16], rprdy, rpgrt, rplwadr)를 발생하여 수신 패킷 메모리를 제어한다.
SAR송신 패킷 메모리(SPM)부(370)는 SAR 클럭, 리셋, CPU요구신호, 버스 리드라이트신호, 송신패킷 요구신호, 사이클시작신호, 송신패킷 메모리 어드레스, HDLC 리드/라이트신호를 입력받아 송신 패킷 메모리를 제어하기 위한 신호(spm_ce[3:0], spm_oe, spm_we, spm_dir, bspm_gen, hspm_ben, spm_ao[19:16], sprdy, spgrt, splwadr)를 발생하여 송신 패킷 메모리를 제어한다.
SAR수신 제어 메모리(RCM)부(360)는 SAR클럭, 리셋신호, CPU요구신호, 리드/라이트신호, 수신제어 메모리요구신호, 수신사이클 시작신호, 수신제어 메모리신호를 입력받아 수신제어 메모리를 제어하기 위한 신호(rcgrt, rcrdy, brcm_hen, rcm_dir, rcm_oe, rcm_we, rcm_cs[])를 발생하여 수신 제어메모리를 제어한다.
SAR송신 제어 메모리(SCM)부(360)는 SAR클럭, 리셋신호, CPU요구신호, 리드/라이트신호, 송신제어 메모리요구신호, 송신사이클 시작신호, 송신제어 메모리신호를 입력받아 송신제어 메모리를 제어하기 위한 신호(scgrt, scrdy, bscm_hen, scm_dir, scm_oe, scm_we, scm_cs[])를 발생하여 송신 제어 메모리를 제어한다.
버스 사이저(310)는 도 4에 도시된 바와 같이, 프로세서가 주변소자를 억세스하려 하면 해당 주변소자의 버스사이즈를 고려하여 최적의 버스사이즈가 제공되도록 각종 제어신호를 발생하는 제어신호 발생부와 32비트 버스에 연결되는 제1 내지 제4 버퍼와, 하나의 8비트 버퍼로 구성되어 버스의 크기를 제어한다. 이때 버스에 연결되는 제1버퍼와 제2버퍼, 제3버퍼와 제4버퍼는 2개의 16비트 버퍼로 구현되어 버스상의 데이터를 래치하기 위한 것이고, 8비트 버퍼는 교량 역할을 하기위한 것이다.
도 4를 참조하면, 제어신호 발생부는 바이트 칩선택신호(byte_cs), 워드 칩선택신호(word_cs), 사이즈신호(siz[1..0]), 리드/라이트신호(br_w), 클럭(clk), 및 리셋(reset)신호를 입력받아 버스(LD[31..0])에 연결된 해당 버퍼들을 인에이블하기 위한 제어신호를 발생하여 버스의 크기를 조절할 수 있게 한다. 도 4에서 32비트 버스(LD[31..0])에 4개의 버퍼가 연결되어 있는데, 제1버퍼는 버스(LD[31..24])와 연결되고, 제2버퍼는 버스(LD[23..16])와 연결되며 제3버퍼는 버스(LD[15..8])와 연결된다. 그리고 제4버퍼는 버스(LD[7..0])와 연결되고, 제5버퍼는 제1버퍼와 제2버퍼 혹은 제3버퍼와 제4버퍼에 의해 형성된 16비트 버스(IOBD[31..16]) 혹은 IOBD[15..0])에서 상위바이트와 하위바이트간의 교량역할을 수행한다.
도 4를 참조하여 본 발명의 동작을 설명하면, 프로세서가 16비트 소자를 롱워드(LONG WORD: 32비트)로 리드한다고 가정하면, 버스(LD[31..16]와 연결된 버퍼를 열어 데이터를 래치하고, 이어서 버스(LD[15..0])에 연결된 버퍼를 열어 데이터를 래치함과 동시에 CPU로 하여금 데이터를 리드하도록 제어신호를 발생한다. 또한 프로세서(CPU)가 16비트 소자를 워드(WORD:16비트)로 리드한다고 가정하면 하위주소일 경우는 버스(LD[31..16])에 연결된 버퍼를 열어 데이터를 래치하여 리드할 수 있도록 하고, 상위 주소일 경우에는 버스(LD[15..0])에 연결된 버퍼를 열어 데이터를 래치하여 리드하도록 한다.
이와 같이 버스에 연결된 버퍼들을 제어신호에 따라 제어하므로써 프로세서가 버스를 통해 주변소자를 억세스할 경우에 주변소자의 버스크기와 프로세서의 버스요구 크기에 따라 적절한 버스사이즈를 제공할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 버스 사이즈 제어장치는 다양한 프로세서가 동시에 사용되고, 일부 프로세서가 버스사이즈를 제어하는 기능을 수행하지 못하는 시스템에 응용되어 프로세서가 주변소자를 억세스할 경우에 적절한 크기의 버스사이즈를 제공하므로써 회로설계를 용이하게 할 수 있는 효과가 있다.

Claims (3)

  1. 프레임 릴레이 가입자들을 ATM망에 접속하기 위한 프레임 릴레이 연동모듈(FRIM)이 복수개의 프레임 릴레이가입자보드(FRSA)와 하나의 다중화/역다중화보드(FMDA), 및 클럭 분배보드(FCDA)로 이루어지고, 상기 프레임 릴레이 가입자보드가 주변소자들을 32비트 데이터 버스(LD31..LD0])를 통해 억세스하기 위한 프로세서를 구비하도록 된 ATM교환기의 프레임 릴레이 가입자 정합장치에 있어서,
    상기 32비트 데이터 버스의 소정 비트(LD[31..24])에 연결되어 제어신호에 따라 인에이블되어 데이터를 래치 및 전달하는 제 1 버퍼(412);
    상기 32비트 데이터 버스의 소정 비트(LD[23..16])에 연결되어 제어신호에 따라 인에이블되어 데이터를 래치 및 전달하는 제 2 버퍼(414);
    상기 32비트 데이터 버스의 소정 비트(LD[15..8])에 연결되어 제어신호에 따라 인에이블되어 데이터를 래치 및 전달하는 제 3 버퍼(422);
    상기 32비트 데이터 버스의 소정 비트(LD[7..0])에 연결되어 제어신호에 따라 인에이블되어 데이터를 래치 및 전달하는 제 4 버퍼(424);
    상기 버퍼들의 입출력을 상호 연결하기 위한 제 5 버퍼(430); 및
    상기 프로세서가 주변소자를 억세스할 경우에 주변소자의 버스 크기와 프로세서가 요구하는 버스의 크기에 따라 상기 버퍼들을 제어하기위한 제어신호를 발생하는 제어신호 발생부(440)를 포함하는 것을 특징으로 하는 ATM 교환기의 프레임 릴레이 가입자 보드에 있어서 버스 사이즈 제어회로.
  2. 제1항에 있어서, 상기 제 1 버퍼와 제 2 버퍼가 동시에 동작되도록 하나의 16비트 버퍼(410)로 구현되고, 제 3 버퍼와 제 4 버퍼가 동시에 동작되도록 하나의 16비트 버퍼(420)로 구현되는 것을 특징으로 하는 ATM 교환기의 프레임 릴레이 가입자 보드에 있어서 버스 사이즈 제어회로.
  3. 제1항에 있어서, 상기 제어신호 발생부(440)는 상기 프로세서가 16비트 주변소자를 롱 워드(LONG WORD)로 리드할 경우에는 버스에 연결된 제1 및 제2 버퍼를 인에이블 한 후 이어 버스에 연결된 제3 및 제4 버퍼를 인에이블시키도록 제어신호를 발생하고, 16비트 주변소자를 워드(WORD)로 리드할 경우에는 하위 어드레스이면 버스에 연결된 제1 및 제2 버퍼(412 & 414)를 인에이블시키고 상위 어드레스이면 버스에 연결된 제3 및 제4 버퍼(422 & 424)를 인에이블시키도록 제어신호를 발생하는 것을 특징으로 하는 ATM 교환기의 프레임 릴레이 가입자 보드에 있어서 버스 사이즈 제어회로.
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