KR100456115B1

KR100456115B1 - 교환기에서 복수 셀의 유토피아 레벨 2 정합 장치

Info

Publication number: KR100456115B1
Application number: KR10-2000-0082619A
Authority: KR
Inventors: 이종현
Original assignee: 엘지전자 주식회사
Priority date: 2000-12-27
Filing date: 2000-12-27
Publication date: 2004-11-08
Also published as: KR20020053239A

Abstract

본 발명은 변형된 ATM 셀의 헤더 포맷의 첫 번째 바이트에 다수의 FIFO 어드레스를 삽입시켜 셀을 할당하는 복수개의 셀 할당부와; 상기 복수개의 셀 할당부에 의해서 할당된 ATM 셀신호를 각각 버퍼링하는 복수개의 FIFO와; 상기 복수개의 셀 할당부에 의해 할당된 FIFO 어드레스와 CLAV(Cell available)신호의 내용을 확인하여 선순위의 FIFO의 출력신호를 UTOPIA 레벨 Ⅱ 장비로 연결시켜주는 콘트롤러와;상기 콘트롤러에 의해 연결된 복수개의 FIFO중 어느 하나의 FIFO로부터 ATM셀을 입력받아 UTOPIA 레벨 Ⅱ 방식으로 정합을 수행하는 UTOPIA 레벨 Ⅱ 프로세서를 포함하여 구성함으로써, ATM 셀 데이터 처리시 UTOPIA FIFO 칩이 지원되지 않은 상황에서 변형된 ATM 셀 구조의 최초 1 바이트에 다수의 FIFO 어드레스를 할당하고 이를 제어하여 일반 셀을 UTOPIA 레벨 Ⅱ에서도 정합 가능하게 할 수 있게 되는 것이다.

Description

교환기에서 복수 셀의 유토피아 레벨 2 정합 장치{Apparatus for matching UTOPIA level 2 of multiple cell in exchange}

본 발명은 교환기에서 복수 셀의 UTOPIA(Universal Test and Operations Physical Interface for ATM) 레벨 Ⅱ 정합 장치에 관한 것으로, 특히 ATM(Asynchronous Transfer Mode, 비동기 전송 방식) 셀 데이터 처리시 UTOPIA FIFO(First In First Out) 칩이 지원되지 않은 상황에서 변형된 ATM 셀 구조의 최초 1 바이트에 다수의 FIFO 어드레스를 할당하고 이를 제어하여 일반 셀을 UTOPIA 레벨 Ⅱ에서도 정합하기에 적당하도록 한 교환기에서 복수 셀의 UTOPIA 레벨 Ⅱ 정합 장치에 관한 것이다.

일반적으로 교환(Exchange)은 의사 및 데이터 정보를 주고받는 두 사람 또는 그 이상의 대상자 사이의 전송 경로를 형성하기 위하여 스위치 회로망의 입선에서 오는 접속요구를 검출하고 출선을 선택하여 입선-출선 간의 경로를 설정한 다음 입선과 출선의 상태를 감시하고 절단하며 요금 부과 등의 기능을 수행하는 일련의 동작을 뜻한다.

이러한 교환을 통신 정보의 형식에 따라 분류하면 회화와 같은 음성 형식의 경우를 전화 교환, 전문과 같은 문자 형식의 경우를 전신 교환, 화상 정보 형식의 경우를 데이터 교환이라 한다. 또한 통신을 하는 주체에 따라 분류하면 국내 공중 교환, 국제 교환, 구내 교환, 전용선 교환 등으로 분류된다.

한편 비동기 전송 모드(ATM)는 ITU-T(구 CCITT)에서 1988년에 B-ISDN(광대역 ISDN)의 전송 방식으로 결정되어, B-ISDN의 핵심이 되는 전송 및 교환 기술이다. 이는 모든 정보를 ATM 셀이라고 하는 고정 길이의 블록으로 분할하여 이것을 순차적으로 전송하는 방식이다.

ATM 셀은 53바이트인데, 그 중 헤더가 5바이트이고, 정보 필드가 48바이트이다. 이 고정 길의 데이터 스트림이 다중교환의 단위가 된다. 헤더 내에는 셀이 속하는 커넥션을 식별하기 위한 가상 채널 식별자(Virtual Channel Identifier, VCI) 가상 경로 식별자(Virtual Path Identifier, VPI), 폭주 시의 셀의 폐기 허용 여부를 표시하는 셀 우선 순위(Cell Loss Priority, CLP), 망 제어 정보를 구별하기 위한 셀 정보 식별(Payload Type, PT), 헤더의 오류를 검출하고 제어(Header Error Control, HEC) 등의 기능이 있다. ATM 다중의 특징은 통계적 다중 효과에 의해서 L분할보다 높은 다중화 효율을 기할 수 있고, 개개의 통신에 할당되는 전송 대역을 자유롭게 설정할 수 있는 점이다.

그리고 ATM 교환에서는 루틴 정보가 헤더에 격납되기 때문에 각 ATM 교환기가 자립적으로 셀을 중계하고 교환할 수 있으며, 교환 처리를 하드웨어로 실현할 수 있어서 교환 속도를 향상시킬 수 있다.

ATM 교환망은 가상 경로(Virtual Path, VP)와 가상 채널(Virtual Channel, VC)이라고 하는 2개 레벨의 망으로 구성된다. 이와 같이 ATM은 패킷 교환의 높은 전송 효율을 이어 받고, 회선 교환의 단점인 교환 지연 회선 사용 효율의 저하를 시정하여 다양한 정보를 고속으로 처리할 수 있게 된다.

도 1은 종래 교환기에서 복수 셀의 UTOPIA 레벨 Ⅱ 정합 장치의 블록구성도이다.

여기서 참조번호 11 내지 14는 복수개의 셀 할당부이고, 21 내지 24는 상기 복수개의 셀 할당부(11 ~ 14)와 각각 1:1로 연결된 복수개의 FIFO이며, 31 내지 34는 상기 복수개의 FIFO(21 ~ 24)와 각각 1:1로 연결된 복수개의 UTOPIA 레벨 Ⅱ 프로세서이다.

그래서 종래에는 도 1과 같이 셀 할당부(11 ~ 14)와 FIFO(11 ~ 14)와 UTOPIA 레벨 Ⅱ 프로세서(31 ~ 34)는 1:1:1의 구조로 구성되어, 셀 할당부(11 ~ 14)에서각각 할당된 셀을 개별적인 UTOPIA 레벨 Ⅱ 프로세서(31 ~ 34)에서 처리하게 된다.

따라서 다수의 UTOPIA 레벨 Ⅱ 프로세서(31 ~ 34)가 필요하게 된다.

그리고 셀 할당부(11 ~ 14)에서는 ATM 셀 형태를 할당하게 되는데, 이때 PHY 어드레스는 포함하지 않은 상태이다.

그리고 셀 할당부(11 ~ 14)는 ATM 셀을 할당한 다음 할당된 ATM 셀을 FIFO(21 ~ 24)로 각각 보내게 된다.

그런 다음 다시 상위의 UTOPIA 레벨 Ⅱ 프로세서(31 ~ 34)에 각각 전달한다.

이 경우 UTOPIA 레벨 Ⅱ 프로세서(31 ~ 34)는 다수의 PHY 어드레스를 달리하는 ATM 셀을 처리하지 못하고 개별적으로만 처리하게 된다.

그러나 이러한 종래의 기술에서는 UTOPIA 레벨 Ⅱ 프로세서가 다수 경로를 통한 ATM 셀을 제어하지 못하고, UTOPIA 레벨 Ⅱ 프로세서와 FIFO가 1:1로 사용되어야 하기 때문에 각각의 ATM 셀 마다 UTOPIA 레벨 Ⅱ 프로세서가 필요하게 되어 자원 낭비가 심하고 효율적이지 못한 문제점이 있었다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 ATM 셀 데이터 처리시 UTOPIA FIFO 칩이 지원되지 않은 상황에서 변형된 ATM 셀 구조의 최초 1 바이트에 다수의 FIFO 어드레스를 할당하고 이를 제어하여 일반 셀을 UTOPIA 레벨 Ⅱ에서도 정합 가능하게 할 수 있는 교환기에서 복수 셀의 UTOPIA 레벨 Ⅱ 정합 장치를 제공하는데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 일 실시예에 의한 교환기에서 복수 셀의 UTOPIA 레벨 Ⅱ 정합 장치는,변형된 ATM 셀의 헤더 포맷의 첫 번째 바이트에 다수의 FIFO 어드레스를 삽입시켜 셀을 할당하는 복수개의 셀 할당부와;상기 복수개의 셀 할당부에 의해서 할당된 ATM 셀신호를 각각 버퍼링하는 복수개의 FIFO와;상기 복수개의 셀 할당부에 의해 할당된 FIFO 어드레스와 CLAV(Cell available)신호의 내용을 확인하여 선순위의 FIFO의 출력신호를 UTOPIA 레벨 Ⅱ 장비로 연결시켜주는 콘트롤러와;

상기 콘트롤러에 의해 연결된 복수개의 FIFO중 어느 하나의 FIFO로부터 ATM셀을 입력받아 UTOPIA 레벨 Ⅱ 방식으로 정합을 수행하는 UTOPIA 레벨 Ⅱ 프로세서를 포함하여 구성하는 교환기에서 복수 셀의 UTOPIA 레벨 Ⅱ 정합 장치를 제공한다.변형된 ATM 셀의 헤더 포맷의 첫 번째 바이트에 PHY 어드레스를 삽입시켜 셀을 할당하는 복수개의 셀 할당부와; 상기 복수개의 셀 할당부에서 할당된 셀을 각각 버퍼링하는 복수개의 FIFO와; 상기 복수개의 FIFO를 UTOPIA 레벨 Ⅱ 프로세서에 연결시켜주는 콘트롤러와; 상기 콘트롤러에 의해 상기 복수개의 FIFO에서의 셀을 입력받아 UTOPIA 레벨 Ⅱ 정합을 수행하는 UTOPIA 레벨 Ⅱ 프로세서를 포함하여 이루어짐을 그 기술적 구성상의 특징으로 한다.

도 1은 종래 교환기에서 복수 셀의 UTOPIA 레벨 Ⅱ 정합 장치의 블록구성도이고,

도 2는 본 발명에 의한 교환기에서 복수 셀의 UTOPIA 레벨 Ⅱ 정합 장치의 블록구성도이며,

도 3은 도 2에서 FIFO에 쓰여지는 셀 포맷을 보인 도면이다.

* 도면의 주요 부분에 대한 부호의 설명 *

11 ~ 14 : 셀 할당부 21 ~ 24 : FIFO

40 : 콘트롤러 50 : UTOPIA 레벨 Ⅱ 프로세서

이하, 상기와 같은 본 발명, 교환기에서 복수 셀의 UTOPIA 레벨 Ⅱ 정합 장치의 기술적 사상에 따른 일 실시예를 도면을 참조하여 설명하면 다음과 같다.

도 2는 본 발명에 의한 교환기에서 복수 셀의 UTOPIA 레벨 Ⅱ 정합 장치의 블록구성도이며, 도 3은 도 2에서 FIFO에 쓰여지는 셀 포맷을 보인 도면이다.

이에 도시된 바와 같이, 변형된 ATM 셀의 헤더 포맷의 첫 번째 바이트에 PHY 어드레스를 삽입시켜 셀을 할당하는 복수개의 셀 할당부(11 ~ 14)와; 상기 복수개의 셀 할당부(11 ~ 14)에서 할당된 셀을 각각 버퍼링하는 복수개의 FIFO(21 ~ 24)와; 상기 복수개의 FIFO(21 ~ 24)를 UTOPIA 레벨 Ⅱ 프로세서(50)에 연결시켜주는 콘트롤러(Controller)(40)와; 상기 콘트롤러(40)에 의해 상기 복수개의 FIFO(21 ~ 24)에서의 셀을 입력받아 UTOPIA 레벨 Ⅱ 정합을 수행하는 UTOPIA 레벨 Ⅱ 프로세서(50)를 포함하여 구성된다.

이와 같이 구성된 본 발명에 의한 교환기에서 복수 셀의 UTOPIA 레벨 Ⅱ 정합 장치의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

먼저 일반 셀을 UTOPIA 레벨 Ⅱ에 정합시키기 위해서는 FIFO(21 ~ 24) 이전 단에서 변형된 ATM 셀 헤더 포맷의 첫 번째 바이트에 PHY 어드레스를 삽입시켜야 한다. 이는 복수개의 셀 할당부(11 ~ 14)에서 각각 수행한다.

그리고 변형된 ATM 셀 헤더 포맷은 도 3에 도시되어 있다.

또한 복수개의 FIFO(21 ~ 24)에서는 복수개의 셀 할당부(11 ~ 14)에서 변형된 ATM 포맷에서 PHY 어드레스가 삽입된 셀을 버퍼링한다.

콘트롤러(40)는 복수개의 FIFO(21 ~ 24)를 UTOPIA 레벨 Ⅱ 프로세서(50)에 연결시켜준다.

그러면 UTOPIA 레벨 Ⅱ 프로세서(50)는 콘트롤러(40)에 의해 복수개의 FIFO(21 ~ 24)에서의 셀을 입력받아 UTOPIA 레벨 Ⅱ 정합을 수행할 수 있게 된다.

이러한 본 발명의 동작을 좀더 상세히 설명한다.

변형된 ATM 셀의 헤더 포맷(도 3 참조)의 첫 번째 바이트에 PHY 어드레스를 삽입하여 복수개의 셀 할당부(11 ~ 14)에서 복수개의 FIFO(21 ~ 24)의 Active Low Write Enable(WE) 신호를 받아서 복수개의 FIFO(21 ~ 24)에 각각 전송한다.

복수개의 FIFO(21 ~ 24) 중에서 Cell Available 한 칩은 CLAV(Cell Available) 신호와 PHY 어드레스를 콘트롤러(40)에 보낸다.

콘트롤러(40)는 복수개의 FIFO(21 ~ 24) 중에서 선 순위의 FIFO를 선택하여 CLAV와 PHY ADDRESS 신호를 UTOPIA 레벨 Ⅱ 프로세서(50)에 전송한다.

UTOPIA 레벨 Ⅱ 프로세서(50)는 대기중인 FIFO 칩과 인터페이스를 통해서 셀데이터를 받게 된다.

즉, UTOPIA 레벨 Ⅱ 프로세서(50)와 복수개의 FIFO(21 ~ 24) 간의 DATA 신호와 ENR(Enable Receive) 신호와 SOC(Start Of Cell) 신호를 송수신 함으로써 셀 데이터를 받게 된다.

그러면 UTOPIA 레벨 Ⅱ 프로세서(50) 하나만 가지고도 여러 개 PHY Chip의 ATM 셀을 처리하여 UTOPIA 레벨 Ⅱ 정합을 수행할 수 있게 된다.

이처럼 본 발명은 ATM 셀 데이터 처리시 UTOPIA FIFO 칩이 지원되지 않은 상황에서 변형된 ATM 셀 구조의 최초 1 바이트에 다수의 FIFO 어드레스를 할당하고 이를 제어하여 일반 셀을 UTOPIA 레벨 Ⅱ에서도 정합 가능하게 되는 것이다.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.

이상에서 살펴본 바와 같이, 본 발명에 의한 교환기에서 복수 셀의 UTOPIA 레벨 Ⅱ 정합 장치는 ATM 셀 데이터 처리시 UTOPIA FIFO 칩이 지원되지 않은 상황에서 변형된 ATM 셀 구조의 최초 1 바이트에 다수의 FIFO 어드레스를 할당하고 이를 제어하여 일반 셀을 UTOPIA 레벨 Ⅱ에서도 정합 가능하게 할 수 있는 효과가 있게 된다.

또한 ATM 셀을 UTOPIA 레벨 Ⅱ에 직접 정합하는 UTOPIA FIFO 칩의 적용이 어려운 경우, 본 발명을 적용하면 NON UTOPIA LEVEL Ⅱ 셀을 UTOPIA LEVEL Ⅱ 셀의 형태로 적용할 수 있는 효과가 있게 된다.

Claims

변형된 ATM 셀의 헤더 포맷의 첫 번째 바이트에 다수의 FIFO 어드레스를 삽입시켜 셀을 할당하는 복수개의 셀 할당부와;

상기 복수개의 셀 할당부에 의해서 할당된 ATM 셀신호를 각각 버퍼링하는 복수개의 FIFO와;

상기 복수개의 셀 할당부에 의해 할당된 FIFO 어드레스와 CLAV(Cell available)신호의 내용을 확인하여 선순위의 FIFO의 출력신호를 UTOPIA 레벨 Ⅱ 장비로 연결시켜주는 콘트롤러와;

상기 콘트롤러에 의해 연결된 복수개의 FIFO중 어느 하나의 FIFO로부터 ATM셀을 입력받아 UTOPIA 레벨 Ⅱ 방식으로 정합을 수행하는 UTOPIA 레벨 Ⅱ 프로세서를 포함하여 구성하는 것을 특징으로 하는 교환기에서 복수 셀의 UTOPIA 레벨 Ⅱ 정합 장치.