JPH02264351A - デジタル制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、中央演算ユニットと拡張ユニットをシリアル
インターナルバスを介して接続したデジタル制御装置に
関する。

（従来の技術） 例えば、電力用デジタル制御装置な°どのデジタル制御
装置のバスシステムとしては、装置間を接続するバス（
ローカル・エリア・ネットワークを含む）、同一装置内
のユニット間を接続するバス。

ユニット内の各モデュールを接続するバスなどがある。

ユニット内を接続するバスの一例を第５図に示す。

中央演算ユニットｌは、例えば、プラント自動化運転処
理などの種々の制御処理を行なうものであり、　Ｃ，Ｐ
Ｕ１ｊｔ＠えた演算モデュール１１．拡張メモリなどの
複数の機能モデュール１２，１３．１４から構成されて
おり、バックプレーンバスとして用いられている高速パ
ラレルバス１５を介してそれらのモデュールが接続され
ている。

データ入出カニニット２は、プラントからのプロセス信
号を入力して中央演算ユニット１に出力するとともに、
中央演算ユニット１から出力される運転データなどをプ
ラント各部に出力するものであり、複数の入出力モデュ
ール２１，２２．２３から構成されており二これらの入
出力モデュール２１，２２゜２３は、バックプレーンバ
スとして用いられている高速パラレルバス２４に接続さ
れている。

インターナルバスとして用いられているパラレルバス３
は、中央演算ユニットｌとデータ入出カニニット２を接
続するためのものであり、このパラレルバス３と中央演
算ユニットｌの高速パラレルバス１５はバスバッファ１
６を介して接続されており、また、パラレルバス３とデ
ータ入出カニニット２の高速パラレルバス２４はパスバ
ッファ２５を介して接続されている。

したがって１例えば、データ入出カニニット２の入出力
モデュール２１が入力したプロセス信号は、高速パラレ
ルバス２４．パスバッファ２５、パラレルバス３、パス
バッファ１６、および、高速パラレルバス１５を介して
演算モデュール１１に加えられ、演算モデュール１１か
ら出力される運転データは１反対の経路を通って入出力
モデュール２１に加えられ、さらにその運転データに対
応するプラントの制御要素に出力される。

（発明が解決しようとする課題） しかしながら、このように各ユニット間、および、ユニ
ット内の各モデュールをパラレルバスで接続すると、次
のような不都合を生じる。

■パラレルバスをユニットに接続するコネクタの信号線
数が非常に多くなると、コネクタの実装設計が非常に困
難になることがある。

■耐ノイズ性を向上する。ユニットの接続数が増えて電
源分割を行なう、あるいは、ケーブル長を延長するとき
には、パラレルバスを介して伝送する信号を電気的に絶
縁する必要があるが、基本的にパラレルバスは双方向性
の信号をやりとりするためのものであるため絶縁するこ
とが困難であり、また、絶縁のための装置が複雑になっ
て、コストが高くなる。

■モデュールを追加したり、交換したり、取り除いたり
するときには、バックプレーンバスのコネクタを抜き差
しする′必要があるが、コネクタの端子数が多いときに
はその抜き差し作業が困難となる。

そこで、各ユニット間および各モデュール間を信号線が
少なくて済むシリアルバスを介して接続することで、こ
のような不都合を解消することが考えられるが、かかる
場合には、吹のような不都合を生じる。

■バックプレーンバスとインターナルバスの制御装置を
おのおののバスの特性に応じて分けると、コストが高く
なる。

■バス構造上、データ伝送用の信号線と、リンク確立の
ためのハンドシェイク制御用の信号線が必要であるが、
それらを分離しない場合には、所定の形式のデータフレ
ームを用いた伝送制御手順が必要となり、電力用デジタ
ル制御装置のようにイベント起動型のデジタル制御装置
に適用した場合には、伝送効率が非常に悪くなる。また
、データ伝送用信号線とハンドシェイク制御用信号線を
分離した場合には、信号線が増大し、上述と同様の不都
合を生じる。

そこで、本発明は、このような従来装置の課題を゛解決
し、コストが小さくかつバス上の信号の絶縁を容易に行
なうことができるデジタル制御装置を提供することを目
的としている。

［発明の構成］ （課題を解決するための手段） 本発明は、中央演算ユニットの中央演算ユニットと各種
機能モデュールを接続するパラレルバックプレーンバス
と、中央演算ユニットと各種機能モデュールを接続する
シリアルバックプレーンバスと、このシリアルバックプ
レーンバスとシリアルインターナルバスに接続して中央
演算ユニットとのデータ入出力を制御するデータ入出力
制御手段と、拡張ユニットからのデータ転送要求信号を
シリアルインターナルバスの伝送データに多重化するデ
ータ多重化手段を備えたものである。

（作用） したがって、インターナルバスとしてシリアルバスを用
いているのでバス上の信号を容易に絶縁することができ
、また、バックプレーンバスとしてシリアルバスとパラ
レルバスの双方を備えているので、機能モデュールの特
性に応じたバスを選択することができ、装置の拡張を容
易に行なうことができる。また、バックプレーンバスの
シリアルバスとインターナルバスのデータ入出力制御手
段を共用できるので、装置コストを低下することができ
る。

（実施例） 以下、添付図面を参照しながら、本発明の実施例を詳細
に説明する。

第１図は、本発明の一実施例にかかる電力用デジタル制
御装置を示している。

この電力用デジタル制御装置は、プラント制御処理動作
を行なうための中央演算ユニットＣＵと、プラントのプ
ロセス信号を入力するとともに制御データなどをプラン
トの各部に出力するためのデータ入出カニニットＤＵ１
〜ＤＵｋからなり、これらの中央演算ユニットＣＵおよ
びデータ入出カニニットＤＯ，〜ＤＵｋは、インターナ
ルバスとして用いられているシリアルバス５ＢＬ−５Ｂ
ｋを介して接続されており、中央演算ユニットＣＵおよ
びデータ入出カニニットＯＵ０〜ＤＵｋのデータ伝送は
それぞれシリアルバスＳＢ、〜ＳＢｋを介して行なわれ
ている。

また、中央演算ユニットＣｕにおいて、中央演算モデュ
ール開は、中央演算ユニットｃＵの制御処理を行なうも
のであり、増設用メモリモデュールＭＭは、中央演算ユ
ニットＣｕに装備されているメモリ容量を増設するため
のものであり、通信制御モデュールＣＭは他の装置とデ
ータ伝送を行なうためのものである。

中央演算モデュール四と増設用メモリモデュールＭＭは
、高速パラレルバスＰＢを介してデータをやりとりして
おり、また、中央演算モデュールＰ阿と通信制御モデュ
ール側は、シリアルバスＳＢを介してデータをやりとり
している。ただし、通信制御モデュールＣＭから中央演
算モデュールＰＭに出力される伝送要求割込み信号など
、通信制御モデュール側と中央演算モデュールＰＭの相
互間における各種の制御情報は、高速パラレルバスＰＢ
を介してやりとりされている。

データ入出カニニットＤＵ１において、入出力モデュー
ルＭＯ，−ＭＤ、は、プラントからのプロセスデータを
入力するとともに、プラントの制御要素に制御データを
出力するためのものであり、入出力制御モデュールＤＭ
は、シリアルバスＳ口、を介して中央演算ユニットＣＵ
とデータをやりとりするためのものである。

入出力制御モデュールＤＭと、入出力モデュールＭＤ１
−ＭＤｍは、高速パラレルバスＰＰを介して種々のデー
タをやりとりしている。

なお、他のデータ入出カニニットも、データ入出カニニ
ットＤＵ１と同様に構成されている。

第２図は、中央演算ユニットＣＵの中央演算モデュール
ＰＭと、データ入出カニニットＤＵ１の入出力制御モデ
ュールＤＭの一例を示している。

中央演算モデュール四において、ＣＰＵ３１は。

この中央演算モデュールＰＭの演算処理制御を行なうた
めのものであり、メモリ３２は、ＣＰ　Ｕ３１が実行す
る各種制御プログラムやそのプログラムを実行するとき
に必要な各種のパラメータなどを記憶するとともにＣＰ
　Ｕ３１のワークエリアを構成するものであり、パラレ
ルバスインタフェース回路３３は、高速パラレルバスＰ
８と接続して各種の信号およびデータをやりとりするた
めのものであり、シリアル入出力制御回路３４は、シリ
アルバスＳＢ、ＳＲ□−５Ｏｋを介してデータ伝送を行
なうためのものである。

命令デコード回路３５は、ＣＰＵ３１からシリアルバス
インタフェース回路３６のバスドライバ３６ａに出力さ
れるイネーブル信号、ＣＰＵ３１から切換回路３７に出
力される切換制御信号、および、ＣＰＵ３１から受信デ
ータ切換回路３８に出力される切換制御信号を形成する
ものである。

これらの、ＣＰ　Ｕ３１、メモリ３２、パラレルバスイ
ンタフェース回路３３、シリアル入出力制御回路３４、
および、命令デコード回路３５は、ＣＰＵ３１のシステ
ムバス３９に接続されており、これらの各要素間のデー
タのやりとりは、このシステムバス３９を介して行なお
れる。

符号化回路４０は、シリアル入出力制御回路３４からシ
リアルバスＳＢ、−５Ｂｋに出力される送信データを所
定の符号に変換するものである１例えば、送信データが
ＮＲＺ符号の場合、これをバイフェーズの送信信号（後
述）に変換する。符号化回路４０から出力される送信信
号は、バスバッファ８８１−ＢＢｋを介して、それぞれ
シリアルバスＳＢ□−８Ｂｋの中央演算ユニットＣυか
ら見て送信側の信号線に送出される。

復号化回路４１は、バスレシーバＢＲＩ〜ＢＲｋを介し
てシリアルバスＳＢ、〜ＳＢｋの中央演算ユニットＣＵ
から見て受信側の信号線より入力した信号を受信し。

その受信信号を元のデータに復号化するとともに。

その受信信号に多重化されているサービスリクエスト信
号（後述）を検出するものであり、パスレシーバＢＲ１
−ＢＲ＜ｋ−ｚ＞より、受信した信号を復号化して得た
受信データは受信データ切換回路３８に入力されるとと
もに、パスレシーバＢＲ，より受信した信号を復号化し
て得た受信データは切換回路３７の一入力端に加えられ
ている。

シリアルバスインタフェース回路３６は、シリアルバス
ＳＢをこの中央演算モデュールＰＭに接続するためのも
のであり、シリアル入出力制御回路３４から出力される
送信データをシリアルバスＳＨに送出するためのパスバ
ッファ３６ａと、シリアルバスＳＲからの受信データを
入力するためのパスレシーバ３６ｂからなる。このパス
レシーバ３６ｂを介して入力した受信データは、切換回
路３７の他入力端に加えられている。

切換回路３７は、命令デコード回路３５より出力されて
いる切換制御信号に応じて、２つの入力端のいずれかに
加えられている受信データを選択し、その選択した受信
データを受信データ切換回路３８の一入力端に加えるも
のである。

受信データ切換回路３８は、命令デコード回路３５より
出力されている切換制御信号に応じて、切換回路３７よ
り出力されている受信データ、あるいは。

復号化回路４１より出力されている（ｋ−１）個の受信
データを選択し、その選択した受信データをシリアル入
出力制御回路３４に出力するものである。

入出力制御モデュールＤＨにおいて、入出力バス制御回
路４５は、高速パラレルバスＰＰを介して、入出力モデ
ュールＭＤ、−ＭＤ、とのデータのやりとりを行なうた
めのものであり、サービスリクエスト信号発生８４６は
、中央演算モデュール１１Ｎに対してデータ送信要求を
通知するためのサービスリクエスト信号を発生するもの
であり、そのサービスリクエスト信号は、切換回路４７
の一入力端に加えられている。

符号化回路４９は、シリアル入出力制御回路４８より出
力された送信データを所定の符号に変換するものであり
、その送信データは、切換回ｊ８４７の他入力端に加え
られている。

切換回路４７は、サービスリクエスト（ｉ号発生器４６
から出力されるサービスリクエスト信号、または、符号
化回路４９より出力される送信データのいずれかを選択
するものであり、その選択されたサービスリクエスト信
号または送信データは、パスバッファ５０を介してシリ
アルバスＳＢＩの中央演算ユニットＣＵから見て受信側
の信号線に送出されている。

パスレシーバ５１は、シリアルバスＳ旧の中央演算ユニ
ットＣｕから見て送信側の信号線を介して送出されてく
る信号を受信するものであり、その受信信号は、復号化
回路５２に出力されている。

復号化回路５２は、受信信号を元のデータに復号化する
ものであり、その受信データはシリアル入出力制御回路
４８に加えられている。

シリアル入出力制御回路４８は、シリアルバスＳＢｌを
介して、データ伝送を行なうためのものであり、入出力
バス制御回路４５から送信データが出力されるときには
、送信データを所定のタイミングで符号化回路４９に出
力し、また、復号化回路５２より受信データを入力した
ときには、所定のタイミングで入出力バス制御回路４５
にその受信データを出力する。

ここで、本実施例において、シリアルバスＳＯ，ＳＢ工
〜ＳＢｋで使用している伝送データの信号形式について
説明する。

伝送データは、第３図（ａ）に示すようなパイフェーズ
信号に変換してやりとりしている。このパイフェーズ信
号は、おのおののビットデータが同一のパルス幅Ｐｖを
もち、データ「０」はパルス幅Ｐｖの中間点でレベルが
反転され、データｒｌＪはパルス幅Ｐｖの全期間にわた
ってレベルを維持する。また、それぞれのビットの開始
時では、直前の信号のレベルを反転する。

このようなバイフェーズ信号は、ビットの切り替わりタ
イミングでレベルが変化するため、データのサンプリン
グクロックの抽出が容易で、かつ。

バス上のデータの劣化を抑制することができる。

また、サービスリクエスト信号は、上述したバイフェー
ズ信号の規則から外れている信号であり。

同図（ｂ）に示すように、ハイレベルを維持する信号で
ある。

また、データ伝送が行なわれていない状態では、インタ
ーナルバスであるシリアルバスＳＢ□−５Ｂｋには、入
出カニニットＤＵ、〜ＤＵｋより無信号をあられすデー
タ「０」の連続信号（同図（ｃ）参照）が出力される。

また、シリアルバスＳＢ工〜ＳＢ、に障害が発生したと
きには、シリアルバスＳＢ、〜ＳＢｋの信号がローレベ
ルを維持する状態になる（同図（ｄ）参照）。

以上の構成で、中央演算ユニットＣＵの内部におけるシ
リアルバスＳ８を用いて行なうデータ伝送は、次のよう
にして行なわれる。また、このシリアルバスＳＢを介し
て行なうデータ伝送は、１：Ｎのデータ伝送であり、シ
リアルバスＳＢに接続されている全てのモデュールに対
して並列に実行することができる。

ＣＰ　Ｕ３１がデータ送信を行なう場合には、高速パラ
レルバスＰＢを介してデータ送信先のモデュールを指定
し、そのモデュールから受信準備が完了したことが高速
パラレルバスＰ８を介して通知されると、命令デコード
回路３５より出力する切換制御信号によりシリアルイン
タフェース回路３６のバスバッファ３６ａをイネーブル
状態に設定し、シリアル入出力制御回路３４に送信デー
タを転送する。

これにより、シリアル入出力制御回路３４から出力され
る送信データは、パスバッファ３６ａを介してシリアル
バスＳＨに送出され、目的のモデュールで受信される。

また、いずれかの内部モデュールから高速パラレルバス
ＰＢを介して、データ伝送要求が割込み入力されると、
伝送要求割込みがあったこと、および、その要求元の識
別情報が、パラレルバスインタフェース回路３３よりＣ
ＰＵ３１に通知される。

これにより、ＣＰＵ３１は、命令デコード回路３５より
出力する切換制御信号により、切換回路３７にシリアル
インタフェース回路３６からの受信データを選択させる
とともに、受信データ切換回路３８に切換回路３７から
出力される受信データを選択させる。

このようにして、シリアルバスＳＢからの受信データを
シリアル入出力制御回路３４に入力可能に設定した状態
で、受信準備完了を高速パラレルバスＰＢを介して要求
元のモデュールに通知する。

それにより、要求元のモデュールから送信されてきたデ
ータが、シリアル入出力制御回路３４に入力され、所定
のタイミングでＣＰ　Ｕ３１に転送される。

また、中央演算ユニットＣＵと入出力ユニットＤＵ□と
の間のデータ伝送は、次のようにして行なわれる。この
場合、中央演算ユニットｃＵは、入出カニニットＤＵ□
〜Ｄｕｋに対して１：１のデータ伝送を行なう、すなわ
ち、中央演算ユニットｃＵは１つの入出カニニットとデ
ータ伝送を行なっている間は、他の入出カニニットとの
データ伝送を行なわない。

ＣＰＵ３１がいずれかの入出カニニットＤＯ□〜ＤＵｋ
にデータを送信するときには、その送信先を指定する情
報を送信情報に付加して送信データを形成し、その送信
データをシリアル入出力制御回路３４に出力する。

これにより、シリアル入出力制御回路３４は、所定のタ
イミングで符号化回路４０にその送信データを出力し、
それにより、符号化回路４ｏより送信信号がシリアルバ
スＳＢ、〜ＳＢｋに送出される。

また、入出カニニットＤｕ１が中央演算ユニットＣυに
データを伝送するとき、まず、入出力バス制御回路４５
は、サービスリクエスト信号発生器４６よりいサービス
リクエスト信号を発生させる。

これにより、サービスリクエスト信号が切換口＠４７お
よびバスバッファ５０を介してシリアルバスＳＲ，に送
出され、パスレシーバＢＲユを介して復号化回路４１に
入力される。

復号化回路４１は、受信信号にハイレベルの信号がパル
ス幅Ｐｖの所定回数分持続すると、サービスリクエスト
信号が入力されたことを判定し、伝送要求割込みが発生
したこと、および、その要求元の識別情報（この場合は
入出カニニットＤυ、のアドレス）をＣＰ　Ｕ３１に通
知する。

これにより、ＣＰＵ３１は、受信データ切換回路３８に
そのときに通知された入出力ユニットロＵ工からの受信
データを選択させて、その受信データがシリアル入出力
制御回路３４に入力可能な状態に設定し、入出カニニッ
トＤυ１のアドレスを付加した受信準備完了情報を送信
データとして出力する。

それによって、受信′＄備完了情報がシリアル入出力制
御回路４８より入出力バス制御回路４５に通知されると
、入出力バス制御回路４５は、サービスリクエスト信号
の発生を終了したのちに、そのときの送信データを中央
演算ユニットＣｕに対して送信する。

このようにして、中央演算ユニットＣｕと入出カニニッ
トＤ（ｆ１〜Ｏｕｋとの間のデータ伝送が行なわれる。

なお、復号化回路４１は、伝送待機状態になっていると
きには、シリアルバスＳＢ、〜ＳＢｋがローレベルをパ
ルス幅Ｐｖの一定回数以上の期間持続しているときには
、そのシリアルバスＳＢ、−５Ｂｋに異常が発生してい
ると判定し、その旨をＣＰＵ３１に通知する。

なお、高速パラレルバスＰＢを介して行なうデータ伝送
は、従来と同様なのでその説明を省略した。

さて、ＣＰ　Ｕ３１は、電源が投入されて動作が開始さ
れると、メモリ３２に記憶されている各種パラメータに
従って、シリアルバスＳＢ、ＳＢ工〜ＳＢｋの各伝送チ
ャネルに対する初期設定処理を行ない、上述したような
シリアルバスＳＢ、ＳＢ、−５Ｒ，を用いたデータ伝送
を開始する。

その処理例を第４図に示す。

まず、メモリ３２に記憶されている各種パラメータを参
照して、それぞれの伝送チャネルに対するモードを判定
する（処゛理１０１、判断１０２）　。

未使用に設定されている伝送チャネルについては、それ
を使用しないように設定する（処理１０３）。

インターナルモードに設定される伝送チャネルについて
は、その伝送チャネルが割り当てられているユニットと
初期設定交信を行なって、伝送リンクを確立する（処理
１０４）。

これにより、インターナルバスに接続されているユニッ
トの伝送機能が起動され、そのユニットの動作が可能と
なる。

それ以降は：上述したデータ伝送を行なう（判断１０５
−処理１０９）。

バックプレーンモードに設定されている伝送チャネルに
ついては、接続されているモチ。ニールを確認しく処理
１１０）、それぞれのモデュールと伝送リンクを順次確
立する（処理１１１）。

これにより、バックプレーンバスに接続されているモデ
ュールの伝送機能が起動され、そのモデュールの動作が
可能となる。

それ以降は、上述したデータ伝送を行なう（判断１１２
−処理１１７）。

以上のように、本実施例によれば、中央演算ユニットと
その外の機能ユニットを接続するインターナルバスにシ
リアルバスを用いているので、インターナルバスにおけ
る信号の絶縁が容易で、また、光フアイバケーブルなど
の適用が可能である。

また、インターナルバスを介して接続した機能ユニット
からデータ伝送を要求するために中央演算ユニットに出
力する要求信号を、伝送データに多重化して出力してい
るので、ハンドシェイクのための信号線が不要となり、
データ伝送の応答性が向上する。

また、中央演算ユニットでシリアルバスを介してデータ
伝送を行なうモデュールは、バス型の接線形式でシリア
ルバスに接続し、かつ、インターナルバスについてはス
ター型の接続形式で接続しており、それぞれのシリアル
バスのアクセス制御を同一の制御要素で実現しているの
で、装置コストを低減することができる。

また、イベント駆動型の制御装置に適合するように、バ
スアクセス制御をイベント駆動で行なっているので、制
御装置の処理制御のスループット低下を防止することが
できる。

また、中央演算ユニット内のバックプレーンバスとして
パラレルバスとシリアルバスを設け、また１機能ユニッ
トや中央演算ユニット内のモデュールの追加／削除を容
易に行なうことができるので、装置構成の柔軟性および
拡張性が良好になる。

［発明の効果］ 以上説明したように、本発明によれば、中央演算ユニッ
トにパラレルバスとシリアルバスを設けたので、内蔵す
るモデュールの特性に応じたバスを選択することができ
、装置構成の柔軟性が高い、また、各ユニットを接続す
るインターナルバスをシリアルバスで構成しているので
、ユニット間の伝送データの絶縁を容易に行なうことが
できる。また、バックプレーンバスのシリアルバスとイ
ンターナルバスを同一の制御手段により制御しているの
で、装置コストを低減することができるという効果を得
る。

【図面の簡単な説明】

第１図は本発明の一実施例にかかるデジタル制御装置を
示すブロック図、第２図は中央演算ユニットと入出カニ
ニットの要部の具体例を示すブロック図、第３図（ａ）
〜（ｄ）はインターナルバス内の信号例を示す波形図、
第４図はバスアクセス時の処理例を示すフローチャート
、第５図は従来装置を例示したブロック図である。 ＳＲ，ＳＢ、〜ＳＢ１・・シリアルバス、　ＰＢ、ＰＰ
・・・高速パラレルバス、ＣＵ・・・中央演算ユニット
、ＤＯ，−ＤＯ，・・・データ入出カニニット、■・・
・中央演算モデュール、ＤＭ・・・入出力制御モデュー
ル、３１・・・ＣＰＵ、３２・・・メモリ、３３・・・
パラレルバスインタフェース回路、３４゜４８・・・シ
リアル入出力制御回路、３６・・・シリアルバスインタ
フェース回路、３６ａ　、　８８８〜ＢＢｋ、５０・・
・バスバッファ、３６ｂ、ＢＲ□〜ＢＲｋ・・・バスレ
シーバ、３７．４７・・・切換回路、３８・・・受信デ
ータ切換回路、　４１．５２・・・復号化回路、４６・
・・サービスリクエスト信号発生器。 （７３１７）　　代理人　弁理士　側近　憲　佑（８８
６９）　　　同　　第子丸　健 第１図 区 第 図 第 図

Claims (1)

【特許請求の範囲】
1. 中央演算モデュールおよび各種機能モデュールから構成
   された中央演算ユニットと、中央演算ユニットに対して
   各種サービスを行なう拡張ユニットをシリアルインター
   ナルバスを介して接続したデジタル制御装置において、
   前記中央演算ユニットと各種機能モデュールを接続する
   パラレルバックプレーンバスと、前記中央演算ユニット
   と各種機能モデュールを接続するシリアルバックプレー
   ンバスと、このシリアルバックプレーンバスと前記シリ
   アルインターナルバスに接続して前記中央演算ユニット
   とのデータ入出力を制御するデータ入出力制御手段と、
   前記拡張ユニットからのデータ転送要求信号を前記シリ
   アルインターナルバスの伝送データに多重化するデータ
   多重化手段を備えたことを特徴とするデジタル制御装置
   。