JPH0570342B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は回線交換とくに多元交換機能を有する
交換機に関する。

（従来技術及びその問題点） 多換交換機としては特願昭60−122224号明細書
記載のものが検討されている。この構成を第９図
に示す。これは、複数のライン回路１０，２０，
３０をデータバス７で接続しタイムスロツトの割
当ては送信アドレスバス５１、受信アドレスバス
５２により行なう方法である。制御部３はメモリ
２に送信ライン回路と受信ライン回路の対情報を
書き込み、フレームカウンタ４の制御により一定
周期で巡回的にこのアドレス対を読み出すことに
よりアドレスの割当てを行なう。この従来例で
は、ライン回路数をｎ、フレーム当たりのタイム
スロツト数をｍとするとメモリ２の容量はｍ×
log₂nとなり、アドレスバスの本数は2log₂nとな
る。本構成では、収容ライン回路数の増大によ
り、より大容量のメモリ及び多くのバスを必要と
し、回路規模の増加、高価格化をもたらす。

（発明の目的） 本発明の目的は、アドレス制御用のメモリの容
量及びアドレスバスの本数がライン回路数に依存
しない小規模で、経済制の高い交換機を提供する
ことにある。

（発明の構成） 本発明の回線交換機は、複数の端末対応に設け
られたライン回路と、中央制御ユニツトと、前記
中央制御ユニツトと前記複数のライン回路間を接
続するバスシステムとから構成され、 前記バスシステムは、アドレスバスと、データ
バスとから成り、 前記中央制御ユニツトは、一定周期で巡回的に
前記データバスのタイムスロツトに対応してアド
レス番号を前記アドレスバスに出力するアドレス
メモリと、各ライン回路との間でタイムスロツト
制御に用いられるシグナリング情報の授受を行な
うと共に送信ライン回路と受信ライン回路間の通
信を特定するアドレス番号を前記アドレスメモリ
に設定し、更に、かかるアドレス番号を前記送信
ライン回路及び受信ライン回路に通知する制御部
とを有し、 前記ライン回路は、収容端末からの送信信号の
前記データバスへの送出を行なう送信回路と、前
記データバスからの受信信号の収容端末への送出
を行なう受信回路と、前記制御部との間で前記シ
グナリング情報の授受を行なうライン制御部と、
前記制御部より送信用に通知されたアドレス番号
が前記アドレスバスに供給されたとき前記送信回
路を起動する送信アドレス回路と、前記制御部よ
り受信用に通知されたアドレス番号が前記アドレ
スバスに供給されたとき前記受信回路を起動する
受信アドレス回路とを有する。

また、本発明の回線交換機は、複数の端末対応
に設けられたライン回路と、中央制御ユニツト
と、前記中央制御ユニツトと前記複数のライン回
路間を接続するバスシステムとから構成され、 前記バスシステムは、アドレスバスと、送信デ
ータバスと、受信データバスと、前記送信データ
バス上の信号をＮタイムスロツト遅延させて前記
受信データバスに供給するバス間回路とから成
り、 前記中央制御ユニツトは、一定周期で巡回的に
前記送信データバス及び受信データバスのタイム
スロツトに対応してアドレス番号を前記アドレス
バスに出力するアドレスメモリと、各ライン回路
との間でタイムスロツト制御に用いられるシグナ
リング情報の授受を行なうと共に送信ライン回路
と受信ライン回路間の通信を特定するアドレス番
号を前記アドレスメモリに設定し、更に、かかる
アドレス番号を前記送信ライン回路及び受信ライ
ン回路に通知する制御部とを有し、 前記ライン回路は、収容端末からの送信信号の
前記データバスへの送出を行なう送信回路と、前
記データバスからの受信信号の収容端末への送出
を行なう受信回路と、前記制御部との間で前記シ
グナリング情報の授受を行なうライン制御部と、
前記制御部より送信用に通知されたアドレス番号
が前記アドレスバスに供給されたとき前記送信回
路を起動する送信アドレス回路と、前記制御部よ
り受信用に通知されたアドレス番号が前記アドレ
スバスに供給されたときＮタイムスロツト時間後
に前記受信回路を起動する受信アドレス回路とを
有する。

更に、本発明の回線交換機は、複数の端末対応
に設けられた複数のグループに分割されたライン
回路と、中央制御ユニツトと、前記中央制御ユニ
ツトと前記複数のライン回路間を接続するバスシ
ステムとから構成され、 前記バスシステムは、全てのライン回路に接続
されたアドレスバスと、グループ内のライン回路
間を接続する送信データバスと、受信データバス
と、各グループの送信バス上の信号をＭタイムス
ロツト遅延させ遅延された各送信バス上の信号の
論理積をＮタイムスロツト遅延させて各グループ
の前記受信バスに共通に供給するバス間回路とか
ら成り、 前記中央制御ユニツトは、一定周期で巡回的に
前記送信データバス及び受信データバスのタイム
スロツトに対応してアドレス番号を前記アドレス
バスに出力するアドレスメモリと、各ライン回路
との間でタイムスロツト制御に用いられるシグナ
リング情報の授受を行なうと共に送信ライン回路
と受信ライン回路間の通信を特定するアドレス番
号を前記アドレスメモリに設定し、更に、かかる
アドレス番号を前記送信ライン回路及び受信ライ
ン回路に通知する制御部とを有し、 前記ライン回路は、収容端末からの送信信号デ
ータバスへの送出を行なう送信回路と、前記デー
タバスからの受信信号の収容端末への送出を行な
う受信回路と、前記制御部との間で前記シグナリ
ング情報の授受を行なうライン制御部と、前記制
御部より送信用に通知されたアドレス番号が前記
アドレスバスに供給されたとき前記送信回路を起
動する送信アドレス回路と、前記制御部より受信
用に通知されたアドレス番号が前記アドレスバス
に供給されたとき（Ｍ＋Ｎ）タイムスロツト時間
後に前記受信回路を起動する受信アドレス回路と
を有する。

（実施例） 本発明の第１の実施例を第１図に示す。中央制
御ユニツト１は制御部３、フレームカウンタ４、
送受信タイムスロツトを与えるメモリ２とから構
成される。ライン回路１０においては、送信回路
１３及び受信回路１４と端末との間の信号の授受
をインタフエイス回路１１を介し行なわれる。端
末との発呼・応答・選択信号などのシグナリング
情報は、インタフエイス回路１１を介しライン制
御回路１２に供給される。他のライン回路２０，
３０も同一の構成を有する。制御部３は、各ライ
ン制御回路を制御バス６を介し走査し所定の呼接
続制御を行なう。今、ライン回路１０からライン
回路２０に対し２元（フレーム内に２タイムスロ
ツト占有する一具体的には128Kbps）の発呼要求
があり、ライン回路２０が応答したとする。制御
部３は使用されていないアドレス番号から２つの
アドレス番号を検索し、ライン回路１０からライ
ン回路２０へのアドレス番号0001、ライン回路２
０からライン回路１０へのアドレス番号0010を与
え、更に４個の空きタイムスロツトを検索し対応
するメモリ２のメモリセルに書き込む。第３図ａ
はアドレスバス５に出力されたメモリ２のデータ
を示すものであり、この場合、メモリ２の４番目
と７番目のセルに0001を書き込み、２番目と８番
目のセルに0010を書き込むことにより、４番目と
７番目のタイムスロツトがライン回路１０の送信
に、２番目、８番目のタイムスロツトがライン回
路２０からの送信に割当てられている状態を示し
ている。同時に、制御部３は、ライン制御回路１
２に対し送信アドレス番号0001を、受信アドレス
番号0010を通知する。ライン制御回路１２はこれ
に基づき、送信アドレス回路１６にアドレス番号
0001を、受信アドレス回路１５にアドレス番号
0010を設定する。同様にして、ライン制御回路２
２は送信アドレス回路２６にアドレス番号0010
を、受信アドレス回路１５にアドレス番号0001を
設定する。第２図は送信アドレス回路１６及び受
信アドレス回路１５の構成を示す図であり、ライ
ン制御回路１２は設定されたアドレス番号をレジ
スタ１８に格納する。比較器１７は、レジスタ１
８の設定値とメモリ２より出力されるアドレスバ
ス６のデータとを比較し一致していれば、送信回
路１３あるいは受信回路１４を起動する。従つ
て、第３図ａに示すアドレス番号がアドレスバス
５に送出されるので、４番目と７番目のタイムス
ロツトにおいて送信アドレス回路１６及び受信ア
ドレス回路２５が一致を検出し、それぞれ送信回
路１３及び受信回路２４を動作状態にする。これ
により、このタイムスロツトにおいて第３図ｂに
示すようにライン回路１０からライン回路２０へ
の通信が行なわれる。２番目と８番目のタイムス
ロツトにおいては、送信アドレス回路２６及び受
信アドレス回路１５が一致を検出し、それぞれ送
信回路２３及び受信回路１４が動作状態となり、
ライン回路２０からライン回路１０への通信が行
なわれる。通信が終了すると、使用されたタイム
スロツトは空き状態に戻るとともに、通信に関与
したライン回路の送信アドレス回路及び受信アド
レス回路のレジスタ１８は初期化され、このアド
レス番号は他の新たな通信に対し使用することが
できる。

以上のように、１フレームに複数のタイムスロ
ツトを割当てることにより多元交換が実現でき
る。本実験例においては、メモリ２の容量はタイ
ムスロツト数ｍのみにより定まり、mlog₂mとな
る。今、タイムスロツト数1024、端末数2048とす
ると、第９図の従来技術では、２×log₂2048×
1024＝22Kビツトのメモリが必要であるが、本発
明によればlog₂1024×1024＝10Kビツトと少ない
容量ですむ。同様にアドレスバス５も10本と従来
技術の場合の22本に比べ少なくてすむ。なを、本
説明では、ライン回路の通信として双方向で同じ
帯域通信を例にしたが、片方向のみの通信、ある
いは帯域の異なる双方向通信も扱えることは明ら
かである。また、受信アドレス番号を複数のライ
ン回路に共通に分配することにより１：Ｎのマル
チキヤースト通信も可能である。

第４図に本発明の第２の実施例を示す。本実施
例は、データバスが送信データバス７１と受信デ
ータバス７２に分離していることに特徴がある。
これは、一つのバスに多数の送信回路、受信回路
が接続されるとデータバス上の信号の電気特性が
劣化する場合があり、これによる通信品質の低下
を回避するものである。送信データバス７１の信
号はラツチ回路３１においてラツチされた後受信
データバス７２に供給される。この結果、に示す
ように送信データは１タイムスロツト分遅れて各
受信回路に供給される。この遅れを補償するため
に、受信アドレス回路１５の前段に１タイムスロ
ツトアドレスバス５上の信号を遅延させる遅延回
路１９を設ける。これにより、アドレスバス５上
の信号は遅延され受信アドレス回路に供給される
ので、正しく受信することが可能となる。第５図
の５１０はアドレスバスの信号、同図の５２０は
受信アドレス回路１５に供給されるアドレス信号
を示し、同図の５３０は送信データバス７１上の
信号を、同図の５４０は受信データバス７２上の
信号を示す。本実施例では、送信データバス７１
には各送信回路１３しか、受信データバス７２に
は受信回路１４しか接続されないので電気的特性
の劣化を抑えることができる。

第６図は本発明の第３の実施例を示す図であ
る。本図において、各ライン回路の構成は第４図
のライン回路の構成と同じである。本実施例は収
容端末数が更に増大した場合の本発明による回線
交換機の構成を示すものである。ライン回路は２
つのグループに分割され、ライン回路１０，２
０，３０が、ライン回路４０，４０，６０がそれ
ぞれグループをなしている。ライン回路１０から
あるタイムスロツトで送信されたデータはラツチ
回路３２でラツチされた後ゲート回路８に供給さ
れる。送信データバス７１の信号レベルは接続さ
れたライン回路が送信を行なわない場合ハイレベ
ルになるとすると、このタイムスロツトではライ
ン回路４０，５０，６０からはデータは送出され
ないのでラツチ回路３３の入力及び出力はハイレ
ベルとなり論理積を出力するゲート回路８はラツ
チ回路３２の出力をそれぞれの受信データバス７
２に接続されたラツチ回路３４，３５に供給す
る。なを、送信データバス７１の信号レベルは接
続されたライン回路が送信を行なわない場合ロウ
レベルになるとすると、ゲート回路８を論理和ゲ
ートにすれば良い。従つて、あるライン回路から
の送信データはゲート回路８の前段で１タイムス
ロツト、後段で１タイムスロツトの併せて２タイ
ムスロツト遅延されて各々の受信データバス７２
に供給される。各ライン回路の遅延回路１９にお
いてアドレス番号の供給を２タイムスロツト遅ら
せて受信アドレス回路１５に供給することによ
り、第２の実施例で説明したように正しく受信す
ることができる。本実施例によれば、第２の実施
例の効果に加えて、ラツチ回路３２，３３，３
４，３５によるタイミングにより交換機の大規模
化しても各ライン回路間のタイムスロツト同期を
維持することができる。グループ数が増大した場
合は、ゲート回路８の入力数を大きくすればよ
く、また、装置規模が大きくなり、各１段のラツ
チでは、各グループ間のタイムスロツト同期が維
持できない場合は段数を増やしてもよい。このバ
ス間回路が、ラツチ回路３６〜３９及びゲート回
路８１，８２などにより多段に構成された例を第
７図に示す。

第８図は本発明の第４の実施例を示す図であ
る。これは、バス間回路において、各ラツチ回路
３２，３４がトライステート出力をもつ場合の構
成を示すもので、本実施例においてはゲート回路
は不要で両ラツチ回路の出力をそのまま接続する
ことにより同じ機能が実現できる。第６図の構成
に加え、ステータスバス９をグループ対応に設け
られラツチ回路３２，３３の出力エネイブル端子
に接続されている。送信タイムスロツトにおいて
ライン回路の送信アドレス回路１６はステータス
バス９をロウレベルにする。この制御により送信
を行なつているライン回路が属するグループの送
信データバス７１に接続されたラツチ回路のみエ
ネイブルとなり、その出力がラツチ回路３４，３
を介し各ライン回路に分配される。なお、本図に
おいては図面を簡単にするために、中央制御ユニ
ツト１及びアドレスバス５は省略している。

（発明の効果） 以上述べたとおり、本発明によれば、下記(イ)〜
(ニ)の効果を得ることができる。

(イ) 多元交換及びマツチキヤースト交換が可能で
ある。

(ロ) タイムスロツト制御用のメモリの容量及びア
ドレスバスの本数を小さくすることができる。

(ハ) 大規模化してもバス信号の電気的特性の劣化
を抑えることができる。

(ニ) 大規模化してもタイムスロツト同期を維持す
ることができる。

【図面の簡単な説明】

第１図、第４図、第６図及び第８図は本発明の
実施例を示すブロツク図、第２図はアドレス回路
の構成例を示す図、第３図及び第５図はバスシス
テム上の信号を示す図、第７図はバス間回路の別
の例を示す図、第９図は従来例を示す図である。 図に於いて、１は中央制御ユニツト、２はメモ
リ、３は制御部、４はフレームカウンタ、５，５
１，５２はアドレスバス、６は制御バス、７，７
１，７２はデータバス、８，８１，８２はゲート
回路、１０，２０，３０，４０，５０，６０はラ
イン回路、１１はインタフエイス回路、１２，２
２はライン制御回路、１３，２３は送信回路、１
４，２４は受信回路、１５，２５は受信アドレス
回路、１６，２６は送信アドレス回路、１７は比
較回路、１８はレジスタ、１９は遅延回路、３１
〜３９はラツチ回路を示す。

Claims (1)

1. 【特許請求の範囲】 １ 複数の端末対応に設けられたライン回路と、
   中央制御ユニツトと、前記中央制御ユニツトと前
   記複数のライン回路間を接続するバスシステムと
   から構成され、 前記バスシステムは、アドレスバスと、データ
   バスとから成り、 前記中央制御ユニツトは、一定周期で巡回的に
   前記データバスのタイムスロツトに対応してアド
   レス番号を前記アドレスバスに出力するアドレス
   メモリと、各ライン回路との間でタイムスロツト
   制御に用いられるシグナリング情報の授受を行な
   うと共に送信ライン回路と受信ライン回路間の通
   信を特定するアドレス番号を前記アドレスメモリ
   に設定し、更に、かかるアドレス番号を前記送信
   ライン回路及び受信ライン回路に通知する制御部
   とを有し、 前記ライン回路は、収容端末からの送信信号の
   前記データバスへの送出を行なう送信回路と、前
   記データバスからの受信信号の収容端末への送出
   を行なう受信回路と、前記制御部との間で前記シ
   グナリング情報の授受を行なうライン制御部と、
   前記制御部より送信用に通知されたアドレス番号
   が前記アドレスバスに供給されたとき前記送信回
   路を起動する送信アドレス回路と、前記制御部よ
   り受信用に通知されたアドレス番号が前記アドレ
   スバスに供給されたとき前記受信回路を起動する
   受信アドレス回路とを有することを特徴とする回
   線交換機。 ２ 複数の端末対応に設けられたライン回路と、
   中央制御ユニツトと、前記中央制御ユニツトと前
   記複数のライン回路間を接続するバスシステムと
   から構成され、 前記バスシステムは、アドレスバスと、送信デ
   ータバスと、受信データバスと、前記送信データ
   バス上の信号をＮタイムスロツト遅延させて前記
   受信データバスに供給するバス間回路とから成
   り、 前記中央制御ユニツトは、一定周期で巡回的に
   前記送信データバス及び受信データバスのタイム
   スロツトに対応してアドレス番号を前記アドレス
   バスに出力するアドレスメモリと、各ライン回路
   との間でタイムスロツト制御に用いられるシグナ
   リング情報の授受を行なうと共に送信ライン回路
   と受信ライン回路間の通信を特定するアドレス番
   号を前記アドレスメモリに設定し、更に、かかる
   アドレス番号を前記送信ライン回路及び受信ライ
   ン回路に通知する制御部とを有し、 前記ライン回路は、収容端末からの送信信号の
   前記データバスへの送出を行なう送信回路と、前
   記データバスからの受信信号の収容端末への送出
   を行なう受信回路と、前記制御部との間で前記シ
   グナリング情報の授受を行なうライン制御部と、
   前記制御部より送信用に通知されたアドレス番号
   が前記アドレスバスに供給されたとき前記送信回
   路を起動する送信アドレス回路と、前記制御部よ
   り受信用に通知されたアドレス番号が前記アドレ
   スバスに供給されたときＮタイムスロツト時間後
   に前記受信回路を起動する受信アドレス回路とを
   有することを特徴とする回線交換機。 ３ 複数の端末対応に設けられ複数のグループに
   分割されたライン回路と、中央制御ユニツトと、
   前記中央制御ユニツトと前記複数のライン回路間
   を接続するバスシステムとから構成され、 前記バスシステムは、全てのライン回路に接続
   されたアドレスバスと、グループ内のライン回路
   間を接続する送信データバスと、受信データバス
   と、各グループの送信バス上の信号をＭタイムス
   ロツト遅延させ遅延された各送信バス上の信号の
   論理積をＮタイムスロツト遅延させて各グループ
   の前記受信バスに共通に供給するバス間回路とか
   ら成り、 前記中央制御ユニツトは、一定周期で巡回的に
   前記送信データバス及び受信データバスのタイム
   スロツトに対応してアドレス番号を前記アドレス
   バスに出力するアドレスメモリと、各ライン回路
   との間でタイムスロツト制御に用いられるシグナ
   リング情報の授受を行なうと共に送信ライン回路
   と受信ライン回路間の通信を特定するアドレス番
   号を前記アドレスメモリに設定し、更に、かかる
   アドレス番号を前記送信ライン回路及び受信ライ
   ン回路に通知する制御部とを有し、 前記ライン回路は、収容端末からの送信信号デ
   ータバスへの送出を行なう送信回路と、前記デー
   タバスからの受信信号の収容端末への送出を行な
   う受信回路と、前記制御部との間で前記シグナリ
   ング情報の授受を行なうライン制御部と、前記制
   御部より送信用に通知されたアドレス番号が前記
   アドレスバスに供給されたとき前記送信回路を起
   動する送信アドレス回路と、前記制御部より受信
   用に通知されたアドレス番号が前記アドレスバス
   に供給されたとき（Ｍ＋Ｎ）タイムスロツト時間
   後に前記受信回路を起動する受信アドレス回路と
   を有することを特徴とする回線交換機。