JPH0570343B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は回線交換とくにサブレートも含む多元
交換機能を有する交換機に関する。

（従来技術及びその問題点） 多換交換機としては特願昭60−122224号明細書
記載のものが検討されている。この構成を第６図
に示す。これは、複数のライン回路１０，２０，
３０をデータバス７で接続しタイムスロツトの割
当ては送信アドレスバス５１、受信アドレスバス
５２により行なう方法である。制御部３はメモリ
２に送信ライン回路と受信ライン回路の対情報を
書き込み、フレームカウンタ４の制御により一定
周期で巡回的にこのアドレス対を読み出すことに
よりアドレスの割当てを行なう。この従来例で
は、１フレームあたりに複数のタイムスロツトを
割当てることにより基本レート例えば64Kbpsの
整数倍の多元交換を実現できる。しかしながら、
ｐ×64／ｑのサブレートの回線交換を実現するに
は、ｑフレームを周期として巡回するメモリ２が
必要となる。この場合、メモリ２の容量は、ライ
ン回路数をｎ、フレーム当たりのタイムスロツト
数をｍとするとメモリ４の容量はｐ×ｍ×log₂n
となる。本構成では、マルチフレーム数ｑの増大
により、より大容量のメモリを必要とし、回路規
模の増加、高価格化をもたらす。

（発明の目的） 本発明の目的は、回線制御用のメモリの容量の
本数がマルチフレーム数に依存しない小規模で、
経済制の高いサブレートを含む多元交換機を提供
することにある。

（発明の構成） 本発明の多元回線交換機は、複数の端末対応に
設けられたライン回路と、中央制御ユニツトと、
前記中央制御ユニツトと前記複数のライン回路間
を接続するバスシステムとから構成され、 前記バスシステムは、第１及び第２のアドレス
バスと、データバスとから成り、 前記中央制御ユニツトは、一定周期で巡回的に
前記データバスの送信用及び受信用のタイムスロ
ツトに対応してアドレス番号を前記第１のアドレ
スに出力するアドレスメモリと、前記第２のアド
レスバスに出力するマルチフレームカウンタと、
各ライン回路との間でタイムスロツト制御に用い
られるシグナリング情報の授受を行なうと共に送
信ライン回路と受信ライン回路間の通信を特定す
る第１のアドレス番号を前記アドレスメモリに設
定し、更に、サブレート通信に対しては第１のア
ドレス番号とＮ個の第２のアドレス番号を前記送
信ライン回路及び受信ライン回路に通知し、サブ
レート通信でない場合は第１のアドレス番号のみ
通知する制御部を有し、 前記ライン回路は、収容端末からの送信信号の
前記データバスへの送出を行なう送信回路と、前
記データバスからの受信信号の収容端末への送出
を行なう受信回路と、前記制御部との間でシグナ
リング情報の授受を行なうライン制御部と、サブ
レート通信時には前記制御部より送信用に通知さ
れた第１のアドレス番号及びＮ個の第２のアドレ
ス番号のうちの一つがそれぞれ同時に前記第１及
び第２のアドレスバスに供給されたとき前記送信
回路を機動しサブレート通信できないときは前記
第１アドレス番号が前記第１のアドレスバスに供
給されたとき前記送信回路を起動する送信アドレ
ス回路と、前記制御より受信用に通知された第１
のアドレス番号及びＮ個の第２のアドレス番号の
うちの一つがそれぞれ同時に前記第１及び第２の
アドレスバスに供給されたとき前記受信回路を起
動しサブレート通信でないときは前記第１のアド
レス番号が前記第１のアドレスバスに供給された
とき前記受信回路を、起動する受信アドレス回路
とを有する。

（実施例） 本発明の第１の実施例を第１図に示す。中央制
御ユニツト１は制御部３、フレームカウンタ４、
フレーム長の８倍のマルチフレームを計数するマ
ルチフレームカウンタ８、送受信タイムスロツト
を与えるメモリ２とから構成される。メモリ２の
出力はアドレスバス５を介し、マルチフレームカ
ウンタ９の出力はアドレスバス５１を介しライン
回路１０，２０，３０に供給される。本実施例
は、基本レート64Kbpsの整数倍の多元交換のみ
ならずマルチフレーム数８に対応し、64／8Kbps
の整数倍のサブレートの多元交換を提供するもの
である。ライン回路１０においては、送信回路１
３及び受信回路１４と端末との間の信号の授受は
インタフエイス回路１１を介し行なわれる。端末
との発呼・応答・選択信号などのシグナリング情
報は、インタフエイス回路１１を介しライン制御
回路１２に供給される。他のライン回路２０，３
０も同一の構成を有する。制御部３は、各ライン
制御回路を制御バス６を介し走査し所定の呼接続
制御を行なう。

始めに多元交換制御について説明する。この場
合は、アドレスバス５のみに基づきタイムスロツ
トの割当てが行なわれる。ライン回路１０からラ
イン回路２０に対し２元（フレーム内に２タイム
スロツト占有する一具体的には128Kbps）の発呼
要求があり、ライン回路２０が応答したとする。
制御部３はアドレスバス５において使用されてい
ないアドレス番号から２つのアドレス番号を検索
し、ライン回路１０からライン回路２０へのアド
レス番号0001（２進数表示）、ライン回路２０から
ライン回路１０へのアドレス番号0010を与え、更
に４個の空きタイムスロツトを検索し対応するメ
モリ２のメモリセルに書き込む。第３図ａはアド
レスバス５に出力されたメモリ２のデータを示す
ものであり、この場合、メモリ２の４番目と７番
目のセルに0001を書き込み、２番目と８番目のセ
ルに0010を書き込むことにより、４番目と７番目
のタイムスロツトがライン回路１０の送信に、２
番目、８番目のタイムスロツトがライン回路２０
からの送信に割当てられている状態を示してい
る。同時に、制御部３は、ライン制御回路１２に
対し送信アドレス番号0001を、受信アドレス番号
0010を通知する。ライン制御回路１２はこれに基
づき、送信アドレス回路１６にアドレス番号0001
を、受信アドレス回路１５にアドレス番号0010を
設定する。同様にして、ライン制御回路２２は送
信アドレス回路２６にアドレス番号0010を、受信
アドレス回路１５にアドレス番号0001を設定す
る。

第２図は送信アドレス回路１６及び受信アドレ
ス回路１５の構成を示す図であり、ライン制御回
路１２は設定されたアドレスバス５におけるアド
レス番号をレジスタ１８に格納すると共に、多元
の通信であることに基づき制御線１２−１をハイ
レベルにする。比較器１７は、レジスタ１８の設
定値とメモリ２より出力されるアドレスバス５の
データとを比較し一致していれば、ハイレベル信
号を論理積出力のゲート１７３に供給する。論理
和出力のゲート１７２は制御線１２−１によりハ
イレベルを出力するので、ゲート１７３は比較器
１７の比較結果のみを出力する。そして、一致結
果により送信回路１３あるいは受信回路１４を起
動する。従つて、第３図ａに示すアドレス番号が
アドレスバス５に送出されるので、４番目と７番
目のタイムスロツトにおいて送信アドレス回路１
６及び受信アドレス回路２５が一致を検出し、そ
れぞれ送信回路１３及び受信回路２４を動作状態
にする。これにより、このタイムスロツトにおい
て第３図ｂに示すようにライン回路１０からライ
ン回路２０への通信が行なわれる。２番目と８番
目のタイムスロツトにおいては、送信アドレス回
路２６及び受信アドレス回路１５が一致を検出
し、それぞれ送信回路２３及び受信回路１４が動
作状態となり、ライン回路２０からライン回路１
０への通信が行なわれる。通信が終了すると、使
用されたタイムスロツトは空き状態に戻るととも
に、通信に関与したライン回路の送信アドレス回
路及び受信アドレス回路のレジスタ１８は初期化
され、このアドレス番号は他の新たな通信に対し
使用することができる。

次にサブレートの回線交換制御について説明す
る。なお説明を簡単にするために片方向通信を例
として説明する。この場合は、アドレスバス５，
５１に基づきタイムスロツトの割当てが行なわれ
る。ライン回路１０からライン回路２０に対して
24Kbps（マルチフレームあたり３タイムスロツ
ト）の発呼要求があり、ライン回路２０が応答し
たとする。制御部３は既にサブレート通信に使用
されているアドレスバス５のアドレス番号を検索
しその番号に対応する８個のマルチフレーム番号
000〜0111のうち空いているものを３個検索する。
無ければ新たにアドレスバス５において使用され
ていないアドレス番号から１つのアドレス番号を
検索し更にマルチフレーム番号を３個指定する。
今、制御部３はこの通信に対しアドレス番号0011
とマルチフレーム番号000，001，011を与えたと
すると、メモリ２の空きセルにアドレス番号0011
を書き込むと同時に、ライン回路１０へ送信アド
レスとして、ライン回路２０へ、アドレスバス５
の照合アドレス番号として0011を、アドレスバス
５１の照合アドレス番号として000，001，011を
通知する。ライン回路１０のライン制御回路１２
はこの通知に基づき第２図に示すレジスタ１８に
0011を設定し、レジスタ１８１，１８２，１８３
にそれぞれ0000，0001，0011を設定し、レジスタ
１８４に1111を設定する。この設定値の最上位ビ
ツトは比較の対象にするか否かを示すビツトで、
この場合最上位ビツトが１であるレジスタ１８４
の値は比較の対象ではないことを示す。第４図
ａ，ｂに示すようにアドレスバス５１には８を周
期としてフレーム毎にフレーム番号がマルチフウ
レームカウンタ９より出力され、フレームに１回
アドレス番号0011がアドレスバス５にメモリ２よ
り出力される（図の斜線部）。比較回路１７１は
レジスタ１８１，１８２，１８３の設定値のいづ
れかが、アドレスバス５１上の信号即ちマルチフ
レームカウンタ９の出力値と等しいならば、ゲー
ト１７２に対し一致をしめすハイレベル信号を出
力する。この場合はサブレート通信に対応し制御
線１２−１はロウレベルに設定されるので、比較
器１７，１７１が同時に一致した場合ゲート１７
３は一致信号を出力する。第４図ｃにこのサブレ
ート通信に割当てられたタイムスロツト位置を示
す。

以上のように、１フレームに複数のタイムスロ
ツトを割当てることにより多元交換が、マルチフ
レームに複数のタイムスロツトを与えることによ
りサブレート交換が実現できる。本実施例におい
ては、メモリ２の容量はフレーム内のタイムスロ
ツト数ｍのみにより定まり、mlog₂mとなり、マ
ルチフレーム数には依存せず従来技術よりも小規
模のメモリによりサブレートを含む多元交換が可
能となる。なを、本説明では、双方向で同じ帯域
通信、片方向のみの通信を例にしたが、帯域の異
なる双方向通信も扱えることは明らかである。ま
た、受信アドレス番号を複数のライン回路に共通
に分配することにより１：Ｎのマルチキヤースト
通信も可能である。

第５図は送信アドレス回路、受信アドレス回路
の別の例を示す図である。メモリアドレス入力が
アドレスバス５１に接続されたメモリ１８５が具
備され、ライン制御回路１２は、メモリアドレス
000、001、011のメモリセルのみに１を書き込む。
従つて、アドレスバス５１に割当てられたアドレ
ス番号は供給されたとき、メモリ１８５は１を出
力する。このように、メモリ１８５は第２図の比
較回路１７１と同じ動作をする。

なお、第１図の構成においてアドレスバス５１
を除去し代りに、各ライン回路にマルチフレーム
カウンタを設け、中央制御ユニツト１のマルチフ
レームカウンタ９に同期させて動作させると共
に、ライン回路対応のマルチフレームカウンタの
出力を送信アドレス回路及び受信アドレス回路に
供給する構成は、マルチフレームカウンタの機能
を分散させただけであり、本発明の範囲にはいる
ものである。

（発明の効果） 以上説明したとおり、本発明によれば、下記
(イ)，(ロ)の利点を得ることができる。

(イ) サブレートを含む多元交換及びマツチキヤー
スト交換が可能である。

(ロ) タイムスロツト制御用のメモリの容量小さく
することができる。

【図面の簡単な説明】

第１図は本発明の１実施例を示す図、第２図、
第５図はアドレス回路の構成例を示す図、第３図
及び第４図はバスシステム上の信号を示す図、第
６図は従来例を示す図である。 図に於いて、１は中央制御ユニツト、２，１８
５はメモリ、３は制御部、４はフレームカウン
タ、５，５１はアドレスバス、６は制御バス、７
はデータバス、８はマルチフレームカウンタ、１
７２，１７３はゲート、１０，２０，３０，４
０，５０，６０はライン回路、１１はインタフエ
イス回路、１２，２２はライン制御回路、１３，
２３は送信回路、１４，２４は受信回路、１５，
２５は受信アドレス回路、１６，２６は送信アド
レス回路、１７，１７１は比較回路、１８，１８
１，１８２，１８３，１８４はレジスタを示す。

Claims (1)

1. 【特許請求の範囲】 １ 複数の端末対応に設けられれたライン回路
   と、中央制御ユニツトと、前記中央制御ユニツト
   と前記複数のライン回路間を接続するバスシステ
   ムとから構成され、 前記バスシステムは、第１及び第２のアドレス
   と、データバスとから成り、 前記中央制御ユニツトは、一定の周期で巡回的
   に前記データバスの送信用および受信用のタイム
   スロツトに対応してアドレス番号を前記第１のア
   ドレスに出力するアドレスメモリと、前記第２の
   アドレスに出力するマルチフレームカウンタと、
   各ライン回路との間でタイムスロツト制御に用い
   られるシグナリング情報の授受を行なうと共に送
   信ライン回路と受信ライン回路間の通信を特定す
   る第１のアドレス番号を前記アドレスメモリに設
   定し、更に、サブレート通信に対しては第１のア
   ドレス番号とＮ個の第２のアドレス番号を前記送
   信ライン回路及び受信ライン回路に通知し、サブ
   レート通信でない場合は第１のアドレス番号のみ
   通知する制御部とを有し、 前記ライン回路は、収容端末からの送信信号の
   前記データバスへの送出を行なう送信回路と、前
   記データバスからの受信信号の収容端末への送出
   を行なう受信回路と、前記制御部との間でシグナ
   リング情報の授受を行なうライン制御部と、サブ
   レート通信時には前記制御部より送信用に通知さ
   れた第１のアドレス番号及びＮ個の第２アドレス
   番号のうちの一つがそれぞれ同時に前記第１及び
   第２のアドレスバスに供給されたとき前記送信回
   路を起動しサブレート通信でないときは前記第１
   のアドレス番号が前記第１のアドレスバスに供給
   されたとき前記送信回路を機動する送信アドレス
   回路と、前記制御部より受信用に通知された第１
   のアドレス番号及びＮ個の第２のアドレス番号の
   うちの一つがそれぞれ同時に前記第１及び第２の
   アドレスバスに供給されたとき前記受信回路を起
   動しサブレート通信でないときは前記第１のアド
   レス番号が前記第１のアドレスバスに供給された
   とき前記受信回路を起動する受信アドレス回路と
   を有することを特徴とする多元回線交換機。