JPS62160896A - デジタルトランク回路 - Google Patents
デジタルトランク回路Info
- Publication number
- JPS62160896A JPS62160896A JP212286A JP212286A JPS62160896A JP S62160896 A JPS62160896 A JP S62160896A JP 212286 A JP212286 A JP 212286A JP 212286 A JP212286 A JP 212286A JP S62160896 A JPS62160896 A JP S62160896A
- Authority
- JP
- Japan
- Prior art keywords
- trunks
- digital
- trunk
- memory
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Interface Circuits In Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は時分割電話交換機に接続されたデジタルトラ
ンク回路に関するものである。
ンク回路に関するものである。
従来、この（・１ｆのデジタルトランク回路は局規チコ
に依存せず、同一のデジタルトランクを使用する場合と
局規模に対応したチャネル数の専用トランクを使用する
場合とがあった。
に依存せず、同一のデジタルトランクを使用する場合と
局規模に対応したチャネル数の専用トランクを使用する
場合とがあった。
上述した従来のデジタルトランク回路は、特に局規模に
依存せず、同一のデジタルトランクを使用する場合には
小規模局において不必要なチャネルも時分割ネットワー
クに収容するため、時分割ネットワークの端子数を局規
模に合せて小さくできないし、大規模局においてデジタ
ルトランクの金物が増加する。また、局規模に応じたチ
ャネル数の専用トランクを使用する場合にはトランクが
多品種小量となり、製造管理上のコストが上昇するなど
の問題点があった。
依存せず、同一のデジタルトランクを使用する場合には
小規模局において不必要なチャネルも時分割ネットワー
クに収容するため、時分割ネットワークの端子数を局規
模に合せて小さくできないし、大規模局においてデジタ
ルトランクの金物が増加する。また、局規模に応じたチ
ャネル数の専用トランクを使用する場合にはトランクが
多品種小量となり、製造管理上のコストが上昇するなど
の問題点があった。
この発明に係るデジタルトランク回路は、並列に接続さ
ｎた複数個のデジタル信号送信トランクおよび並列に接
続された複数個のデジタル信号受信トランクの使用トラ
ンク数のｉＪ制御を、アクトメモリから読み出されたデ
ータにより行なうことにより、多重化装置および多重分
離装置に収容されるデジタル信号送信トランクおよびデ
ジタル信号受信トランクの収容数をマイクロプロセッサ
で設定できるようにしたものである。
ｎた複数個のデジタル信号送信トランクおよび並列に接
続された複数個のデジタル信号受信トランクの使用トラ
ンク数のｉＪ制御を、アクトメモリから読み出されたデ
ータにより行なうことにより、多重化装置および多重分
離装置に収容されるデジタル信号送信トランクおよびデ
ジタル信号受信トランクの収容数をマイクロプロセッサ
で設定できるようにしたものである。
この発明は大規模側と同一のデジタルトランクを小規模
局にも使用可能にすることができる。
局にも使用可能にすることができる。
第１図はこの発明に係るデジタルトランク回路の一実施
例を示すブロック図である。同図において、１は例えば
第３図（１）に示すように動作するチャネルカウンタ、
２はアドレスセレクタ、３は第２図に示すように、各メ
モリアドレスに対して下記のデジタル信号送信トランク
およびデジタル信号受信トランクの多重化されたチャネ
ルに対し使用状態が書き込まれ、使用中か否かを指定す
るだめのアクトメモリ、４はマイクロプロセッサ、５は
マイクロプロセッサメモリ、６．Ｔおよび８は同−信号
違反を有し、１チャネル以上に多重化され並列に接続さ
れたデジタル送信トランク、９゜１０および１１は同一
信号速度を有し１チャネル以上に多重化され並列に接続
されたデジタル受信トランク、１２は多重化装置、１３
は多重分離装置、１４は時分割ネットワークである。な
お、第３図（ｂ）〜第３図（ｄ）は前記デジタル送信ト
ランク６゜Ｔおよび８の動作を示すタイムチャート、第
３図（・）〜第３図（ｇ）は前記デジタル受信トランク
９，１０および１１の動作を示すタイムチャートである
。
例を示すブロック図である。同図において、１は例えば
第３図（１）に示すように動作するチャネルカウンタ、
２はアドレスセレクタ、３は第２図に示すように、各メ
モリアドレスに対して下記のデジタル信号送信トランク
およびデジタル信号受信トランクの多重化されたチャネ
ルに対し使用状態が書き込まれ、使用中か否かを指定す
るだめのアクトメモリ、４はマイクロプロセッサ、５は
マイクロプロセッサメモリ、６．Ｔおよび８は同−信号
違反を有し、１チャネル以上に多重化され並列に接続さ
れたデジタル送信トランク、９゜１０および１１は同一
信号速度を有し１チャネル以上に多重化され並列に接続
されたデジタル受信トランク、１２は多重化装置、１３
は多重分離装置、１４は時分割ネットワークである。な
お、第３図（ｂ）〜第３図（ｄ）は前記デジタル送信ト
ランク６゜Ｔおよび８の動作を示すタイムチャート、第
３図（・）〜第３図（ｇ）は前記デジタル受信トランク
９，１０および１１の動作を示すタイムチャートである
。
なお、第２図、第３図においてＯは非使用中、１は使用
中を示す。
中を示す。
次に、上記構成によるデジタルトランク回路の動作につ
いて、第２図および第３図（ａ）〜第３図（ｇ）を参照
して説明する。まず、マイクロプロセッサ４はアドレス
セレクタ２を通して、アクトメモリ３にデジタル信号送
信トランク６．７および８と、デジタル信号受信トラン
ク９，１０および１１の使用状態を第２図に示すように
古き込んだのち、アドレスセレクタ２をチャネルカウン
タ１側に設定する。そして、アクトメモリ３の内容がチ
ャネルカウンタ１の出力をアドレスとして読み出される
と、この読み出されたデータに従ってデジタル信号送信
トランク６．７および８と、デジタル信号受信トランク
９，１０および１１が使用中か否かの状態に設定される
。したがって、多重化装置１２のチャネル１では第３図
（ｂ）に示すようにデジタル信号送信トランク６のチャ
ネルＯが選択され、多重分離装置１３のチャネル１では
第３図（ｆ）に示すように、デジタル信号受信トランク
１０のチャネルＯが選択される。以下同様にして、チャ
ネルカウンタ１がカウントアツプされる毎にアクトメモ
リ３の内容が読み出され、デジタル信号送信トランク６
．７および８と、デジタル４３号受信トランク９，１０
および１１の使用中状態が更新され、送受信動作を行な
うことができる。
いて、第２図および第３図（ａ）〜第３図（ｇ）を参照
して説明する。まず、マイクロプロセッサ４はアドレス
セレクタ２を通して、アクトメモリ３にデジタル信号送
信トランク６．７および８と、デジタル信号受信トラン
ク９，１０および１１の使用状態を第２図に示すように
古き込んだのち、アドレスセレクタ２をチャネルカウン
タ１側に設定する。そして、アクトメモリ３の内容がチ
ャネルカウンタ１の出力をアドレスとして読み出される
と、この読み出されたデータに従ってデジタル信号送信
トランク６．７および８と、デジタル信号受信トランク
９，１０および１１が使用中か否かの状態に設定される
。したがって、多重化装置１２のチャネル１では第３図
（ｂ）に示すようにデジタル信号送信トランク６のチャ
ネルＯが選択され、多重分離装置１３のチャネル１では
第３図（ｆ）に示すように、デジタル信号受信トランク
１０のチャネルＯが選択される。以下同様にして、チャ
ネルカウンタ１がカウントアツプされる毎にアクトメモ
リ３の内容が読み出され、デジタル信号送信トランク６
．７および８と、デジタル４３号受信トランク９，１０
および１１の使用中状態が更新され、送受信動作を行な
うことができる。
以上詳細に説明したように、この発明に係るデジタルト
ランク回路によれは複数の並列に接続されたデジタルト
ランクの各チャネルの使用中か否かの’＋１ｉｌｌ 机
をＪＺ（ｇＪｌ的に読み出されるアクトメモリで行なう
ことにより、大規模側と同一のデジタルトランクを小規
模局にも使用可能になり、デジタルトランクの局規模に
対応した同−品種の個数を増加させることにより、ＬＳ
Ｉ化など製造上の開発費および金物拾、コストを低減す
ることができる効果がある。
ランク回路によれは複数の並列に接続されたデジタルト
ランクの各チャネルの使用中か否かの’＋１ｉｌｌ 机
をＪＺ（ｇＪｌ的に読み出されるアクトメモリで行なう
ことにより、大規模側と同一のデジタルトランクを小規
模局にも使用可能になり、デジタルトランクの局規模に
対応した同−品種の個数を増加させることにより、ＬＳ
Ｉ化など製造上の開発費および金物拾、コストを低減す
ることができる効果がある。
第１図はこの発明に係るデジタルトランクロ１賂の一実
施例を示すブロック図、第２図は２ｇ １図のアクトメ
モリの内容を示すメモリマツプ、第３図（ａ）〜第３図
□□□）は第１図の各部の波形を示すタイムチャートで
ある。 １・・ｅ・チャネルカウンタ、２−Ｉ＋・・アドレスセ
レクタ、３・脅寺・アクトメモリ、４・・・・マイクロ
プロセッサ、５・・・・マイクロプロセッサメモリ、６
．Ｔおよび８・・・・デジタル信号送信トランク、９．
１０および１１・・・・デジタル信号受信トランク、１
２・・・・多重化装置、１３・・・・多重分離装置、１
４・・・・時分割イツトワーク。
施例を示すブロック図、第２図は２ｇ １図のアクトメ
モリの内容を示すメモリマツプ、第３図（ａ）〜第３図
□□□）は第１図の各部の波形を示すタイムチャートで
ある。 １・・ｅ・チャネルカウンタ、２−Ｉ＋・・アドレスセ
レクタ、３・脅寺・アクトメモリ、４・・・・マイクロ
プロセッサ、５・・・・マイクロプロセッサメモリ、６
．Ｔおよび８・・・・デジタル信号送信トランク、９．
１０および１１・・・・デジタル信号受信トランク、１
２・・・・多重化装置、１３・・・・多重分離装置、１
４・・・・時分割イツトワーク。
Claims (1)
- 並列に接続された複数個のデジタル信号送信トランクお
よび並列に接続された複数個のデジタル信号受信トラン
クを時分割多重にして収容し、マイクロプロセッサが、
各デジタル信号送信トランクおよび各デジタル信号受信
トランクが使用中か否かをアクトメモリに書き込むこと
により、このアクトメモリから読み出されたデータによ
り、使用トランク数の制御を行なうことを特徴とするデ
ジタルトランク回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP212286A JPS62160896A (ja) | 1986-01-10 | 1986-01-10 | デジタルトランク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP212286A JPS62160896A (ja) | 1986-01-10 | 1986-01-10 | デジタルトランク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62160896A true JPS62160896A (ja) | 1987-07-16 |
Family
ID=11520542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP212286A Pending JPS62160896A (ja) | 1986-01-10 | 1986-01-10 | デジタルトランク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62160896A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1078790C (zh) * | 1995-11-29 | 2002-01-30 | 日本电气株式会社 | 带内线路信号数字中继线 |
-
1986
- 1986-01-10 JP JP212286A patent/JPS62160896A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1078790C (zh) * | 1995-11-29 | 2002-01-30 | 日本电气株式会社 | 带内线路信号数字中继线 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60501681A (ja) | 時分割交換システム用制御情報通信装置 | |
| GB2083320A (en) | Tdm telephone exchange | |
| JPS6477249A (en) | Hybrid type time-sharing multiple switching apparatus | |
| EP0534493B1 (en) | Data transfer system including exchange | |
| JP2000511744A (ja) | 画像処理システム及び方法 | |
| JPH0750898B2 (ja) | 時間スイッチ回路 | |
| JPH0239144B2 (ja) | ||
| DE69832499D1 (de) | Unterraten-fernmeldevermittlungsanlage | |
| JPS62160896A (ja) | デジタルトランク回路 | |
| US4164627A (en) | Time division switching network using time slot interchangers | |
| US3809819A (en) | Tdm switching apparatus | |
| JPS6010996A (ja) | 時分割ハイウエイスイツチ装置 | |
| JPS5814120B2 (ja) | 時分割交換センタ用信号転送方式 | |
| JPS6219120B2 (ja) | ||
| JP2621602B2 (ja) | Ｉｓｄｎ用宅内装置 | |
| JP2778736B2 (ja) | 回線設定回路 | |
| JPS5853838B2 (ja) | 時分割通話路装置 | |
| RU2291479C2 (ru) | Устройство коммутации, содержащее шины временных интервалов и несколько буферов | |
| JPS6285596A (ja) | 時分割スイツチ | |
| JPS62161295A (ja) | 電子交換機 | |
| JPH04180499A (ja) | 時間スイッチ | |
| JPS61144937A (ja) | チヤネル番号付加多重化方式 | |
| JPH0227829A (ja) | フレーム同期方式の中継装置 | |
| JPH0344197A (ja) | 多元多重交換接続方式 | |
| JPS59115694A (ja) | 時分割電子交換機の制御方法 |