JPS6285596A

JPS6285596A - 時分割スイツチ

Info

Publication number: JPS6285596A
Application number: JP22471985A
Authority: JP
Inventors: Eiichi Amada; 天田　栄一
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-10-11
Filing date: 1985-10-11
Publication date: 1987-04-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は時分割スイッチ、更に詳しく言えば、時分割多
重された単一、もしくは複数個の人力、及び出力ハイウ
ェイを持ち、任意の人力ハイウェイの任意の出力ハイウ
ェイの任、αのチャネルに出力する時分■ｊスイッチの
構成に係り、特にその接続制御回路の構成に関する。

〔発明の背景〕

時分割多πさ九たハイウェイにのタイムスロットの入れ
換えを行う時分割スイッチは交換分野で広く用いられて
いる。通常の時分割交換機においてはタイムスロツ１〜
の入れ換えの制御、即ち接続制御は交換機の制御プロセ
ッサによって制御されるにの制御では単一の制御プロセ
ッサがソフトウェアによって複数個の呼を制御するため
、接続遅延が大きくなり、また華位時間当りに処理でき
る呼数にも限界があるという欠点があった。

この問題を改決する方法として、端末側から送信された
制御情報により、時分割スイッチを直接制御し、接続遅
延、単位時間当りの呼処理数を改善する方法が知られて
いる“ＩＴＴ１２４０ディジタル・イクスチェンジ、デ
ィジタル・スイッチング・ネットワーク（Ｏｉｉｉｔａ
ｌ　Ｅｘｃｈａｎｇｅ、、ＤｉｇｉｔａｌＳｗｉｔｃｈ
ｉｎｇ　Ｎｅｔｗｏｒｋ）”エレク１〜リカル・コミュ
ニケーション（Ｅｌｅｃｔｒｉｃ、１１　’Ｃｏｍｍｕ
ｎｉｃａｔｉｏｎ）　、Ｖｏ　Ｑ　。

５６　、　Ｎｕｍｂｅｒ　２　／　３．１９８１．　Ｌ
かし、上記方法では、、１本のハイウェイ上のチャネル
をすべて単一の端末側プロセッサが一括管理しており、
接続制御結果を特定のチャネルを用いて端末側に返送し
ている。したがって、端末毎にプロセッサを有し、呼接
続制御を行う場合には端末に接続されるチャネルは１チ
ヤネルだけであるから、接続制御結果を端末側プロセッ
サに通知することが困難になるという欠点があった。

〔発明の目的〕

本発明の目的は端末側プロセッサから、その端末に割り
当てられたチャネルのみを用いることにより１時分割ス
イッチの接続制御する。ことを可能とする時分割スイッ
チを提供することにある。

〔発明の概要〕

本発明は上記目的を達成するため、入力ハイウェイ上の
各チャネルが接続制御情報であるか否かを判定する手段
と上記接続制御情報によってスイッチングを行う手段と
を設け、更に接続制御結果を上記制御情報を判定した入
力チャネルに対応する出力チャネルの特定数のビットを
用いて、スイッチングされたデータと共に出力すること
により。

端末側プロセッサが割当てられたチャネルのみを用いて
接続制御することを可能とするように構成したものであ
る。

〔発明の実施例〕

以下実施例によって本発明の詳細な説明する。

第１図は本発明による時分割スイッチを使用した通信シ
ステムの一実施例の構成を示すブロック図である。

多数の端末装置１−１．１−２・・・１−２５６１双方
向伝送線路を介して多重化回路２と接続されている。端
末装置１は本来の情報データの他に時分割スイッチ４の
接続制御情報も送受する機能を持ち、各端末はデータプ
ロセッサを持つ、多重化回路は端末からの情報を時分割
多重化して入力ハイウェイ９−１に送出すると共に出力
ハイウェイ９−２の情報を各端末装置に分配する。通常
はハイウェイ９−１．９−２は通常のＰＢＸ等の交換機
３を介して、時分割スイッチ４と結合される。

第２図はハイウェイ９−１．９−２を伝送される信号の
ホーマットの一例を示す。図示の如く、１フレームは２
５６チヤネルＣＨで構成され、１チヤネルは１０ビツト
で構成される。１フレーム周期を１２５μｓとすると、
１チヤネルのタイムスロットは４８８ｎ　ｓである。各
チャネルのビット信号の構成は入力ハイウエイ９−１の
場合。

１０ビツトｂＯ・・・ｂ９は、情報が通信本来のデータ
である場合、ビットｂｏは１１　Ｑ　Ｉｆ、ビットｂ２
゜・・・ｂＱにはデータｄｏ・・・ｄ７となり、接続制
御情報を送るときはビットｂＯが“１″、ビットｂｘは
Ｃ、ビットｂ２・・・ｂ９はアドレスビットａｏ・・・
ａ７となる、ここでＣは復旧要求のときは“Ｏ″、接続
要求のときｌｌ　Ｉ　ＩＩとなる。

又出力ハイウェイ９−２は未来の情報データのときはハ
イウェイ９−１と同じであるが、接続制御情報のときは
ビットｂＯにＲ１すなわち応答ビットを付ける。これは
接続完了のときｒＬ　Ｉ　Ｉ＋となる。

第１図にもどり、時分割スイッチ４−は入力ハイウェイ
９−１のディジタル・データ情報を記憶するメモリ５と
、上記メモリ５の読み出しアドレスを指定して、タイム
スロットの入れ換えを行う第２のメモリと、外部からの
７０ツク信号によって動作し、第１のメモリ５の書込み
アドレスと第２のメモリの読み出しアドレスを制御する
回路７を持ち、更に、入力チャネルの情報か時分割スイ
ッチ４の制御情報であるかを識別する手段６と、−Ｆ記
手段６の出力によって、上記第２のメモリの内容を書き
換える手段とを持ち、接続制御結果を上記入力チャネル
と対応する出力チャネルの特定の単−又は複数個のビッ
トを用いて、接続されたデータと共に出力ハイウェイに
出力するように構成されている。

第３図は、上記時分割スイッチ４の一実施例の構成を示
すブロック図で、以下、第４図のタイムチャートを用い
てその構成ならび動作について説明する。

第２図の実施例ではハイウェイは並列線路で構成されて
いる。すなわち各チャネルの１０ビツトの信号が１０個
の並列線路で送られる。−１−述の如くハイウェイの信
号は１チャネル周期が４８８ｎｑ、すなわち２．０４８
ＭＨｚ　　であって、又、第；３図のＣＫＩ、ＣＫ２．
ＣＫ３．ＣＫ４のような内部クロック信号を作るために
チャネル周期の１７４の周期のグロック信号Ｃ１，Ｋ　
（２，０４８Ｘ　４　Ｍ　Ｈｚ　）がカウンタ２１１に
加えられる０人力Ｉ−’　ＲＡＭは各・フレームの開始
時点に発生し、これは多重化チャネルの特定のチャネル
のフレーム周期信号に同期にしたものが加えられる。こ
の入力Ｆ　ＲＡ　Ｍによってカウンタをリセットする。

入力ハイウエイ９−１の１チヤネルの信号はクロックＣ
Ｋ　５に同期し、てラッチ回路２０；３によって１チャ
ネル周期（４８８ｎｓ）間保持さ九、スピーチパスメモ
リ２０４（第１の記憶手段）にカウンタ２１１の出力を
アドレスとして、第４図（ａ）期間に書き込まれる。

同じく、カウンタ２１１出力をアドレスとして、コント
ロールメモリ２０７を第４図（ｃ）期間に読み出し、コ
ントロールメモリ出力（即ち、ラッチ２０９の出力）に
より、第４図（ｂ）期間にスピーチパスメモリ２０４か
ら読み出す、更にラッチ２１９および２２０を介して、
出力ハイウエイ９−２に出力する。従って、スピーチパ
スメモリ２０４に適当な値を書き込んでおくことにより
、入力ハイウェイの各チャネルを任意の出力チャネルに
接続することができる。例えば、コントロールメモリ２
０７のアドレスｉに値ｊを書き込めば、入力ハイウェイ
の第ｊチャネルは出力ハイウェイの第ｉチャネルに接続
される。また、コントロールメモリ２０７の各ワードの
最上位ビットｂ６は対応する出力チャネルの空塞を管理
するため使用され、１ｎは使用中であることを示す、な
お空チャネルに特定パターンを出力することも可能であ
る。

接続制御回路２０５は入力ハイウェイの各チャネルが制
御情報であるかを判定し、制御情報である場合にはコン
トロールメモリ２０７を書き換えることにより、バスの
設定、解放を行う。制御情報を受信した場合には、その
受信チャネル内のアドレス情報ｂ２〜ｂｅを用いてコン
トロールメモリ２０７を読む出す、接続要求受信時は読
みだしたワードの最上位ビットを調べ、空いている場合
には同じアドレスにカウンタ２１１の出力（入力チャネ
ル番号に対応する）を、第３図（６）期１ｉ１’ｌに沓
き込むことにより、該入力チャネルをアドレス情報（ｂ
ｚ〜ｂｅ）によって指定された出力チャネルに接続し、
応答をラッチ（２２０）を介して出力する。第３図に示
すように入出力ハイウェイのフレーム開始位置は１チヤ
ネル分ずれているので、応答を１チャネル周期（４８８
ｎｓ）の遅れで返すことが可能となる。接続先チャネル
が使用中の場合はコントロールメモリ２０７への書き込
みを行わず、応答も返さない。また、復１１］要求の場
合には指定されたアドレス（入力チャネルのｂ２〜ｂｅ
）の最上位ビット（ｂδ）に“Ｏ”を書き込み、応答を
返す。

第５図は、接続制御回路２０５の更に詳細な梼成を示し
たものである。入出力信号の番号は第２図と合わせであ
る。入力チャネルのビット０，１（ｂｏ、　ｂｚ）カウ
ンタ２１１出力、コントロールメモリ出力２１６の最上
位ビット（ｂ８）を用いて。

コントロールメモリ書き込みデータ２１５、チップセレ
クト信％２１４、ライトイネーブル信号２１３、応答信
号２１７を生成する。

本実施例においては入出力ハイウェイパラレルの場合に
つき説明したが、本発明がシリアル入出力の時分割スイ
ッチにも容易に適用できることは明白である。

（発明の効果〕以上説明したように本発明によれば、接続制御要求に対
する応答をデータと共に端末側に返送することができ、
端末側プロセッサが割り当てられたチャネルのみを用い
て接続制御することが可能となる。特に、本発明は通話
路を対制御せず、端末が送受それぞれ別の相手端末と通
信を行う場合に有効となる。

【図面の簡単な説明】

第１図は本発明による時分割スイッチを使用した通信シ
ステムの一実施例の構成図、第２図は第１図のハイウェ
イの信号フォーマットを示す図。第３図は本発明による時分割スイッチの一実施例の構成
図、第４図は第３図の動作説明のためのタイムチャート
図、第５図は第３ｒＭにおける接続制御回路の回路構成
図である。９−１・・・入力ハイウェイ、９−２・・・出力ハイウ
ェイ、２０３，２０８，２０９，２１９，２２０・・・
ラッチ、２ｏ４・・・スピーチバスメモリ、２０５・・
・接続制御回路、２０６，２１０・・・セレクタ、２０
７・・・コントロールメモリ、２１１・・・カウンタ、
２１２・・・カウンタ出力、２１３・・・ライトイネー
ブル信号、２１４・・・チップセレクト信号、２１５・
・・コントロールメモリデータ入力、２１６・・・コン
トロールメモリ出力、２１７・・・応答信号、２１８・
・・入力ハイウェイラッチ出力。

Claims

【特許請求の範囲】１、１フレームに複数個のチャネルが時分割多重された
単一もしくは複数個の入力及び出力ハイウェイと、上記
入力ハイウェイ上のディジタル情報を記憶する第１の記
憶手段と、上記、第１の記憶手段の読み出しアドレスを
指定してタイムスロットの入れ換えを行う第２の記憶手
段と、外部からのクロックによつて動作し、第１の記憶
手段の書き込みアドレスと第２の記憶手段の読み出しア
ドレスとを制御するカウンタとを有する時分割スイッチ
において、各入力チャネルの情報が時分割スイッチの制
御情報であるかを識別する手段と上記制御情報に従つて
第２の記憶手段の内容を書き換える手段とを設け、接続
制御結果を上記入力チャネルと対応する出力チャネルの
特定の単一もしくは複数個のビットを用いて、スイッチ
ングされたデータ共に出力することを特徴とする時分割
スイッチ。２、第１項記載の時分割スイッチにおいて、第２の記憶
手段の各ワードの特定の単一、もしくは複数ビットを用
いて、各ワードに対応する出力チャネルの空塞を管理し
、各入力チャネルの制御情報により接続要求を受信した
際、接続すべき出力チャネルの空塞を前記第２の記憶手
段の空塞管理ビットを読み出すことによりチェックし、
出力チャネルが空の場合には上記制御情報を第２の記憶
手段に書き込むことにより接続制御行い、上記入力チャ
ネルに対応する出力チャネルの特定の単一もしくは複数
個のビットを用いて応答を返すことを特徴とする時分割
スイッチ。３、第１項記載の時分割スイッチにおいて入力ハイウェ
イと出力ハイウェイのフレーム開始位置をずらすことに
より、前記応答信号を１フレーム未満の遅延で返すこと
を特徴とする時分割スイッチ。