KR100413055B1 - 타임 스위치 스테이지 및 스위치 - Google Patents

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KR100413055B1 KR10-1999-7008230A KR19997008230A KR100413055B1 KR 100413055 B1 KR100413055 B1 KR 100413055B1 KR 19997008230 A KR19997008230 A KR 19997008230A KR 100413055 B1 KR100413055 B1 KR 100413055B1
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Abstract

본 발명은 스위치 또는 스위치 스테이지를 통한 광대역 접속을 스위칭할 시에 시퀀스 완전성(TSSI) 및 프레임 완전성(TSFI)의 보존에 관한 것이다. 스위치에서 스위치 스테이지(6.n)내의 음성 메모리(17)는 2 프레임내의 타임 슬롯의 수에 숫적으로 대응하는 기억 위치(44.n)를 포함하도록 확장된다. 이러한 기억 위치는 음성 메모리(17)내에 동일한 크기의 두 부분(48 및 49)으로 배치된다. 더구나, 스위치 스테이지(6.n)의 제어 메모리(23)내의 제어 정보에 근거한 지연 정보, 및 타임 슬롯 카운터 회로(28)로부터 카운터 정보의 결정된 부분을 생성하기 위해, 타임 스위치 스테이지(6.n)내에 지연 제어 유닛(26)을 제공한다. 이러한 지연 정보는 각 타임 슬롯에 대해 음성 메모리(17)의 제 1 부분(48) 및 제 2 부분(49)의 어느 하나에, 또는 어느 하나로부터(음성 메모리(17)가 출력 스테이지에 배치되는지 또는 입력 스테이지에 배치되는지에 의함) 사용자 데이터를 스위칭하는지를 제어한다.

Description

타임 스위치 스테이지 및 스위치{TIME SWITCH STAGES AND SWITCHES}
디지털 스위치를 통해 스위칭된 사용자 데이터는 채널, 소위 접속에 속한다. 이 스위치에서는, 스위치의 각 입력에서 각 접속으로부터 발신하는 사용자 데이터가 스위치의 각 선택 가능 출력으로 스위칭된다. 이의 접속에 사용되는 기술은 회선 교환이다. 회선 교환의 공통 스위치 구조는 "타임 스페이스 타임(Time Space Time)"(TST)으로 불려진다. 이러한 구조를 갖는 스위치에서, 다수의 타임 스위치 스테이지는 스페이스 스위치 스테이지에 접속된다. 사용자 데이터는 먼저 착신 타임 스위치 스테이지를 통해 스위칭된 다음, 스페이스 스위치 스테이지를 통해 스위칭되고, 최종적으로 발신 타임 스위치 스테이지를 통해 스위칭된다.
TST 구조의 스위치를 통해 스위칭될 수 개의 접속으로부터의 사용자 데이터는 시간 다중화에 의해 다중화된다. 시간 다중화에서, 사용자 데이터는 프레임에 배열된 타임 슬롯에 배치된다. 스위치를 통해 사용자 데이터를 스위칭할 때, 이것은 다른 타임 슬롯 및 프레임 사이에서 이동된다. 이것은 사용자 데이터를 메모리, 소위 음성 메모리(speech memory)에서, 즉 스위치의 타임 스위치 스테이지에서 지연시킴으로써 달성된다. 음성 메모리는 사용자 데이터를 기억하기 위한 기억 위치를 포함한다. 각 기억 위치는 타임 슬롯에 대응하고, 특정 시간 동안 바이트와 같은 사용자 데이터의 데이터 워드를 기억한다. 음성 메모리에 추가하여, 타임 스위치 스테이지는 제어 메모리 및 타임 슬롯 카운터를 또한 포함하며, 이것에 의해 음성 메모리내에 사용자 데이터의 기록, 및 음성 메모리로부터 사용자 데이터의 판독은 다른 타임 슬롯에서 수행된다. 제어 메모리는 기억 위치를 또한 포함하며, 이의 각각은 타임 슬롯에 대응한다. 타임 슬롯 카운터는 음성 메모리뿐만 아니라 제어 메모리내의 기억 위치를 주기적으로 어드레스한다. 각 타임 슬롯에 대해, 제어 메모리의 기억 위치는 제어 메모리에 기억된 제어 정보를 판독하기 위해 어드레스된다. 제어 메모리의 제어 정보는, 한편으로 착신 타임 스위치 스테이지로부터 사용자 데이터를 판독하는 음성 메모리를 어드레스하고, 다른 한편으로 발신 타임 스위치 스테이지내로 사용자 데이터를 기록하기 위한 음성 메모리를 어드레스한다.
착신 타임 스위치 스테이지에 도달한 사용자 데이터는 착신 타임 슬롯에 나타난다. 스페이스 스위치 스테이지에서, 사용자 데이터는 착신 타임 스위치 스테이지에 의해 소위 내부 타임 슬롯에 배치된다. 발신 타임 스위치 스테이지로부터 출력되는 사용자 데이터는 발신 타임 스위치 스테이지에 의해 발신 타임 슬롯에 배치된다. 스페이스 스위치 스테이지내의 충돌(conflict)은 내부 타임 슬롯에 의해 회피된다.
제어 정보는 전기통신 시스템의 일부인 컴퓨터 프로그램 제어식 제어 시스템(computer program-controlled control system)과 같은 제어 시스템에서 생성된다. 이 제어 시스템은 스위치에 접속된다. 제어 메모리내에 제어 정보의 기록은 스위치를 통해 사용자 데이터의 스위칭에 사용되는 타임 슬롯을 할당하는 제어 시스템으로부터 지시를 받는다.
일 형태의 접속, 소위 협대역 접속에서, 사용자 데이터는 프레임마다 단일 착신 타임 슬롯에 도달한다. 다른 협대역 접속에 대해서는 사용자 데이터가 다르게 지연된다. 각 협대역 접속에 대해, 상기 지연은 사용자 데이터가 스위치에 도달하는 어느 착신 타임 슬롯, 및 협대역 접속을 위한 사용자 데이터가 스위치를 통해 스위칭되는 어느 내부 타임 슬롯 및 발신 타임 슬롯에 의존한다. 협대역 접속을 위한 착신 타임 슬롯, 내부 타임 슬롯 및 발신 타임 슬롯 사이의 상호 타이밍 관계는 협대역 접속에 속한 사용자 데이터의 지연을 결정한다.
다른 형태의 접속, 소위 광대역 접속은 프레임마다 수 개의 타임 슬롯을 점유한다. 광대역 접속에 속한 사용자 데이터는 각 프레임마다 수 개의 착신 타임 슬롯에 도달하고, 수 개의 개별적인 협대역 접속과 같은 의미에서는 스위치를 통해 수 개의 내부 타임 슬롯 및 수 개의 발신 타임 슬롯에서 스위칭된다. 따라서, 광대역 접속은 수 개의 협대역 접속의 결합으로 간주될 수 있다. 광대역 접속에 속한 사용자 데이터는 결과적으로 스위치를 통해 다른 지연을 갖는 수 개의 협대역 접속으로 스위칭된다.
이와 관련된 문제점은 광대역 접속을 위해 시퀀스 완전성, 소위 타임 슬롯 시퀀스 완전성(Time Slot Sequence Integrity)(TSSI), 및 프레임 완전성, 소위 타임 슬롯 프레임 완전성(TSFI)을 달성하는 것이고, 즉 한편으로 광대역 접속을 위한 사용자 데이터를 구성하는 데이터 워드가 스위치를 통해 완전히 동일한 상호 시간 순서를 유지하며, 다른 한편으로 완전히 동일한 프레임의 착신 타임 슬롯에 도달하는 상기 데이터 워드가 발신 타임 슬롯의 동일한 프레임에 배치되는 것을 보장하는 것이다.
예컨대, 타임 슬롯 프레임 완전성(TSFI)이 스위치를 통해 보존되지 못한다면, 일부 전기통신 애플리케이션에서의 사용자 단말기에는 프레임 분석 및 프레임 재생 장치가 장착되어야 한다. 이것은 사용자에게 바람직하지 못한 비용의 증가를 의미한다.존슨(Jonsson)에 의한 미국 특허 제 4,809,259 호는 교환망에서 광대역 접속을 확립하기 위한 장치를 개시한다. 마킹 장치(marking device)는 제 1 프레임에서 각각 영향을 받은 타임 슬롯에 제 1 마킹이 할당되고, 제 2 프레임에서 각각 영향을 받은 타임 슬롯에 제 2 마킹이 할당되도록, 접속 채널에 의해 사용되는 타임 슬롯의 각 콘텐츠(contents)의 연속 프레임에 마킹을 제공하기 위해 교환망의 입력에 배치된다. 주사 장치는 채널의 각 콘텐츠 사이에서 가능한 지연을 결정할 수 있도록 마킹을 검출하기 위해 교환망의 출력에 배치된다. 더구나, 주사 장치는 채널에서 지연 등화 장치(delay equalizing device)를 제어한다. 지연 등화 장치는 교환망으로부터 데이터의 흐름을 위한 2 이상의 경로를 구비하며, 제 1 경로는 지연없는 직접 경로이고, 제 2 경로는 데이터를 한 프레임씩 지연시키는 레지스터 형태의 지연 메모리를 가지며, 제 3 경로는 데이터를 두 프레임씩 지연시킨다. 주사 장치는 지연 등화 장치내의 제어 메모리에 지연 명령을 제공하고, 제어 메모리내의 지연 명령은 경로들 중 어느 한 경로로부터 데이터가 판독되는지를 결정하는 실렉터(selector)를 제어한다.
스웨덴 공개 특허 공보 제 SE-B-461,310 호는 디지털 타임 스위치를 통해 광대역 접속을 스위칭하는 방법 및 장치를 개시한다. 공보에서 제기된 문제점은 일부 타임 슬롯이 한 프레임씩 지연되는 반면, 다른 타임 슬롯이 지연되지 않는다는 것이다. 스웨덴 공개 특허 공보에 의하면, 스위치내의 프로세서는 발신 출력 타임 슬롯이 한 프레임씩 지연되는 정보를 유지하는지를 결정하고, 발신 출력 타임 슬롯이 지연되지 않는 정보를 유지하는지를 결정하며, 스위치 내의 제어 메모리에는 각 발신 타임 슬롯에 대해 타임 슬롯이 지연되는지 여부를 지시하는 마킹 비트(marking bit)가 제공된다. 디지털 타임 스위치에 대한 착신 타임 슬롯은 제 1 음성 메모리에 순차적으로 기록된다. 제 1 음성 메모리는 추가 분리 음성 메모리에 접속되고, 제 1 음성 메모리에 기억된 착신 타임 슬롯은 한 프레임의 지연에 따른 추가 음성 메모리로 전송되어 기록된다. 각 클록 펄스 동안, 제 1 음성 메모리내의 주어진 기억 위치에 기억된 정보는 제 1 음성 메모리로부터 판독되어, 대응하는 기억 위치내의 추가 음성 메모리에 기록되며, 그 결과 후속 프레임의 착신 타임 슬롯내의 정보는 제 1 음성 메모리내의 주어진 기억 위치에 기록된다. 따라서, 추가 음성 메모리는 제 1 음성 메모리의 콘텐츠에 대해 한 프레임씩 지연되는 정보를 유지한다. 각 발신 타임 슬롯에 대해, 타임 슬롯에 대응하는 정보는 제 1 음성 메모리뿐만 아니라 추가 음성 메모리로부터 판독되어, 멀티플렉서에 제공된다. 이 멀티플렉서는 제어 메모리내의 대응하는 마킹 비트에 의해 제어되고, 발신 타임 슬롯을 위한 버스(bus)를 제 1 음성 메모리 또는 추가 음성 메모리에 접속한다. 이러한 방법으로, 지연된 타임 슬롯내의 정보는 제 1 음성 메모리로부터 판독되어, 버스로 전송되고, 지연되지 않은 타임 슬롯내의 정보는 추가 음성 메모리로부터 판독된다.
스웨덴 공개 특허 공보 제 SE-B-461,310 호의 솔루션은 모든 발신 타임 슬롯이 스위치를 통해 여분의 프레임만큼 지연된다는 것을 포함한다. 2개의 기록 동작 및 2개의 판독 동작이 타임 스위치내의 각 타임 슬롯에 요구되기 때문에, 필요한 메모리 액세스의 수는 상당히 증가된다. 이것은 디지털 타임 스위치에서 전력 소비의 양을 증가시킨다. 판독은 광대역 접속과 결합된 추가 음성 메모리내의 기억 위치로부터만 실행된다. 이것은 특정 기억 위치를 이용하는 광대역 접속이 실질적으로 확립될 때까지 추가 음성 메모리내의 오동작 기억 위치가 검출되지 않았다는 것을 의미한다. 따라서, 이러한 기억 위치내에서 정보의 패리티 검사가 확립된 광대역 접속과 결합되는 위치로부터 발신 버스상으로의 판독과 관련하여 실행될 수 있기 때문에 추가 음성 메모리의 기억 위치를 연속적으로 감시하는 것이 불가능하다.
유럽 특허 출원 제 0,532,914 A2 호는 멀티-채널 PCM-교환 시스템내의 지연 보정 시스템에 관한 것이다. 이러한 지연 보정 시스템에 따르면, 스위치 구조 자체내의 음성 메모리로부터 분리된 외부 메모리, 및 이러한 외부 메모리내에 기억된 데이터 중 일부를 지연시키기 위한 제어 유닛이 이용한다. 이러한 외부 메모리는 스위치의 출력(또는 입력)에 설치되고, 스위치를 통해 스위칭된 데이터는 그로부터 출력된 후 외부 메모리내에 기억된다. 제어 유닛은 복잡한 회로로 전송되는 수 비트의 프레임 보정 정보를 생성시킨다. 이러한 회로는 프레임 보정 정보에 따라 외부 메모리내에 기억된 데이터 중 일부를 지연시키는 역할을 하므로 이러한 데이터가 스위치를 통해 가장 많이 지연된 데이터에 의해 지시된 프레임의 수만큼 지연된다. 따라서, 스위치로부터 발신 프레임 N내의 데이터는 이러한 데이터가 프레임 N+1, N+2 또는 N+3내에서 출력되도록 1 또는 그 이상의 프레임만큼 지연될 수 있다.
유럽 특허 출원 제 0,532,914 A2 호의 솔루션에 따르면, 외부 메모리 또는 회로 어느 것도 스위치 구조 자체에 통합되지 않는다. 더구나, 추가 외부 메모리의 사용은 필요한 메모리 액세스의 수를 증가시킨다. 게다가, 추가 외부 메모리는 기억 셀이 확립된 광대역 접속을 위한 지연에만 사용되고, 협대역 접속에는 사용되지 않기 때문에 기억 셀의 계속적인 감시를 갖지 않는다.
바우어스(Bowers) 등에 의한 미국 특허 제 4,704,716 호는 통신망을 통한 TDM 채널의 다수의 세그먼트를 포함하는 광대역 접속을 확립하기 위한 방법 및 장치를 개시한다. 특히, TST-형 교환망에는 착신 타임 스테이지 및 발신 타임 스테이지내의 추가 버퍼 메모리가 제공되어, 주어진 세그먼트로부터 타임 프레임내에 수신된 모든 데이터가 동일한 발신 타임 프레임으로만 집합되는 것을 보장한다. 착신 스테이지에서는, 2개의 버퍼 메모리가 사용되며, 여기서 주어진 프레임내의 모든 데이터는 다른 버퍼 메모리에서 데이터의 판독이 실행됨과 동시에 주어진 프레임 기간 동안 이러한 버퍼 메모리 중 하나에 기억되고, 데이터가 다른 버퍼 메모리내에 기억됨과 동시에 다음 시간 동안 동일한 버퍼 메모리의 판독이 실행된다. 교환망내의 신호 지연 때문에 타임 프레임의 판독 및 기록 사이클이 일치하지 않는 발신 스테이지에서는, 3개의 버퍼 메모리가 착신 타임 스테이지에 대응하는 방법으로 사용되어, 주어진 타임 프레임내의 데이터가 동일한 타임 프레임내에서 유지되는 것을 보장한다.
이러한 솔루션은 결과적으로 착신 스테이지 및 발신 스테이지 모두에서 추가적인 지연을 가져다 준다. 또한, 다수의 추가 버퍼 메모리가 요구되고, 다른 버퍼 메모리 사이에서 교대로 기록 및 판독이 어떤 방법으로든 관리되어야 한다.
본 발명은 전기통신 시스템의 일부를 형성하는 스위치 및 스위치 스테이지(switch stage)에 관한 것이다. 특히, 본 발명은 디지털 회선 교환 스위치를 통해 접속을 확립하는 것에 관한 것이다.
도 1은 TST-구조 및 제어 시스템를 갖는 회선 교환 스위치를 개략적으로 도시하며;
도 2a는 본 발명에 따른 제어 시스템, 및 발신 타임 스위치 스테이지를 갖는 타임 스위치 모듈을 도시하며;
도 2b는 본 발명에 따른 제어 시스템, 및 착신 타임 스위치 스테이지를 갖는 타임 스위치 모듈을 도시하며;
도 3은 본 발명에 따른 타임 슬롯 카운터 회로를 도시하며;
도 4는 본 발명에 따른 지연 제어 유닛을 도시하며;
도 5는 내부 타임 슬롯을 위한 프레임의 시간 위상에 대해 착신 타임 슬롯 수가 어떻게 정규화되는지를 나타내는 본 발명에 따른 흐름도를 도시하며;
도 6은 오프셋 변수가 어떻게 결정되는지를 나타내는 본 발명에 따른 흐름도를 도시하며;
도 7a는 오프셋 변수를 사용함으로써 제어 메모리내의 기억 위치 형태의 분산 정보가 어떻게 결정되는지를 나타내는 본 발명에 따른 흐름도를 도시하며;
도 7b는 결정된 오프셋 변수가 각 제어 메모리내의 기억 위치에 대한 착신 타임 슬롯 수 및 발신 타임 슬롯 수의 분산에 어떻게 영향을 미치는지를 도시하며;
도 8은 발신 타임 슬롯을 위한 프레임의 시간 위상에 대해 내부 타임 슬롯이 어떻게 정규화되는지를 나타내는 본 발명에 따른 흐름도를 도시하며;
도 9는 기준 값이 어떻게 결정되는지를 나타내는 본 발명에 따른 흐름도를 도시하며;
도 10은 어느 타임 슬롯이 기준 값으로 표시되는 프레임에 대해 후속하는 프레임과 관련되는 지를 결정하는 본 발명에 따른 흐름도를 도시하며;
도 11은 발신 타임 슬롯을 위한 프레임내의 각 타임 슬롯 수에 대한 지연 값 형태인 제어 정보의 결정을 나타내는 본 발명에 따른 흐름도를 도시하며;
도 12는 광대역 접속의 셋업 실시예에 따라 착신 타임 슬롯내의 사용자 데이터가 내부 타임 슬롯 및 발신 타임 슬롯으로 어떻게 분산되는지를 개략적으로 나타내는 착신 타임 슬롯, 내부 타임 슬롯 및 발신 타임 슬롯의 프레임 다이어그램이다.
본 발명의 주된 목적은 스위치 또는 스위치 스테이지를 통한 스위칭 접속에서 타임 슬롯 시퀀스 완전성(TSSI) 및 타임 슬롯 프레임 완전성(TSFI)을 얻는 간단한 방법을 찾는 것이다.
또한, 본 발명의 목적은 완전성 조건이 충족되는 방법으로 일부 데이터를 지연시키는 실현을 제공하는 것이다. 이러한 실현은 최소의 추가 장치만이 사용될 필요가 있는 방법으로 스위치 자체내에 통합되어야 한다. 게다가, 이 실현을 계속적으로 용이하게 감시할 수 있는 것이 바람직하다.
본 발명의 다른 목적은 스위치를 통한 사용자 데이터의 최소 지연을 갖는 그리고 필요한 메모리 액세스의 수를 증가시키지 않는 시퀀스 및 프레임 완전성을 얻는 것이다.
이러한 목적은 첨부된 특허 청구 범위에 정의된 바와 같이 본 발명에 의해 달성된다.
접속, 바람직하게는 광대역 접속에 속한 사용자 데이터는 한편으로 스위치를 통해 사용자 데이터를 스위칭하는 광대역 접속에 할당된 각 프레임내의 내부 타임 슬롯 사이에 분산되고, 다른 한편으로 스위치를 통해 사용자 데이터를 스위칭하는 광대역 접속에 할당된 각 프레임내의 발신 타임 슬롯 사이에 분산된다.
개략적인 발명의 개념에 따르면, 스위치의 스위치 스테이지내의 음성 메모리는 두 프레임내의 타임 슬롯의 수에 숫적으로 대응하는 기억 위치를 포함하도록 확장된다. 이러한 기억 위치는 음성 메모리내에서 동일 크기의 두 메모리 부분내에 배치된다. 더욱이, 지연 제어 유닛은 스위치 스테이지의 제어 메모리내의 제어 정보, 및 타임 슬롯 카운터 회로로부터 카운터 정보의 결정된 부분을 토대로, 지연 정보를 생성하기 위한 타임 스위치 스테이지에 제공된다. 이러한 지연 정보는 각 타임 슬롯에 대해 사용자 데이터가 스위칭될 수 있는 음성 메모리의 제 1 및 제 2 부분 중 어느 하나에/어느 하나로부터(음성 메모리가 발신 스테이지 또는 착신 스테이지에 배치되는지에 따라) 제어된다.
본 발명의 특정 실시예에서, 스위치 스테이지의 제어 메모리내의 제어 정보는 각 타임 슬롯에 대해 사용자 데이터가 스위칭될 수 있는 프레임의 어느 타임 슬롯에서/으로부터 지시하는 제 1 제어 데이터, 및 이러한 사용자 데이터가 제 1 프레임으로 스위칭되어야 할지 또는 제 2 프레임으로 한 프레임씩 지연되어야 할지를 나타내는 제 2 제어 데이터를 포함한다.
확장된 음성 메모리 및 지연 제어 유닛은 예컨대 스위치의 착신 타임 스위치 스테이지 또는 발신 타임 스위치 스테이지내에 설치될 수 있다.
특히, 본 발명의 개념은 사용자 데이터가 스테이지에 도달되는 제 1 타임 슬롯 및 스테이지로부터 출력되는 제 2 타임 슬롯 사이에서 스위칭되는 것을 통해 임의의 스위치 스테이지에 적용될 수 있다.
확장된 음성 메모리가 어떤 추가 분리 메모리 유닛없이 사용되기 때문에, 메모리 액세스의 수는 증가하지 않는다. 게다가, 모든 셀이 두 프레임내에서 주기적으로 액세스되므로, 광대역 접속의 지연과 관련될 뿐만 아니라, 항상 협대역 접속의 정상 교환에서도 확장된 음성 메모리내의 모든 기억 셀의 연속적인 감시가 자동으로 달성된다.
음성 메모리를 확장함으로써, 지연 값은 용이하게 발생된다. 이러한 지연 값은 해당 스위치 스테이지의 제어 메모리내에 기억된 타임 슬롯당 단일 비트의 형태인 것이 바람직하다.
스위치에서 이미 이용가능한 음성 및 제어 메모리는 최적으로 사용된다. 따라서, 솔루션은 최소의 추가 장치만이 요구되도록 스위치 구조 자체내에 통합된다.
본 발명은 다음의 장점을 갖는다:
- 최소의 추가 장치를 사용함으로써 프레임 및 시퀀스 완전성이 스위치를 통해 유지되고;
- 시퀀스 및 프레임 완전성을 얻기 위한 지연 메카니즘이 스위치의 일 측에서 실행되는 것이 필요하여, 지연이 최소로 되며;
- 본 개념이 이미 이용가능한 음성 메모리를 확장할 수 있기 때문에, 메모리 액세스의 수가 증가하지 않으며;
- 솔루션은 스위치 구조 자체에 통합되며,
- 지연 제어 유닛의 간단한 논리 실시가 있고,
- 지연 값의 형태인 추가 제어 정보는 타임 슬롯당 단일 비트에 의해 실현되어, 논리 실시를 용이하게 하고, 제어 메모리내에 필요한 추가 메모리 공간을 최소로 하고;
- 확장된 음성 메모리의 셀의 연속적인 감시가 자동으로 달성된다.이하, 본 발명은 도면을 참조하여 더 상세히 설명될 것이다.
전화 및 컴퓨터와 같은 사용자 단말기(도시되지 않음)는 사용자 데이터를 생성하여 수신한다. 또한, "사용자 단말기"는 데이터를 생성 및/또는 수신하는 전기통신 시스템의 내부 장치 예컨대 트렁크(trunk), 톤 송신기, 톤 수신기 및 회의 유닛을 의미한다는 것으로 이해되어야 한다. 사용자 데이터는 예컨대 8 비트의 데이터 워드로 구성된다. 일군의 사용자 단말기로 또는 상기 단말기로부터의 사용자 데이터는 PCM 프레임 또는 간단히 프레임으로 칭해지는 125 ms의 더 큰 시간 간격의 일부인 타임 슬롯으로 칭해지는 시간 간격에서 시간 다중화에 의해 동일한 소위 멀티플렉스(multiplex)로 나타난다. 사용자 단말기에 의해 생성되고, (통상 다른) 사용자 단말기에 의해 수신된 사용자 데이터는 사용자 데이터에 유일한 소위 접속과 관련된다. 따라서, 멀티플렉스는 다수의 접속으로부터 사용자 데이터를 포함한다. 접속에 속한 사용자 데이터는 각 프레임에서 1 또는 그 이상의 타임 슬롯내에 배열되며, 여기서 타임 슬롯과 각 프레임의 타이밍 관계는 연속적인 프레임 사이에서 변화되지 않는다. 이 프레임은 시간 기준을 구성하며, 이것에 의해 사용자 데이터는 접속과 관련된다.
도 1에서, "타임-스페이스-타임" 형식의 회선-교환 스위치(1), 소위 TST-스위치, 및 이 스위치에 접속된 제어 시스템(2)을 갖는 통신 시스템이 도시되어 있다. 스위치(1)는 다수의 입력(3.n) 및 다수의 출력(4.n)을 갖는다. 간단함을 위해, 2개의 입력(3.1 및 3.2) 및 2개의 출력(4.1 및 4.2)만이 도시된다. 이 스위치(1)는타임 스위치 모듈(7.n)의 부분을 쌍으로 형성하는 착신 타임 스위치 스테이지(5.n)와 발신 타임 스위치 스테이지(6.n), 및 스페이스 스위치 스테이지(8)를 더 포함한다. 간단함을 위해, 2개의 착신 타임 스위치 스테이지(5.1 및 5.2) 및 2개의 발신 타임 스위치 스테이지(6.1 및 6.2)만이 도시된다.
각 입력(3.n)은 각 착신 타임 스위치 스테이지(5.n)에 접속된다. 각 발신 타임 스위치 스테이지(6.n)에는 각각의 출력(4.n)이 접속된다. 동일한 타임 스위치 모듈(7.n)내에 있는 착신 타임 스위치 스테이지(5.n) 및 발신 타임 스위치 스테이지(6.n) 각각에 접속된 입력(3.n) 및 출력(4.n)은 동일한 군의 사용자 단말기에 보통 속하는 멀티플렉스에 결합된다. 착신 타임 스위치 스테이지로부터의 출력(9.n)은 스페이스 스위치 스테이지(8.n)의 입력(10.n)에 접속된다. 스페이스 스위치 스테이지의 출력(11.n)은 발신 타임 스위치 스테이지(6.n)의 입력(12.n)에 접속된다. 이러한 접속은 출력(9.1, 9.2, 11.1 및 11.2) 및 입력(10.1, 10.2, 12,1 및 12.2)에 대한 도면으로부터 더 상세히 나타나 있다.
도 2a에는, 타임 스위치 모듈(7.n) 및 제어 시스템(2)이 도시되어 있다. 제어 시스템(2)은 개략적으로 도시되어 있는 반면, 타임 스위치 모듈(7.n)은 더 상세히 도시되어 있다. 타임 스위치 모듈(7.n)은 착신 타임 스위치 스테이지(5.n) 및 발신 타임 스위치 스테이지(6.n)를 포함한다. 멀티플렉스가 일군의 사용자 단말기로부터 도달되는 입력(3.n)은 음성 메모리(14)에 차례로 접속된 어드레싱 유닛(13)에 접속된다. 음성 메모리(14)는 출력(9.n)에 접속된 어드레싱 유닛(15)에 접속된다. 입력(12.n)은 음성 메모리(17)에 차례로 접속된 어드레싱 유닛(16)에 접속된다. 음성 메모리(17)는 출력(4.n)에 차례로 접속된 어드레싱 유닛(18)에 접속된다. 제어 시스템(2)은 어드레싱 유닛(19 및 20)에 접속된다. 어드레싱 유닛(19)은 제어 메모리(21)에 접속된다. 제어 메모리(21)는 어드레싱 유닛(22)에 접속된다. 어드레싱 유닛(22)은 어드레싱 유닛(15)에 접속된다. 어드레싱 유닛(20)은 제어 메모리(23)에 접속된다. 제어 메모리(23)는 어드레싱 유닛(24)에 차례로 접속된다. 어드레싱 유닛(24)의 출력(25)은 어드레싱 유닛(16)에 차례로 접속된 지연 제어 유닛(26)에 접속된다. 입력(27)에는, 클록 펄스를 생성하기 위해, 본래 공지되어 도시되지 않은 클록으로부터 클록 신호가 나오며, 각 클록 펄스는 타임 슬롯에 대응한다. 입력(27)은 타임 슬롯 카운터(TSC)(28)에 접속된다. 타임 슬롯 카운터(28)는 다른 출력(29, 30 및 31)을 경유하여, 한편으로 어드레싱 유닛(13, 18, 22 및 24)에 접속되고, 다른 한편으로 지연 제어 유닛(26)에 접속된다.
타임 슬롯 카운터(28)는 도 3에 더 상세히 도시된다. 본래 공지된 카운터(32)를 제외하면, 타임 슬롯 카운터(28)는 카운터(32)가 접속된 수단(33), 수단(34) 및 수단(35)을 또한 포함한다. 출력(29)은 수단(33)에 결합되어, 어드레싱 유닛(13)에 접속된다. 출력(30)은 수단(34)에 결합되어, 한편으로 어드레싱 유닛(22)에 접속되고, 다른 한편으로 어드레싱 유닛(24)에 접속된다. 출력(31)은 수단(35)에 결합되어, 한편으로 어드레싱 유닛(18)에 접속되고, 다른 한편으로 지연 제어 유닛(26)에 접속된다. 수단(33, 34 및 35)의 기능은 이 후에 설명될 것이다.
지연 제어 유닛(26)은 도 4에 더 상세히 도시된다. 어드레싱 유닛(24)의 출력(25)으로부터 지연 제어 유닛(26)으로의 입력(36)은 한편으로 제 1 비교기(comparator)(37)의 제 1 입력에 부분적으로 접속되고, 다른 한편으로 제 1 XOR-게이트(38)의 제 1 입력에 부분적으로 접속된다. 타임 슬롯 카운터(28)에서 수단(35)의 출력(31)으로부터 지연 제어 유닛(26)으로의 입력(39)은 한편으로 수단(40)에 접속되고, 다른 한편으로 제 2 비교기(41)에 접속된다. 수단(40)은 제 1 비교기(37)의 제 2 입력에 접속된다. 제 1 비교기(37) 및 제 2 비교기(41)는 제 2 XOR-게이트(42)의 입력 각각에 접속된다. 제 2 XOR-게이트(42)로부터의 출력은 제 1 XOR-게이트(38)의 제 2 입력에 접속된다. 제 1 XOR-게이트(38)는 어드레싱 유닛(16)에 차례로 접속된다. 더욱이, 어드레싱 유닛(24)으로부터의 출력(25)은 지연 제어 유닛(26)을 경유하여 어드레싱 유닛(16)에 부분적으로 접속된다.
도 1 및 도 2a를 다시 한 번 참조하면, 각 접속의 사용자 데이터는 스위치(1)를 통해 입력(3.n)에서 선택가능한 출력(4.n)까지 스위치된다. 이 점에서, 타임 스위치 스테이지(5.n, 6.n)에서의 타임 스위칭뿐만 아니라 스페이스 스위치 스테이지(8)에서의 스페이스 스위칭이 실행된다. 타임 스위칭은 프레임에 관해 주어진 타임 슬롯내에서의 타임 스위치 스테이지(5.n 및 6.n)에 도달한 사용자 데이터가 지연되어 프레임에 관해 다른 타임 슬롯내에서의 타임 스위치 스테이지(5.n 및 6.n)에서 출력되는 것을 의미한다. 스페이스 스위칭에서, 갈바니 접속(galvanic connection)과 같은 물리적 접속은 스페이스 스위치 스테이지의 입력(10.n)에서 이의 출력(11.n)까지 확립된다. 스페이스 스위칭은 입력(10.n) 예컨대 입력(10.7)(도시되지 않음)상의 스페이스 스위치 스테이지(8)에 도달한 사용자 데이터가 선택가능한 출력(11.n), 예컨대 출력(11.3)(도시되지 않음)으로부터의 스페이스 스위치 스테이지(8)에서 출력된다는 것을 의미한다.
스위치(1)를 통한 접속에 속하는 사용자 데이터를 스위칭할 때, 사용자 데이터는 착신 타임 스위치 스테이지(5.n)에 대한 각 프레임의 1 또는 그 이상의 주어진 타임 슬롯에, 소위 착신 타임 슬롯에 도달한다. 착신 타임 슬롯에서, 사용자 데이터는 음성 메모리(14)(도 2a)에 기록된다. 사용자 데이터는 다른 타임 슬롯, 소위 내부 타임 슬롯내에서 음성 메모리(14)로부터 판독된다. 따라서, 내부 타임 슬롯에 나타나는 사용자 데이터는 스페이스 스위치 스테이지(8)(도 1)를 통해 물리적으로 스위칭되어, 내부 타임 슬롯에서 발신 타임 스위치 스테이지(6.n)의 음성 메모리(17)(도 2a)내에 기록된다. 다른 타임 슬롯, 소위 발신 타임 슬롯에서, 사용자 데이터는 음성 메모리(17)로부터 판독된다.
음성 메모리(14 및 17)로 및 음성 메모리로부터 사용자 데이터의 기록 및 판독은 어드레싱 유닛(13, 15, 16 및 18)에 의해 제어되며, 이 어드레싱 유닛은 어드레싱 유닛(19, 20, 22 및 24), 제어 메모리(21 및 23) 및 지연 제어 유닛(26)을 통한 타임 슬롯 카운터(28) 및 제어 시스템(2)에 의해 제어된다.
어드레싱 유닛(13)을 경유하여 타임 슬롯 카운터(28)에 의해, 사용자 데이터는 고정된 시퀀스로 음성 메모리(14)내의 기억 위치(43.n)에 주기적으로 기록된다. 음성 메모리(14)내의 기억 위치(43.n)의 수는 프레임내의 타임 슬롯의 수와 같다. 간단함을 위해, 프레임내의 5개의 타임 슬롯에 대응하는 5개의 기억 위치(43.1 내지 43.5)(그러나, 도 2a에는 참조 번호(43.1)만이 도시됨)가 도시된다. 그러나, 실제로, 각 프레임내의 타임 슬롯의 수는 예컨대 512 이상이다.각각의 기억 위치(43.n)는 각 프레임내에서 단지 하나의 유일한 타임 슬롯을 나타낸다. 프레임내의 특정 착신 타임 슬롯내에 도달하는 사용자 데이터는 결과적으로 착신 타임 슬롯에 대응하는 주어진 기억 위치(43.n)내에 기억된다. 음성 메모리(17)로부터 발신 타임 슬롯으로의 사용자 데이터의 판독은 유사한 방법으로 실행된다. 그러나, 음성 메모리(17)에서는, 음성 메모리(14)에서 보다 두배 많은 기억 위치(44.n), 즉 2 프레임의 타임 슬롯과 같은 수의 기억 위치(44.n)가 존재한다. 음성 메모리(17)내에는, 10개의 기억 위치(44.1 내지 44.10)(그러나, 도 2a에는 참조 번호(44.1)만이 도시됨)가 도시된다. 사용자 데이터의 판독은 각각의 타임 슬롯이 매(每) 제 2 프레임내의 주어진 발신 타임 슬롯을 나타내도록 발신 타임 슬롯 마다 하나의 기억 위치(44.n)에 주기적으로 고정된 시퀀스로 실행된다. 결과적으로, 사용자 데이터는 가장 초기에 가능한 발신 프레임 또는 후속 발신 프레임내의 타임 슬롯으로 스위칭될 수 있다.
기억 위치(44.n)가 할당된 사용자 데이터는 사용자 데이터를 기록할 때 그리고 사용자 데이터의 기록이 실행되는 어느 기억 위치(44.n)(어드레싱 유닛(16)으로의 어드레싱 정보)에서 타임 슬롯 카운터(28)의 값에 따라 2 프레임에 대응하는 시간까지 선택적으로 지연될 수 있다.
이제 도 3을 참조하면, 타임 슬롯 카운터(28)의 부분을 형성하는 카운터(32)는 다른 카운터 값이 취해지도록 카운터 시퀀스내에서 다른 상태를 주기적으로 점유한다. 카운터(32)에 의해 취해진 다른 카운터 값의 수는 2 프레임내의 타임 슬롯의 수와 동일하다. 2 프레임내의 각 타임 슬롯에 대해, 유일한 카운터 값이 취해진다.
수단(33 및 35)에서, 카운터 값으로부터 소위 오프셋을 갖는 값이 생성된다. 각 수단(33 및 35)에서, 위상 값이라 불려지는 값은 각 카운터 값에 대해 생성된다. 수단(33)에 의해 얻어지는 위상 값은 내부 타임 슬롯에 대한 프레임 및 착신 타임 슬롯에 대한 프레임 사이의 위상 차를 나타내는 카운터 값과 비교되는 차이를 갖는다. 출력(31)에서, 수단(35)에 의해 얻어지는 위상 값은 발신 타임 슬롯에 대한 프레임 및 내부 타임 슬롯에 대한 프레임 사이의 위상 차를 나타내는 카운터 값과 비교되는 차이를 갖는다. 다음에서, 출력(31)에서의 위상 값은 발신 위상 값이라 또한 불려진다. 위상 값에 의해, 스위치는 착신 타임 슬롯에 대한 프레임, 내부 타임 슬롯에 대한 프레임 및 발신 타임 슬롯에 대한 프레임 사이의 상호 위상 차이를 다룬다.
수단(33 및 34)에서, 모듈로 연산(modulo operation)이 실행된다. 수단(34)에서, 카운터 값 및 프레임내의 타임 슬롯의 수를 나타내는 값 사이의 모듈로 연산이 실행된다. 모듈로 연산에 의해, 숫적으로 단일 프레임내의 타임 슬롯의 수와 동일하나 카운터(32)로부터 각 카운터 시퀀스에 대해 두 번 반복하는 판독 카운터 값의 시퀀스는 수단(34)의 출력(30)에서 주기적으로 생성된다. 수단(33)에서, 위상 값 및 프레임내의 타임 슬롯의 수를 나타내는 값 사이의 모듈로 연산이 실행된다. 이러한 방법으로, 수단(34)으로부터의 카운터 값과 유사하나, 오프셋을 갖는 카운터 값은 수단(33)의 출력(29)에서 생성된다. 실제로, 모듈로 연산은 카운터 값 또는 위상 값의 최상위 비트가 제거된다는 것을 내포한다.
제어 시스템(2)(도 1 및 도 2a)에 의해, 스위치(1)를 제어하는 제어 정보가 생성된다. 제어 정보는 한편으로 예컨대 12 비트의 데이터 워드로 구성되고, 다른 한편으로는 단일 비트의 데이터 워드로 구성된다. 데이터 워드는 각각 제어 메모리(21 및 23)내의 기억 위치(45.n 및 46.n)에 기록되고, 단일 비트는 스위치(1)를 제어하기 위해 기억 위치(47.n) 당 1 비트씩 제어 메모리(23)내의 기억 위치(47.n)에 기록된다. 기억 위치(47.n)내의 비트는 이하에서 지연 값 또는 지연 비트라 불려진다. 각 형태의 기억 위치(45.n, 46.n 및 47.n)의 수는 프레임내의 타임 슬롯의 수와 동일하다. 따라서, 도시된 각 형태의 기억 위치(45.n, 46.n 및 47.n)의 수는 5와 동일하다. 어드레싱 유닛(22 및 24)을 경유하여 타임 슬롯 카운터(28)에 의해, 제어 정보는 각 타임 슬롯내에서 각 제어 메모리(21 및 23)의 기억 위치(45.n, 46.n 및 47.n)로부터 판독된다. 판독은 프레임내의 각 타임 슬롯에 대해 하나의 유일한 기억 위치(45.n, 46.n 및 47.n)에서 고정된 시퀀스로 주기적으로 실행된다. 따라서, 각 기억 위치(45.n, 46.n 및 47.n)는 각 프레임내에서의 단 하나의 타임 슬롯에 절대적으로 대응한다.
음성 메모리내의 어느 기억 위치로부터 사용자 데이터가 판독되는지를 지시하고, 이러한 방법으로 내부 타임 슬롯에 나타나는 제어 정보는 각 타임 슬롯내의 제어 메모리(21)로부터 판독된다. 한편으로 프레임내의 어느 발신 타임 슬롯에서 사용자 데이터의 판독을 실행할지 그리고 다른 한편으로 사용자 데이터가 제 1 가능 프레임내에서 판독될지 또는 추가 프레임으로 지연될지를 지시하는 제어 정보는 각 내부 타임 슬롯내의 제어 메모리(23)로부터 판독된다.
지연 제어 유닛(26)(도 4)은 어드레싱 유닛(24)을 경유하여 제어 메모리(23)로부터의 제어 정보 및 타임 슬롯 카운터(28)로부터의 정보로부터, 사용자 데이터를 음성 메모리(17)에 기록하기 위해 어드레싱 유닛(16)으로의 어드레싱 정보를 생성시킨다. 유닛(26)에서, 제어 메모리(23)로부터의 제어 정보는 타임 슬롯 카운터(28)로부터의 정보와 비교된다. 비교의 결과로서 사용자 데이터가 어드레싱 유닛(16)을 경유하여 음성 메모리(17)의 제 1 부분(48) 또는 음성 메모리(17)의 제 2 부분(49)내의 기억 위치(44.n)에 기록된다.
지연 제어 유닛(26)은 입력(36)에서 제어 메모리(23)내의 기억 위치(46.n 및 47.n)로부터 제어 정보를 수신한다. 기억 위치(46.n)내의 제어 정보는 어드레싱 유닛(16)에 직접 인가되어, 어드레싱 정보의 제 1 부분(50)을 형성한다. 기억 위치(46.n)내의 제어 정보는 제 1 비교기(37)의 제 1 입력에 또한 인가된다. 입력(39)에는, 발신 타임 슬롯으로의 사용자 데이터를 판독하기 위해 어드레싱 유닛(18)을 또한 제어하는 유닛(35)으로부터의 위상 값이 제공된다. 상기 유닛(35)으로부터의 위상 값 및 프레임내의 타임 슬롯의 수를 나타내는 값 사이의 모듈로 연산을 실행하는 유닛(40)을 경유하여, 제 1 비교기(37)의 제 2 입력에는 각 프레임내의 발신 타임 슬롯을 나타내는 비교 값(A)이 제공된다.
타임 슬롯내에서, 비교 값(A)이 제어 정보, 즉 제어 메모리(23)내의 기억 위치(46.n)로부터의 값(B)보다 더 큰 경우, 제 1 비교기(37)의 출력의 출력 데이터를 구성하는 비트는 "1"로 설정된다.
다른 한편으로, 비교 값(A)이 제어 정보(B)보다 작거나 같다면, 비트는 "0"으로 설정된다. 비트가 "1"로 설정되면, 비트는 다음과 같이 나타난다.
가) 사용자 데이터의 기록이 음성 메모리(17)의 제 1 부분(48)에서 이루어지고, 사용자 데이터의 판독이 음성 메모리(17)의 제 1 부분(48)에서 또한 이루어지거나,
나) 사용자 데이터의 기록이 음성 메모리(17)의 제 2 부분(49)에서 이루어지고, 사용자 데이터의 판독이 음성 메모리(17)의 제 2 부분(49)에서 또한 이루어진다면,이 때 사용자 데이터는 한 프레임 이상 지연된다.
제 2 비교기(41)에서, 발신 위상 값은 프레임내의 타임 슬롯의 수를 나타내는 값과 비교된다. 발신 위상 값이 프레임내의 타임 슬롯의 수보다 큰 경우, 제 2 비교기(41)로부터의 출력의 출력 데이터를 구성하는 비트는 "1"로 설정된다. 이와 반대로, 발신 위상 값이 프레임내의 타임 슬롯의 수보다 작거나 같은 경우, 비트는 "0"으로 설정된다. 비트가 "1"로 설정되면, 비트는 현재 타임 슬롯내의 사용자 데이터의 판독이 음성 메모리(17)의 제 2 부분(49)으로부터 실행된다는 것을 나타낸다. 비트가 그 대신 "0"으로 설정되면, 비트는 사용자 데이터의 판독이 음성 메모리(17)의 제 1 부분(48)으로부터 실행된다는 것을 나타낸다.
제 1 XOR-연산은 제 1 비교기(37)로부터의 비트 및 제 2 비교기(41)로부터의 비트 사이의 제 2 XOR-게이트(42)에서 실행된다. 제 1 XOR-연산의 결과는 제 2 XOR-게이트(42)의 출력에서의 비트이며, 이것은 비트가 "1"로 설정되면 현재 타임 슬롯내에서 음성 메모리(17)의 제 1 부분(48)에 사용자 데이터를 기록하는 것이 한 프레임 이상 지연된 사용자 데이터로 이루어진다는 것을 나타낸다. 비트가 그 대신 "0"으로 설정되면, 이것은 현재 타임 슬롯내의 음성 메모리(17)의 제 2 부분(49)에 사용자 데이터를 기록하는 것이 한 프레임 이상 지연된 사용자 데이터로 이루어진다는 것을 나타낸다.
제 2 XOR-연산은 제 2 XOR-게이트(42)의 출력으로부터의 비트 및 기억 위치(47.n)로부터의 지연 비트 사이의 제 1 XOR-게이트(38)에서 실행된다. 기억 위치(47.n)로부터의 지연 비트는 어드레싱 정보의 제 2 부분(51)을 구성한다. 지연 비트가 "0"으로 설정되면, 지연 비트는 사용자 데이터가 음성 메모리(17)의 부분, 즉 제 1 부분(48) 또는 제 2 부분(49)내에 배치될 수 있다는 것을 나타내며, 이러한 부분은 사용자 데이터가 발신 타임 슬롯에 대한 제 1 가능 프레임내의 타임 슬롯에서 판독될 수 있다는 것을 내포한다. 이와 반대로, 지연 비트가 "1"로 설정되면, 지연 비트는 사용자 데이터가 음성 메모리(17)의 부분내에 배치될 수 있다는 것을 나타내며, 이런 부분은 사용자 데이터가 후속 프레임내의 타임 슬롯에서 판독된다는 것을 내포한다.
제 1 XOR-게이트의 출력에서, 지연 정보라 불리는 비트는 이 비트가 "0"으로 설정되면 사용자 데이터가 음성 메모리(17)의 제 1 부분(48)에 기록될 수 있다는 것을 나타내는 반면, "1"로 설정되면, 사용자 데이터가 음성 메모리(17)의 제 2 부분(49)에 기록될 수 있다는 것을 나타낸다. 제 1 XOR-게이트(38)의 출력으로부터 비트 형태의 지연 정보는 어드레싱 유닛(16)을 제어하여, 제어 메모리(23)내의 기억 위치(46.n 및 47.n)의 지연 정보 및 타임 슬롯 카운터(28)로부터의 발신 위상 값에 따라, 사용자 데이터의 기록이 음성 메모리(17)의 제 1 부분(48) 또는 음성 메모리(17)의 제 2 부분(49)에서 이루어진다.
소위 협대역 접속에서, 접속을 위한 사용자 데이터는 각 프레임의 단일 착신 타임 슬롯, 각 프레임의 내부 타임 슬롯 및 각 프레임의 발신 타임 슬롯내에 나타난다. 협대역 접속을 위한 제어 정보는 기억 위치(45.n) 및 기억 위치(46.n, 47.n)에 기록된다. 기억 위치(45.n, 46.n 및 47.n)는 내부 타임 슬롯에 대응한다. 기억 위치(45.n)내의 제어 정보는 어느 착신 타임 슬롯으로부터 사용자 데이터가 내부 타임 슬롯으로 스위칭될 수 있다는 것을 나타내며, 즉 어느 기억 위치(43.n)에서 사용자 데이터가 음성 메모리(14)로부터 판독될 수 있다는 것을 나타낸다. 기억 위치(46.n, 47.n)내의 제어 정보는 어느 발신 타임 슬롯에 사용자 데이터가 내부 타임 슬롯으로부터 스위칭될 수 있다는 것을 나타내며, 즉 어느 기억 위치(44.n)에 사용자 데이터가 음성 메모리(17)에 기록될 수 있다는 것을 나타내여 사용자 데이터의 판독이 접속을 위한 발신 타임 슬롯에서 이루어진다. 결과적으로, 협대역 접속에 연관된 제어 정보는 어느 착신 타임 슬롯내에서 사용자 데이터가 스위치에 도달된다는 것을 나타내는 값, 어느 내부 타임 슬롯에서 사용자 데이터가 스페이스 스위치 스테이지를 통해 스위칭된다는 것을 나타내는 값, 및 어느 발신 타임 슬롯에서 사용자 데이터가 스위치에서 출력된다는 것을 나타내는 값을 포함한다. 다음에서, 프레임에 대해 결정된 타이밍 관계를 나타내는 이러한 값은 각각 착신 타임 슬롯 수, 내부 타임 슬롯 수 및 발신 타임 슬롯 수라 불려진다. 타임 슬롯 수에 추가해서, 협대역 접속을 위한 제어 정보는 기억 위치(47.n)에 기록되는 각 타임 슬롯에 대한 일정한 지연 값을 포함한다. 이러한 값은 사용자 데이터가 가장 초기에 가능한 프레임에서의 스위치에서 출력된다는 것을 나타낸다.
소위 광대역 접속에서, 접속을 위한 사용자 데이터는 원칙적으로 협대역 접속에서와 같이 각 프레임 당 수 개의 착신 타임 슬롯, 각 프레임 당 수 개의 내부 타임 슬롯 및 각 프레임 당 수 개의 발신 타임 슬롯에서 스위칭된다. 따라서, 광대역 접속을 위한 스위치를 제어하는 제어 정보는 수 개의 착신 타임 슬롯 수, 수 개의 내부 타임 슬롯 수 및 수 개의 발신 타임 슬롯 수를 포함한다. 이에 추가해서, 제어 정보는 광대역 접속을 위한 프레임내의 각 타임 슬롯에 대한 하나의 지연 값을 포함하며, 이러한 지연 값은 사용자 데이터가 가장 초기에 가능한 프레임에 나타나거나, 또는 출력 타임 스위치 스테이지내에서의 추가 프레임만큼 지연되는지를 나타낸다. 이러한 값은 기억 위치(47.n)에 기록된다.
본 발명의 이러한 양상은 착신 타임 스위치 스테이지에 또한 적용가능하다는 것을 이해하여야 한다. 도 2b를 참조하면, 제어 시스템(2)이 접속된 타임 스위치 모듈(7.n) 형태의 스위치 구조가 도시되어 있다. 도 2a에서와 동일한 참조 번호는 동일 또는 대응하는 요소를 나타내는데 사용된다. 도 2a와의 차이점은 본 발명이 착신 타임 스위치 스테이지(5.n)에 적용된다는 것이다. 음성 메모리(14)는 2개의 부분(48 및 49)(간단함을 위해, 도 2a와 동일한 참조 번호가 사용됨)을 포함하도록 확장되며, 상기 부분의 각각은 프레임에서의 타임 슬롯의 수에 숫적으로 대응하는 기억 위치를 포함한다. 제어 메모리(21)는 기억 위치(45.n)내의 제어 정보, 및 기억 위치(47.n)내의 지연 값 형태의 제어 정보를 포함하도록 또한 확장된다. 착신 타임 스위치 스테이지(5.n)내의 제어 메모리(21)로부터의 제어 정보는 어드레싱 유닛(22)을 경유하여 지연 제어 유닛(26)에 송신되며, 상기 지연 제어 유닛(26)은 본 실시예에서 어드레싱 유닛(15)에 접속되어 확장된 음성 메모리(14)로부터 사용자 데이터의 판독을 제어한다. 지연 제어 유닛(26)은 도 2a의 것에 대응하는 방법으로 작용하고, 출력(29)에서 타임 슬롯 카운터 정보는 도 3의 수단(35)으로부터의 정보에 대응한다. 특히, 지연 제어 유닛은 지연 정보를 생성시키며, 상기 지연 정보는 음성 메모리(14)의 제 1 부분(48) 및 제 2 부분(49) 중 어느 것으로부터 사용자 데이터가 내부 타임 슬롯에 스위칭될 수 있다는 것을 각 내부 타임 슬롯에 대해 제어한다. 도 2a에 따르면, 지연 제어 유닛(26)은 확장된 음성 메모리(17)내의 사용자 데이터의 기억을 제어하는 반면, 도 2b에 따르면, 지연 제어 유닛(26)은 확장된 음성 메모리(14)로부터 사용자 데이터의 판독을 제어한다. 도 2b에서, 발신 타임 스위치 스테이지(6.n)는 기억 위치(46.n)를 갖는 제어 메모리(23), 및 기억 위치(44.n)를 갖는 음성 메모리(17)를 포함하며, 이러한 기억 위치는 프레임내의 타임 슬롯의 수와 숫적으로 동일하다. 제어 메모리(23)내의 제어 정보는 음성 메모리(17)내의 사용자 데이터의 기억을 직접 제어하고, 도 3의 수단(33)에 의해 생성된 타임 슬롯 카운터 정보에 대응하는 타임 슬롯 카운터 정보는 음성 메모리(17)로부터 사용자 데이터의 주기적인 판독을 제어한다.
실제로, 본 발명의 이러한 양상은 타임 스위치 스테이지를 통해 사용자 데이터 중 일부를 지연시키기 위한 임의의 타임 스위치 스테이지에 적용가능하다는 것을 이해하여야 한다. 제 1 형태의 타임 슬롯 및 제 2 형태의 타임 슬롯 사이의 사용자 데이터를 스위칭하는데 사용되는 임의의 타임 스위치 스테이지를 고려해 보자. 예컨대, 제 1 타임 슬롯은 착신 타임 슬롯일 수 있고, 제 2 타임 슬롯은 내부 타임 슬롯일 수 있다. 마찬가지로, 제 1 타임 슬롯은 내부 타임 슬롯이고, 제 2 타임 슬롯은 발신 타임 슬롯일 수 있다. 해당 타임 스위치 스테이지내의 음성 메모리는 프레임에 대응하는 기억 위치를 각각 갖는 2개의 부분을 포함하도록 확장되고, 스테이지의 제어 메모리는 마찬가지로 지연 값 형태의 제어 정보를 포함하도록 확장된다. 더욱이, 각 타임 슬롯에 대해, 음성 메모리의 어느 부분에/어느 부분으로부터(음성 메모리가 출력 스테이지에 제공되는지 또는 입력 스테이지내에 제공되는지에 따라) 사용자 데이터가 스위칭될 수 있다는 것을 제어하는 지연 정보를 생성하기 위해 지연 제어 유닛이 제공된다.
그러나, 예컨대 방송 적용에서, 본 발명은 모든 가입자에 대한 시퀀스 및 프레임 완전성을 얻도록 출력 스테이지에 적용된다. 이러한 방법으로, 지연 제어는 각 발신 광대역 접속을 위해 실행될 수 있다.
본 명세서를 통해, 음성 메모리는 데이터 트래픽(data traffic)뿐만 아니라 음성 트래픽에 관련된 정보의 기억이 가능하다는 것을 고려해야 된다.
이하의 설명에서, 광대역 접속을 위한 착신 타임 슬롯 수는 벡터 tin[0,1,2, ... W-1]으로 표시된다. W는 각 프레임내의 광대역 접속을 위한 타임 슬롯의 수를 나타낸다. 대응적으로, 내부 타임 슬롯 수는 벡터 tint[0,1,2, ... W-1]로 표시되고, 발신 타임 슬롯 수는 벡터 tout[0,1,2, ... W-1]으로 표시된다. 간단함을 위해, 착신 타임 슬롯 수는 벡터 tin[0,1,2, ... W-1]에서 연속적인 순서로 나타난다. 이러한 순서는 사용자 데이터가 착신 타임 슬롯으로 배치되는 순서와 동일한 것으로 가정된다.
타임 슬롯 시퀀스 완전성(TSSI) 및 타임 슬롯 프레임 완전성(TSFI)이 보존되도록, 즉 스위치를 통해 스위칭될 때 사용자 데이터를 구성하는 데이터 워드 사이의 상호 타임 순서가 유지되도록, 그리고 동일한 프레임내의 착신 타임 슬롯에 나타나는 데이터 워드가 동일 프레임내의 발신 타임 슬롯에 나타나도록 광대역 접속에 속한 사용자 데이터를 내부 타임 슬롯 및 발신 타임 슬롯으로 분산하는 방법에 따르면, 벡터 tin[0,1,2, ... W-1], tint[0,1,2, ... W-1] 및 tout[0,1,2, ... W-1]이 입력 데이터를 구성하는 알고리즘이 사용된다. 게다가, 이러한 알고리즘은 착신 타임 슬롯에 대한 프레임 및 내부 타임 슬롯에 대한 프레임 사이의 위상 차를 나타내는 상수(常數) △in, 내부 타임 슬롯에 대한 프레임 및 발신 타임 슬롯에 대한 프레임 사이의 위상 차를 나타내는 상수 △ut, 및 프레임의 타임 슬롯의 수를 나타내는 상수 Cframe형태인 입력 데이터로부터 개시한다. 광대역 접속에 속하는 프레임의 타임 슬롯의 수(W)는 프레임내의 타임 슬롯의 합계 Cframe보다 작거나 같다. 입력 데이터에 근거하여, 상기 알고리즘은 제각기 착신 및 발신 타임 슬롯 수를 기억하기 위한 제어 메모리(21 및 23)내의 기억 위치(45.n 및 46.n)의 형태인 분산 정보를 결정하고, 제어 메모리(21 및 23)내의 착신 및 발신 타임 슬롯 수의 기억은 각각 이러한 정보에 따라 처리된다. 더욱이, 상기 알고리즘은 기억 위치(47.n)의 형태로 분산 정보를 결정하고, 이러한 분산 정보에 따라 제어 메모리(23)에 기록하기 위한 지연 값을 결정한다. 더욱이, 지연 값은 분산 정보에 따라 기억 위치(47.n)내에서 제어 메모리(23)에 기록된다.
요약하면, 본 발명에 따라 이용되는 다른 형태의 정보는 다음과 같이 간략화된 방법으로 요약될 수 있다:
- 제어 정보는 한편으로 타임 슬롯 수를 포함하고, 다른 한편으로 지연 값을 포함하며;
- 분산 정보는 상기 제어 정보를 기억하기 위한 각 제어 메모리내의 기억 위치를 포함하고(착신 타임 슬롯 수는 45.n에 기억되고, 발신 타임 슬롯 수는 46.n에 기억되며, 지연 값은 47.n에 기억됨);
- 지연 정보는 지연 제어 유닛에 의해 생성되고 음성 메모리의 제 1 및 제 2 부분 중 어느 한 부분에/어느 한 부분으로부터 사용자 데이터가 스위칭될 수 있다는 것을 제어하는 정보로 구성된다.
벡터 tin[0,1,2, ... W-1], tint[0,1,2, ... W-1] 및 tout[0,1,2, ... W-1]의 타임 슬롯 수는 수 개의 협대역 접속을 위한 타임 슬롯 수와 같은 방법으로 생성된다. 착신 타임 슬롯 수 및 발신 타임 슬롯 수는 사용자 데이터가 접속 시에 스위칭되는 사용자 단말기에 의한 접속에 제공된다. 벡터 tint[0,1,2, ... W-1]에 대한 타임 슬롯 수는 스페이스 스위치 스테이지(8)내에서 어떠한 충돌도 발생하지 않도록 결정된다. 다른 착신 타임 스위치 스테이지(5.n)에 도달하고, 동일한 출력 타임 스위치 스테이지(6.n)를 통해 스위칭되는 사용자 데이터는 스페이스 스위치 스테이지(8)내에서 어떠한 충돌도 발생하지 않도록 시간에 맞게 분리된다. 사용자 데이터는 착신 타임 스위치 스테이지(5.n)에 의해 스페이스 스위치 스테이지(8)내의 내부 타임 슬롯에 배치된다. 예컨대, 동일한 출력 타임 스위치 스테이지(6.n)를 통해 스위칭될 수 개의 접속을 위한 사용자 데이터가 스페이스 스위치 스테이지(8)내의 동일한 타임 슬롯에 나타나는 경우 충돌이 발생한다. 벡터 tin[0,1,2, ... W-1], tint[0,1,2, ... W-1] 및 tout[0,1,2, ... W-1]의 타임 슬롯 수는 공지된 방법으로 생성되므로 더 이상 상세히 설명되지 않는다.
타임 슬롯 수를 분산하는 방법, 및 지연 값의 결정 및 분배를 위한 방법은 도 5 내지 도 11을 참조하여 설명될 것이다.
1. 내부 타임 슬롯을 위한 프레임의 시간 위상에 대해 착신 타임 슬롯 수를 정규화하여, 벡터 tin0[0,1,2, ... W-1]를 생성한다. 정규화는 착신 타임 슬롯 수가 내부 타임 슬롯에 대한 프레임에 관해 주어지도록 타임 슬롯 수가 재생된다는 것을 의미한다. 도 5를 참조하여, 벡터 tin0[0,1,2, ... W-1]의 값을 결정한다. 먼저, 도움 변수 i를 0으로 초기화시킨다. 즉 i=0으로 설정한다(박스(60) 참조). 그 다음, 다음 단계를 포함하는 순서를 반복한다:
1). 도움 변수 i와 W를 비교한다. i가 W 이상일 시에는 반복을 중단한다(선택 박스(61) 참조).
2). (tin[i]+△in) modulo Cframe을 tin0[i]에 기억한다(박스(62) 참조).
3). tin0[i]와 tin0[0]를 비교한다(박스((63) 참조). tin0[i]가 tin0[0]보다 작으면, Cframe을 tin0[i]에 가산한다(박스(64) 참조).
4). 1을 도움 변수 i에 가산한다(박스(65) 참조).Cframe의 값을 초과하는 벡터 tin0[0,1,2, ... W-1]의 값은 그 값에 속한 사용자 데이터가 벡터 tin0[0,1,2, ... W-1]의 값이 Cframe의 값보다 작은 사용자 데이터보다 더 늦은 프레임에 결합된다는 것을 나타낸다. 내부 타임 슬롯 수는 tin0[n] modulo Cframe에 의해 주어진다.
2. 변수 δ의 값을 결정한다. 변수 δ는 사용자 데이터의 분산을 내부 타임 슬롯상으로 제어하는 값을 나타내는 오프셋-변수이다. 소위 이러한 오프셋-값은 광대역 접속에 속하는 착신 타임 슬롯내의 사용자 데이터가 어떻게 내부 타임 슬롯상으로 분산될 수 있는지를 결정한다. 오프셋-값이 사용자 데이터의 분산에 영향을 주는 방법은 도 7b와 관련하여 더 상세히 설명될 것이다. 먼저, 벡터 tint[0,1,2, ... W-1]의 값이 잘못되지 않도록 도움 벡터 tint0[0,1,2, ... W-1]를 생성한다. 도움 벡터의 값은 다음과 같이 주어진다.
따라서, 벡터 tint[0,1,2, ... W-1]의 값은 벡터 tint0[0,1,2, ... W-1]로 복사(複寫)된다. 이하에서, 상기 방법은 벡터 tint0[0,1,2, ... W-1]내의 값을 처리하는 한편, 벡터 tint[0,1,2, ... W-1]내의 값은 그대로 유지된다. 도 6을 참조하여, 오프셋-변수 δ를 0으로 먼저 초기화시킴으로써, 즉 δ=0으로 설정함으로써 오프셋-변수 δ를 결정한다(박스(70) 참조). 또한, 도움 변수 i를 0으로 초기화한다. 즉 i=0으로 설정한다(박스(71) 참조). 다음 단계가 포함된 시퀀스를 반복한다:가. 도움 변수 i와 W를 비교한다. i가 W 이상일 때 반복을 중단한다(박스(72) 참조).
나. 다음 단계가 포함된 시퀀스를 반복한다:
1) tin0[i]와 tint0[(i + δ) modulo W]를 비교한다. tin0[i]이 tint0[(i + δ) modulo W]보다 크지 않을 때 반복을 중단한다(박스(73) 참조).
2) Cframe을 tint0[δ]에 가산한다(박스(74) 참조).
3) 변수 δ에 1을 가산한다(박스(75) 참조).
다. 도움 변수 i에 1을 가산한다(박스(76) 참조).
3. 오프셋-변수 δ를 사용함으로써 제어 메모리(21 및 23)내의 기억 위치(45.n 및 46.n)로 이루어진 분산 정보를 결정하고, 분산 정보에 따라 제어 메모리(21 및 23)내의 기억 위치(45.n 및 46.n)에 제어 정보를 기억한다. 도 7a를 참조하여, 도움 변수를 0으로 초기화한다. 즉 i=0으로 설정한다(박스(80) 참조). 다음 단계가 포함된 시퀀스를 반복한다:
가. 도움 변수 i와 W를 비교한다. i가 W 이상일 시에 반복을 중단한다(박스(81) 참조).
나. 제어 메모리(21)내의 기억 위치(45.n)에 tin[i]를 기억하며, 여기서 n = tint[(i+δ) modulo W](박스(82) 참조).
다. 제어 메모리(23)내의 기억 위치(46.n)에 tout[i]를 기억하며, 여기서 n = tint[(i+δ) modulo W](박스(83) 참조).
라. 1을 변수 i에 가산한다(박스(84) 참조).
도 7b는 오프셋-변수 δ의 상이한 값(0, 1 및 2)이 각 착신 타임 슬롯 수 tin[i] 및 각 발신 타임 슬롯 수 tout[i]에 대해, 내부 타임 슬롯 수 tint[0,1,2, ... W-1]에 의해 주어진 각 기억 위치(45.n 및 46.n) 중 어느 하나에서, 착신 타임 슬롯 수 tin[i] 및 발신 타임 슬롯 수 tout[i] 각각이 기억되는 것을 어떻게 제어하는지를 나타내는 개략도이다. 간단함을 위해, 광대역 접속을 위한 4 타임 슬롯 수, 즉 W=4를 고려한다.
δ=0에 대해, 착신 타임 슬롯 수 tin[0], tin[1], tin[2] 및 tin[3]은 각각 위치 45.tint[0], 45.tint[1], 45.tint[2] 및 45.tint[3]내에 기억된다. 기억 위치(45.n)는 접속에 할당되고, 인덱스 값(index value)이 착신 타임 슬롯 수에 관련된 인덱스 값에 직접 대응하는 내부 타임 슬롯 수에 의해 결정된다. 동일한 것이 발신 타임 슬롯 수 및 이의 기억 위치(46.n)에 적용된다.
δ=1에 대해, 기억 위치(45.n 및 46.n)는 접속에 할당되고, 인덱스 값이 착신 타임 슬롯 수에 관련된 인덱스 값에 대해 하나의 위치만큼 이동되는 내부 타임 슬롯 수에 의해 결정된다.
δ=2에 대해, 인덱스 이동은 2개의 위치이다.
단계 1 및 2, 및 기억 위치(45.n)에 광대역 접속을 위한 착신 타임 슬롯 수의 후속 기억을 갖는 단계 3에서의 기억 위치(45.n)의 결정은 착신 및 내부 타임 슬롯 사이의 시퀀스 완전성이 보존되는 것을 보장한다. 게다가, 단계 2에서 결정된 오프셋-값은 착신 및 내부 타임 슬롯 사이의 시간 스위칭에서 지연을 허용한다. 대응하는 절차는 시퀀스 완전성 및 최소화된 시간 스위칭 지연이 얻어지도록 내부 및 발신 타임 슬롯 사이의 시간 스위칭에 적용될 수 있다.
완전한 TST-스위치를 통해 사용자 데이터를 스위칭할 때, 시퀀스 완전성 및 프레임 완전성 모두를 보존하는 것이 바람직하다면, 단계 1 내지 단계 7이 실행되며, 그 중 단계 4 내지 단계 7은 이하에 설명될 것이다.
4. 내부 타임 슬롯 수를 정규화하여, 이러한 수가 발신 타임 슬롯을 위한 프레임의 시간 위상에 대해 오프셋 변수 δ에 의한 분산 정보에 따라 어떻게 분산되는지를 고려하고, 벡터 tint1[0,1,2, ... W-1]을 생성한다. 이러한 정규화는 내부 타임 슬롯이 발신 타임 슬롯에 대한 프레임에 따라 지시되도록 타임 슬롯 수가 재생되는 것을 의미한다. 도 8을 참조하여, 벡터 tint1[0,1,2, ... W-1]의 값을 결정한다. 먼저, 도움 변수 i를 0으로 초기화한다. 즉 i=0로 설정한다(박스(90) 참조). 그 다음, 다음 단계를 포함하는 시퀀스를 반복한다.
가. 도움 변수 i와 W를 비교한다. i가 W 이상일 때 반복을 중단한다(선택 박스(91) 참조).
나. (tint[(i + δ) modulo W] + △ut) modulo Cframe을 tint1[i]에 기억한다(박스(92) 참조).
다. tint1[i]를 tint1[0]와 비교한다(박스(93) 참조). tint1[i]가 tint1[0]보다 작으면, Cframe을 tint1[i]에 가산한다(박스(94) 참조).
라. 1을 도움 변수 i에 가산한다(박스(95) 참조).
5. 변수 first_frame_start의 값을 결정한다. 이러한 값은 기준 값(base value) 또는 프레임 값(frame value)이라 불리며, TSFI가 고려되지 않을 경우 발신 타임 슬롯으로의 사용자 데이터의 판독이 실행될 가장 초기에 가능한 프레임을 나타낸다. 변수 first_frame_start의 값은 0 또는 Cframe이다. 도 9를 참조하여, 도움 변수 i를 0으로 설정한다(박스(100) 참조). 그 다음, 다음 단계를 포함하는 시퀀스를 반복한다.
가. 도움 변수 i와 W를 비교한다. i가 W보다 클 경우, 반복을 중단하고(선택 박스(101) 참조), 변수 first_frame_start를 Cframe으로 설정한다(박스(102) 참조).
나. tint1[i]와 tout[i]를 비교한다(선택 박스(103) 참조). tint1[i]가 tout[i]보다 크지 않으면, 변수 first_frame_start를 영(零)의 값으로 설정한다(박스(104)에서 참조).
다. 1을 도움 변수 i에 가산한다(박스(105)).
6. 어느 타임 슬롯이 결정된 베이스 값(프레임 값)으로 표시된 프레임에 대해 후속하는 프레임과 관련되는지를 결정한다. 이러한 방법으로, 특정 발신 타임 슬롯 수에 속하는 사용자 데이터가 추가 프레임만큼 지연되어야 하는지 여부가 결정된다. 도 10을 참조하여, 도움 변수 i를 0으로 설정하고(박스(110) 참조), 변수 B_none_in_second_frame을 값 TRUE로 설정한다(박스(111) 참조). 그 다음, 다음 단계를 포함하는 시퀀스를 반복한다.
가. 도움 변수 i와 W를 비교한다. i가 W보다 클 때 반복을 중단한다(선택 박스(112) 참조).
나. tint1[i]와 (tout[i] + first_frame_start)를 비교한다(선택 박스(113) 참조). tint1[i]가 (tout[i] + first_frame_start)보다 크면, 변수 B_none_in_second_frame을 값 FALSE로 설정한 다음, 반복을 중단한다(박스(114) 참조).
다. 1을 도움 변수 i에 가산한다(박스(115) 참조).
7. 지연 값 DELAY/NO_DELAY의 형태인 제어 정보를 결정하여 이 값을 제어 메모리(23)내의 기억 위치(47.n)에 기록한다. 도 11을 참조하여, 도움 변수 i를 0으로 설정한다(박스(120) 참조). 그 다음, 다음 단계를 포함하는 시퀀스를 반복한다.
가. 도움 변수 i와 W를 비교한다. i가 W보다 클 때 반복을 중단한다(선택 박스(121) 참조).
나. tint1[i]와 (tout[i] + first_frame_start)를 비교한다(박스(122) 참조). tint1[i]가 (tout[i] + first_frame_start)보다 크지 않고, 변수 B_none_in_second_frame이 값 FALSE를 갖게 되면, 기억 위치(47.n)에 값 DELAY를 기억하며, 여기서 n = tint[(i +δ) modulo W]이다(박스(123) 참조). DELAY는 사용자 데이터가 발신 타임 스위치 스테이지(6.n)내에서 추가 프레임만큼 지연되는 것을 나타내며, 즉 DELAY = 1이다. tint1[i]가 (tout[i] + first_frame_start)보다 크거나, 또는 변수 B_none_in_second_frame이 값 TRUE를 갖게 되면, 기억 위치(47.n)에 값 NO_DELAY를 기억하며, 여기서 n = tint[(i +δ) modulo W]이다(박스(124) 참조). NO_DELAY는 사용자 데이터가 출력 타임 스위치 스테이지(47.n)에서 추가 프레임만큼 지연되지 않는다는 것을 나타낸다. 즉 NO_DELAY = 0 이다.
다. 1을 도움 변수 i에 가산한다(박스(125) 참조).
바람직하게도, 알고리즘은 마이크로프로세서와 같은 프로세서내에서 실행하는 소프트웨어로 구현된다. 이러한 마이크로프로세서(도시되지 않음)는 예컨대 제어 시스템에 배치한다. 알고리즘에 관한 상기 설명은 C++과 같은 프로그래밍 언어의 대응하는 프로그래밍 코드가 용이하게 구현하도록 하기 위한 것이다.
이하에서는, 시퀀스 및 프레임 완전성이 스위치를 통해 유지되도록 광대역 접속을 위한 TST-스위치를 구성하는 방법의 본 발명에 따른 실시예가 설명된다. 3 채널의 광대역 접속을 고려한다. 따라서, W = 3이다. 프레임 Cframe내의 타임 슬롯의 전체 수는 512이다. 제어 시스템(2)은 착신 타임 슬롯 tin={15, 243, 372}에서 발신 타임 슬롯 tout={36, 167, 221}까지 3 채널 광대역 접속을 확립하기 위한 요청을 수신한다. 데이터 스위칭을 위한 아이들(idle) 내부 타임 슬롯은 tint={183, 327, 378}이다. 착신 타임 슬롯에 대한 프레임 및 내부 타임 슬롯에 대한 프레임 사이의 위상 차는 △in=13이다. 내부 타임 슬롯에 대한 프레임 및 발신 타임 슬롯에 대한 프레임 사이의 위상 차는 △ut=-276이다.
도 12는 착신 타임 슬롯내의 사용자 데이터가 이러한 예에 따라 내부 타임 슬롯 및 발신 타임 슬롯으로 어떻게 분산되는지를 개략적으로 나타낸 착신 타임 슬롯의 프레임, 내부 타임 슬롯의 프레임 및 발신 타임 슬롯의 프레임의 다이어그램이다. 위상 차 △in=13 및 △ut=-276은 점선으로 표시된다. 타임 슬롯 수(15, 243, 372)는 입력 프레임내의 위치를 나타내는 반면, X:s의 위치는 타임 슬롯이 시간 축(time axis) tint과 관련하여 도달할 시의 시간 사례(time instance)를 나타낸다. 타임 슬롯 수(36, 167, 221)는 출력 프레임내의 위치를 나타내는 반면, X:s의 위치는 시간 축 tint에 대한 출력 프레임으로의 판독을 위한 시간 사례를 나타낸다.
제어 시스템(2)내의 프로세서는 상기에 주어진 입력 파라미터의 값으로부터 개시하는 본 발명에 따른 알고리즘을 실행한다.
1. 착신 타임 슬롯 수는 도 5의 흐름도에 따라 내부 프레임에 대해 정규화된다. 정규화된 착신 타임 슬롯 수의 도움 벡터 tin0는 이 때 {28, 256, 385}가 된다.
2. 오프셋-변수 δ의 값은 도 6의 흐름도에 따라 결정된다. 오프셋-값은 이 때 δ=1이 된다.
3. 각각 제어 메모리(21 및 23)내의 기억 위치(45.n 및 46.n ) 형태인 분산 정보는 도 7a의 흐름도에 따라 결정된다. 그 결과, 제어 정보 {372, 15, 243}는 제어 메모리(21)내의 위치 45.{183, 327, 378}에 배치되고, 제어 정보 {221, 36, 167}는 제어 메모리(23)내의 위치 46.{183, 327, 378}에 배치된다. δ=1이므로, 착신 타임 슬롯 수 및 발신 타임 슬롯 수는 각 제어 메모리내에서 한 위치(one position)만큼 이동된다. 예컨대, 착신 타임 슬롯 수 15는 45.183 대신에 45.327 위치에, 착신 타임 슬롯 수 243는 45.327 대신에 45.378 위치에, 착신 타임 슬롯 수 372는 45.378 대신에 45.183(+512) 위치에 있게 된다.
4. 내부 타임 슬롯 수는 도 8의 흐름도에 따라 오프셋-변수를 고려하여 출력 프레임에 대해 정규화된다. 정규화된 내부 타임 슬롯 수의 도움 벡터 tint1는 이 때 {51, 102, 419}이 된다.
5. 기준 값 변수 first_frame_start는 도 9의 흐름도에 따라 결정된다. 이러한 기준 값 변수의 값은 프레임 완전성 보정 메카니즘을 고려하는 것없이 가장 빠른 착신 타임 슬롯이 스위칭되는 출력 프레임을 나타낸다. 오프셋 값 1을 고려하여 단계 3에서 결정된 분산 정보에 따르면, 착신 타임 슬롯(15)의 데이터는 내부 타임 슬롯(327)으로 스위칭된 다음, 판독을 위해 출력 프레임 B내의 타임 슬롯(36)으로 가장 빠르게 스위칭될 수 있다. 시간에 관해서는, 판독을 위한 상기 데이터를 발신 프레임 A내의 타임 슬롯(36)으로 스위칭되는 것이 불가능하다. 그러나, 사용자 데이터를 착신 타임 슬롯 243으로부터 내부 타임 슬롯 378까지, 및 발신 프레임 A내의 발신 타임 슬롯(167)으로 스위칭하는 것이 가능하다. 이러한 방법으로, first_frame_start는 출력 프레임 A를 나타내는 값 영(零)을 갖는다.
6. 도 10의 흐름도에 따르면, 어느 타임 슬롯이 기준 값 영(零)에 의해 표시되는 프레임에 관해서 후속하는 프레임에 관련되는지를 결정한다. 다시 말하면, 어느 착신 타임 슬롯이 있는지가 결정되며, 이 데이터는 발신 프레임 B로 스위칭된다. 시간에 관해서, 착신 타임 슬롯(15 및 372)의 데이터는 출력 프레임 B에 스위치되어야 하는 것을 도 12로부터 알 수 있다. 따라서, 변수 B_none_in_second_frame은 값 FALSE를 갖는다.
7. 지연 값의 형태인 제어 정보는 도 11의 흐름도에 따라 제어 메모리(23)내의 위치(47.n)내에서 결정되어 기억된다. 기억 위치(47.183 및 47.327)에는 NO_DELAY가 기억되고, 기억 위치(47.378)에는 DELAY가 기억된다. 실제로, 이것은 내부 타임 슬롯(378)에서 스위칭되는 착신 타임 슬롯 243으로부터의 사용자 데이터가 한 프레임 지연되므로 이러한 데이터가 출력 프레임 A내의 타임 슬롯 167에서 판독되지 않고, 그 대신 출력 프레임 B내의 타임 슬롯 167에서 판독된다는 것을 의미한다.
이러한 방법으로, 스위치는 바람직한 광대역 접속을 위한 스위치를 통해 시퀀스 및 프레임 완전성이 보존되도록 설정된다. 착신 프레임 B내의 착신 타임 슬롯(15, 243, 372)의 데이터는 발신 프레임 B내의 타임 슬롯 36, 167, 221에서 상호 동일한 순서로 판독된다.
위치(45.n 및 46.n)내의 제어 정보는 시퀀스 완전성이 보존되도록 사용자 데이터가 스위칭된다는 것을 확인한다. 위치(46.n 및 47.n)내의 제어 정보는 지연 정보를 생성하는 지연 제어 유닛(26)으로 판독된다. 이러한 지연 정보는 각 내부 타임 슬롯에 대해 출력 타임 스위치 스테이지(6.n)내의 음성 메모리(17)의 제 1 부분(48) 및 제 2 부분(49) 중 어느 하나에 내부 타임 슬롯의 사용자 데이터가 스위칭될 수 있는 것을 제어한다. 이러한 방법으로, 지연 정보는 사용자 데이터가 발신 타임 슬롯의 제 1 가능 프레임에 나타나거나, 추가 프레임만큼 지연되는지를 제어한다.
본 발명의 상술한 실시예는 단지 본 발명의 개념이 어떻게 실현될 수 있는 지에 대한 예이고, 본 발명은 이에 한정되는 않는다. 본 발명의 정신과 기본 원리에서 벗어나지 않고 여기에 설명된 것과 다른 특정한 형태로 본 발명을 실시하는 것이 가능하다.
예컨대, 타임 슬롯 카운터 회로(28)는 도 3의 출력(29, 30 및 31)에서 출력되는 카운터 값 및 위상 값 각각을 많든 적든 직접적으로 생성하는 3개의 분리 카운터에 의해 실현될 수 있다.
주어진 알고리즘은 나타낸 것과 다른 하드웨어 구성으로 사용될 수 있도록 수정될 수 있다.
본 발명의 범위는 첨부된 특허 청구의 내용에 의해 정의되며, 이에 설명되고 청구된 기본 원리를 유지하는 다른 변형 및 개선은 본 발명의 범위내에서 가능하다.

Claims (35)

  1. 접속에 속하는 사용자 데이터를 제 1 타임 슬롯 및 제 2 타임 슬롯 사이에서 스위칭하는 타임 스위치 스테이지로서, 상기 사용자 데이터를 기억하기 위한 음성 메모리(17), 및 상기 스위칭을 제어하는 제어 정보를 기억하기 위한 제어 메모리(23)를 포함하며, 상기 제 1 타임 슬롯 및 제 2 타임 슬롯은 각각의 프레임내에 배치되는 타임 스위치 스테이지에 있어서,
    상기 음성 메모리(17)는 제 1 부분(48) 및 제 2 부분(49)을 포함하며, 상기 부분의 각각은 상기 음성 메모리(17)의 상기 제 1 부분(48) 및 상기 제 2 부분(49)이 제 2 타임 슬롯의 각 프레임에 대응하도록 프레임내의 타임 슬롯의 수에 숫적으로 대응하는 기억 위치를 가지며;
    상기 타임 스위치 스테이지는 상기 제어 메모리(23)내의 최소한 상기 제어 정보를 토대로 지연 정보를 생성하는 지연 제어 유닛(26)을 더 포함하며, 상기 지연 정보는 각각의 제 1 타임 슬롯에 대해 상기 음성 메모리(17)의 상기 제 1 부분(48) 및 상기 제 2 부분(49) 중 어느 하나에 제 1 타임 슬롯내의 사용자 데이터가 스위칭될 수 있는 것을 제어하는 것을 특징으로 하는 타임 스위치 스테이지.
  2. 제 1 항에 있어서,
    상기 제 1 타임 슬롯은 상기 스위치 스테이지에 도달하는 타임 슬롯에 대응하고, 상기 제 2 타임 슬롯은 상기 스위치 스테이지로부터 출력되는 타임 슬롯에 대응하는 것을 특징으로 하는 타임 스위치 스테이지.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 타임 스위치 스테이지는 카운터 정보를 생성하기 위한 타임 슬롯 카운터 회로(28)를 더 포함하고, 상기 지연 정보는 상기 제어 메모리(23)내의 상기 제어 정보, 및 상기 타임 슬롯 카운터 회로(28)로부터의 상기 카운터 정보의 결정된 부분으로부터 생성되는 것을 특징으로 하는 타임 스위치 스테이지.
  4. 제 1 항에 있어서,
    상기 음성 메모리(17)의 일부분은 제 2 타임 슬롯의 제 1 프레임에 대응하고, 상기 음성 메모리(17)의 다른 부분은 제 2 타임 슬롯의 후속하는 제 2 프레임에 대응하는 것을 특징으로 하는 타임 스위치 스테이지.
  5. 제 4 항에 있어서,
    상기 제어 메모리(23)내의 상기 제어 정보는 각각의 제 1 타임 슬롯에 대해 상기 제 1 프레임 및 상기 제 2 프레임 중 어느 하나의 프레임내의 어느 제 2 타임 슬롯에 제 1 타임 슬롯내의 사용자 데이터가 스위칭될 수 있는 것을 나타내는 제 1 제어 데이터, 및 제 1 타임 슬롯내의 사용자 데이터가 제 2 타임 슬롯의 상기 제 1 프레임으로 스위칭되거나 또는 한 프레임 지연되는지를 나타내는 제 2 제어 데이터를 포함하는 것을 특징으로 하는 타임 스위치 스테이지.
  6. 제 3 항에 있어서,
    상기 타임 슬롯 카운터 회로(28)는,
    두 프레임내의 타임 슬롯의 수에 숫적으로 대응하는 제 1 카운터 값을 카운터 시퀀스내에서 생성하는 카운터(32), 및
    상기 제 2 타임 슬롯에 대한 프레임 및 상기 제 1 타임 슬롯에 대한 프레임 사이의 위상 차를 나타내는 거리만큼 상기 제 1 카운터 값에 대해 위상 시프트되는 제 2 카운터 값을 생성하는 제 1 위상 시프트 수단(35)을 포함하며, 상기 타임 슬롯 카운터 회로(28)로부터 상기 카운터 정보의 상기 결정된 부분은 하나 이상의 상기 제 2 카운터 값을 포함하는 것을 특징으로 하는 타임 스위치 스테이지.
  7. 제 5 항에 있어서,
    상기 타임 스위치 스테이지는 상기 제 1 제어 데이터 및 상기 지연 정보에 응답하여 제 1 타임 슬롯으로부터의 사용자 데이터가 기억되는 상기 음성 메모리(17)내의 기억 위치(44.n)를 어드레싱하는 제 1 어드레싱 수단(16)을 포함하는 것을 특징으로 하는 타임 스위치 스테이지.
  8. 제 5 항에 있어서,
    각각의 제 2 제어 데이터는 지연 표시 비트를 포함하는 것을 특징으로 하는 타임 스위치 스테이지.
  9. 제 5 항에 있어서,
    상기 타임 스위치 스테이지는 상기 타임 슬롯 카운터 회로(28)를 더 포함하고,
    상기 타임 슬롯 카운터 회로(28)는
    두 프레임내의 타임 슬롯의 수에 숫적으로 대응하는 제 1 카운터 값을 카운터 시퀀스내에서 생성하는 카운터(32); 및
    상기 제 2 타임 슬롯에 대한 프레임 및 상기 제 1 타임 슬롯에 대한 프레임 사이의 위상 차를 나타내는 거리만큼 상기 제 1 카운터 값에 대해 위상 시프트되는 제 2 카운터 값을 생성하는 제 1 위상 시프트 수단(35)을 포함하며,
    상기 지연 제어 유닛(26)은 상기 제어 메모리(23) 및 상기 제 2 카운터 값으로부터 제어 정보, 제 1 제어 데이터 및 제 2 제어 데이터에 응답하고,
    제 1 비교 결과를 생성하기 위해 제 1 제어 데이터 및 제 2 카운터 값의 표시를 비교하는 제 1 비교기(37);
    제 2 비교 결과를 생성하기 위해 제 2 카운터 값 및 프레임내의 타임 슬롯의 수를 비교하는 제 2 비교기(41);
    상기 제 1 비교 결과 및 상기 제 2 비교 결과 사이에서 제 1 XOR-연산을 실행하는 제 1 XOR-게이트(42); 및
    상기 지연 정보를 생성하기 위해 상기 제 1 XOR-연산 결과 및 제 2 제어 데이터 사이에서 XOR-연산을 실행하는 제 2 XOR-게이트(38)를 포함하는 것을 특징으로 하는 타임 스위치 스테이지.
  10. 제 9 항에 있어서,
    상기 제 2 카운터 값의 상기 표시는 제 2 타임 슬롯에 대응하는 것을 특징으로 하는 타임 스위치 스테이지.
  11. 제 6 항에 있어서,
    상기 타임 슬롯 카운터 회로(28)는 상기 제 1 카운터 값에 응답하여 프레임내의 타임 슬롯의 수와 숫적으로 동일한 판독 카운터 값의 시퀀스를 주기적으로 생성하는 수단(34)을 더 포함하며, 상기 수단(34)으로부터의 상기 판독 카운터 값은 상기 제어 메모리(23)로부터의 상기 제어 정보를 판독하기 위해 제 2 어드레싱 수단(24)을 제어하는 것을 특징으로 하는 타임 스위치 스테이지.
  12. 제 6 항에 있어서,
    상기 음성 메모리(17)내의 사용자 데이터의 판독은 상기 제 2 카운터 값에 의존하는 고정된 시퀀스에 따라 각각의 제 2 타임 슬롯당 하나의 기억 위치에서 주기적으로 실행되어 각각의 기억 위치가 제 2 프레임마다 주어진 제 2 타임 슬롯을 나타내는 것을 특징으로 하는 타임 스위치 스테이지.
  13. 접속에 속하고 프레임내의 다수의 착신 타임 슬롯에 나타나는 사용자 데이터에 응답하여 상기 사용자 데이터를 내부 타임 슬롯에 배치하는 착신 타임 스위치 스테이지(5.n);
    상기 내부 타임 슬롯을 취급하는 중간 스페이스 스위치 스테이지(8);
    상기 내부 타임 슬롯의 사용자 데이터를 발신 타임 슬롯내에 배치시키는 발신 타임 스위치 스테이지(6.n)를 포함하며;
    상기 착신 타임 스위치 스테이지(5.n) 및 상기 출력 타임 스위치 스테이지(6.n) 각각은 사용자 데이터를 기억하기 위한 음성 메모리(14 및 17), 및 상기 타임 슬롯 사이에서 상기 사용자 데이터의 스위칭을 제어하는 제어 정보를 기억하기 위한 제어 메모리(21 및 23)를 포함하는 스위치 구조에 있어서,
    상기 출력 타임 스위치 스테이지(6.n)내의 상기 음성 메모리(17)는 제 1 부분(48) 및 제 2 부분(49)을 포함하며, 상기 부분의 각각은 상기 음성 메모리(17)의 상기 제 1 부분(48) 및 상기 제 2 부분(49)이 발신 타임 슬롯의 각 프레임에 대응하도록 프레임내의 타임 슬롯의 수에 숫적으로 대응하는 기억 위치를 가지며;
    상기 스위치 구조는 상기 출력 타임 스위치 스테이지(6.n)의 상기 제어 메모리(23)내의 최소한의 제어 정보를 토대로 지연 정보를 생성시키는 지연 제어 유닛(26)을 더 포함하며, 상기 지연 정보는 각 내부 타임 슬롯에 대해 상기 출력 타임 스위치 스테이지(6.n)내의 상기 음성 메모리(17)의 상기 제 1 부분(48) 및 상기 제 2 부분(49)의 어느 하나에 내부 타임 슬롯내의 사용자 데이터가 스위칭될 수 있는 것을 제어하는 것을 특징으로 하는 스위치 구조.
  14. 제 13 항에 있어서,
    상기 스위치 구조는
    상기 제어 정보를 제공하는 제어 시스템(2); 및
    카운터 정보를 생성하는 타임 슬롯 카운터 회로(28)를 더 포함하며,
    상기 지연 정보는 상기 발신 타임 스위치 스테이지(6.n)의 상기 제어 메모리(23)내의 상기 제어 정보, 및 상기 타임 슬롯 카운터 회로(28)로부터의 상기 카운터 정보의 제 1 결정된 부분으로부터 생성되는 것을 특징으로 하는 스위치 구조.
  15. 제 13 항에 있어서,
    상기 출력 타임 스위치 스테이지(6.n)의 상기 제어 메모리(23)내의 상기 제어 정보는 각 내부 타임 슬롯에 대해 프레임내의 어느 발신 타임 슬롯에 내부 타임 슬롯내의 사용자 데이터가 스위칭될 수 있는 것을 나타내는 제 1 제어 데이터, 및 내부 타임 슬롯내의 사용자 데이터가 제 1 프레임에 스위칭되는지, 또는 발신 타임 슬롯의 제 2 프레임으로 지연되는지를 나타내는 제 2 제어 데이터를 포함하는 것을 특징으로 하는 스위치 구조.
  16. 제 14 항에 있어서,
    상기 타임 슬롯 카운터 회로(28)는
    두 프레임내의 타임 슬롯의 수에 숫적으로 대응하는 제 1 카운터 값을 카운터 시퀀스내에서 생성하는 카운터(32); 및
    상기 발신 타임 슬롯에 대한 프레임 및 상기 내부 타임 슬롯에 대한 프레임 사이의 위상 차를 나타내는 거리만큼 상기 제 1 카운터 값에 대해 위상 시프트되는 제 2 카운터 값을 생성하는 제 1 위상 시프트 수단(35)을 포함하며, 상기 타임 슬롯 카운터 회로(28)로부터의 상기 카운터 정보의 상기 제 1 결정된 부분은 상기 제 2 카운터 값을 포함하는 것을 특징으로 하는 스위치 구조.
  17. 제 15 항에 있어서,
    상기 스위치 구조는 상기 제 1 제어 데이터 및 상기 지연 정보에 응답하여 내부 타임 슬롯으로부터의 사용자 데이터가 기억되는 상기 음성 메모리(17)내의 기억 위치(44.n)를 어드레싱하는 제 1 어드레싱 수단(16)을 포함하는 것을 특징으로 하는 스위치 구조.
  18. 제 15 항에 있어서,
    각각의 제 2 제어 데이터는 지연 표시 비트를 포함하는 것을 특징으로 하는 스위치 구조.
  19. 제 15 항에 있어서,
    상기 스위치 구조는 상기 타임 슬롯 카운터 회로(28)를 더 포함하고;
    상기 타임 슬롯 카운터 회로(28)는
    두 프레임내의 타임 슬롯의 수에 숫적으로 대응하는 제 1 카운터 값을 카운터 시퀀스내에서 생성하는 카운터(32); 및
    상기 발신 타임 슬롯에 대한 프레임 및 상기 내부 타임 슬롯에 대한 프레임 사이의 위상 차를 나타내는 거리만큼 상기 제 1 카운터 값에 대해 위상 시프트되는 제 2 카운터 값을 생성하는 제 1 위상 시프트 수단(35)을 포함하며;
    상기 지연 제어 유닛(26)은 상기 출력 타임 스위치 스테이지(6.n)의 상기 제어 메모리(23) 및 상기 제 2 카운터 값으로부터 상기 제 1 제어 데이터 및 제 2 제어 데이터의 형태의 제어 정보에 응답하고,
    제 1 비교 결과를 생성하기 위해 제 1 제어 데이터 및 제 2 카운터 값의 표시를 비교하는 제 1 비교기(37);
    제 2 비교 결과를 생성하기 위해 제 2 카운터 값 및 프레임내의 타임 슬롯의 수를 비교하는 제 2 비교기(41);
    상기 제 1 비교 결과 및 상기 제 2 비교 결과 사이에서 제 1 XOR-연산을 실행하는 제 1 XOR-게이트(42); 및
    상기 지연 정보를 생성하기 위해 상기 제 1 XOR-연산 결과 및 제 2 제어 데이터 사이에서 XOR-연산을 실행하는 제 2 XOR-게이트(38)를 포함하는 것을 특징으로 하는 스위치 구조.
  20. 제 19 항에 있어서,
    상기 제 2 카운터 값의 상기 표시는 제 2 타임 슬롯에 대응하는 것을 특징으로 하는 스위치 구조.
  21. 제 16 항에 있어서,
    상기 타임 슬롯 카운터 회로(28)는 상기 제 1 카운터 값에 응답하여 프레임내의 타임 슬롯의 수와 숫적으로 동일한 판독 카운터 값의 시퀀스를 주기적으로 생성하는 수단(34)을 더 포함하며, 상기 수단(34)으로부터의 상기 판독 카운터 값은 상기 발신 타임 스위치 스테이지(6.n)의 상기 제어 메모리(23)로부터의 상기 제어 정보를 판독하기 위해 제 2 어드레싱 수단(24)을 제어하는 것을 특징으로 하는 스위치 구조.
  22. 제 16 항에 있어서,
    상기 발신 타임 스위치 스테이지(6.n)의 상기 음성 메모리(17)내의 사용자 데이터의 판독은 상기 제 2 카운터 값에 의존하는 고정된 시퀀스에 따라 각각의 제 2 타임 슬롯당 하나의 기억 위치에서 주기적으로 각각의 기억 위치가 제 2 프레임마다 주어진 발신 타임 슬롯을 나타내는 것을 특징으로 하는 스위치 구조.
  23. 접속에 속하는 사용자 데이터를 제 1 타임 슬롯 및 제 2 타임 슬롯 간에 스위칭하기 위한 타임 스위치 스테이지로서, 상기 사용자 데이터를 기억하기 위한 음성 메모리(14), 및 상기 스위칭을 제어하는 제어 정보를 기억하기 위한 제어 메모리(21)를 포함하며, 상기 제 1 타임 슬롯 및 제 2 타임 슬롯은 각각의 프레임내에 배치되는 타임 스위치 스테이지에 있어서,
    상기 음성 메모리(14)는 제 1 부분(48) 및 제 2 부분(49)을 포함하며, 상기 부분의 각각은 상기 제 1 부분(48) 및 상기 제 2 부분(49)이 제 2 타임 슬롯의 각 프레임에 대응하도록 프레임내의 타임 슬롯의 수에 숫적으로 대응하는 기억 위치를 가지며;
    상기 타임 스위치 스테이지는 상기 제어 메모리(21)내의 최소한의 상기 제어 정보를 토대로 지연 정보를 생성하는 지연 제어 유닛(26)을 더 포함하며, 상기 지연 정보는 각 제 2 타임 슬롯에 대해 상기 음성 메모리(14)의 상기 제 1 부분(48) 및 상기 제 2 부분(49) 중 어느 하나로부터 사용자 데이터가 제 2 타임 슬롯에 스위칭될 수 있는 것을 제어하는 것을 특징으로 하는 타임 스위치 스테이지.
  24. 제 23 항에 있어서,
    상기 타임 스위치 스테이지는 카운터 정보를 생성하기 위한 타임 슬롯 카운터 회로(28)를 더 포함하고, 상기 지연 정보는 상기 제어 메모리(23)내의 상기 제어 정보, 및 상기 타임 슬롯 카운터 회로(28)로부터의 상기 카운터 정보의 결정된 부분으로부터 생성되는 것을 특징으로 하는 타임 스위치 스테이지.
  25. 제 23 항에 있어서,
    상기 제 1 타임 슬롯은 상기 스위치 스테이지에 도달하는 타임 슬롯에 대응하고, 상기 제 2 타임 슬롯은 상기 스위치 스테이지로부터 출력되는 타임 슬롯에 대응하는 것을 특징으로 하는 타임 스위치 스테이지.
  26. 제 23 항 또는 제 24 항에 있어서,
    상기 음성 메모리(14)의 일부분은 제 2 타임 슬롯의 제 1 프레임에 대응하고, 상기 음성 메모리(14)의 다른 부분은 제 2 타임 슬롯의 후속하는 제 2 프레임에 대응하는 것을 특징으로 하는 타임 스위치 스테이지.
  27. 제 23 항 또는 제 24 항에 있어서,
    상기 제어 메모리(21)내의 상기 제어 정보는 각각의 제 2 타임 슬롯에 대해 상기 음성 메모리(14)의 상기 제 1 부분(48) 및 상기 제 2 부분(49)의 어느 하나의 기억 위치로부터 사용자 데이터가 제 2 타임 슬롯에 스위칭될 수 있는 것을 나타내는 제 1 제어 데이터, 및 이러한 사용자 데이터가 상기 음성 메모리(14)의 상기 제 1 부분(48) 또는 상기 제 2 부분(49)로부터 스위칭되는지를 나타내는 제 2 제어 데이터를 포함하는 것을 특징으로 하는 타임 스위치 스테이지.
  28. 제 24 항에 있어서,
    상기 타임 슬롯 카운터 회로(28)는,
    두 프레임내의 타임 슬롯의 수에 숫적으로 대응하는 제 1 카운터 값을 카운터 시퀀스내에서 생성하는 카운터(32), 및
    상기 제 2 타임 슬롯에 대한 프레임 및 상기 제 1 타임 슬롯에 대한 프레임 사이의 위상 차를 나타내는 거리만큼 상기 제 1 카운터 값에 대해 위상 시프트되는 제 2 카운터 값을 생성하는 제 1 위상 시프트 수단(35)을 포함하며, 상기 타임 슬롯 카운터 회로(28)로부터의 상기 카운터 정보의 상기 결정된 부분은 상기 제 2 카운터 값을 포함하는 것을 특징으로 하는 타임 스위치 스테이지.
  29. 제 27 항에 있어서,
    상기 타임 스위치 스테이지는 상기 타임 슬롯 카운터 회로(28)를 더 포함하고;
    상기 타임 슬롯 카운터 회로(28)는,
    두 프레임내의 타임 슬롯의 수에 숫적으로 대응하는 제 1 카운터 값을 카운터 시퀀스내에서 생성하는 카운터(32); 및
    상기 제 2 타임 슬롯에 대한 프레임 및 상기 제 1 타임 슬롯에 대한 프레임 사이의 위상 차를 나타내는 거리만큼 상기 제 1 카운터 값에 대해 위상 시프트되는 제 2 카운터 값을 생성하는 제 1 위상 시프트 수단(35)을 포함하며;
    상기 지연 제어 유닛(26)은 상기 제어 메모리(21) 및 상기 제 2 카운터 값으로부터 제어 정보, 제 1 제어 데이터 및 제 2 제어 데이터에 응답하고,
    제 1 비교 결과를 생성하기 위해 제 1 제어 데이터 및 제 2 카운터 값의 표시를 비교하는 제 1 비교기(37);
    제 2 비교 결과를 생성하기 위해 제 2 카운터 값 및 프레임내의 타임 슬롯의 수를 비교하는 제 2 비교기(41);
    상기 제 1 비교 결과 및 상기 제 2 비교 결과 사이에서 제 1 XOR-연산을 실행하는 제 1 XOR-게이트(42); 및
    상기 지연 정보를 생성하기 위해 상기 제 1 XOR-연산 결과 및 제 2 제어 데이터 사이에서 XOR-연산을 실행하는 제 2 XOR-게이트(38)를 포함하는 것을 특징으로 하는 타임 스위치 스테이지.
  30. 접속에 속하고 프레임내의 다수의 착신 타임 슬롯에 나타나는 사용자 데이터에 응답하여 상기 사용자 데이터를 내부 타임 슬롯에 배치하는 착신 타임 스위치 스테이지(5.n);
    상기 내부 타임 슬롯을 취급하는 중간 스페이스 스위치 스테이지(8); 및
    상기 내부 타임 슬롯의 사용자 데이터를 발신 타임 슬롯내에 배치시키는 출력 타임 스위치 스테이지(6.n)를 포함하며;
    상기 착신 타임 스위치 스테이지(5.n) 및 상기 출력 타임 스위치 스테이지(6.n) 각각은 사용자 데이터를 기억하기 위한 음성 메모리(14/17) 및 제어 정보를 기억하기 위한 제어 메모리(21/23)를 포함하는 스위치 구조에 있어서,
    상기 착신 타임 스위치 스테이지(5.n)내의 상기 음성 메모리(14)는 제 1 부분(48) 및 제 2 부분(49)을 포함하며, 상기 부분의 각각은 상기 제 1 부분(48) 및 상기 제 2 부분(49)이 내부 타임 슬롯의 각각의 프레임에 대응하도록 프레임내의 타임 슬롯의 수에 숫적으로 대응하는 기억 위치를 가지며;
    상기 스위치 구조는 상기 착신 타임 스위치 스테이지(5.n)의 상기 제어 메모리(21)내의 최소한의 상기 제어 정보를 토대로 지연 정보를 생성하는 지연 제어 유닛(26)을 더 포함하며, 상기 지연 정보는 각 내부 타임 슬롯에 대해 상기 착신 타임 스위치 스테이지(5.n)내의 상기 음성 메모리(14)의 상기 제 1 부분(48) 및 상기 제 2 부분(49)의 어느 하나로부터 사용자 데이터가 내부 타임 슬롯에 스위칭될 수 있는 것을 제어하는 것을 특징으로 하는 스위치 구조.
  31. 제 30 항에 있어서,
    상기 스위치 구조는
    상기 제어 정보를 제공하는 제어 시스템(2); 및
    카운터 정보를 생성하는 타임 슬롯 카운터 회로(28)를 더 포함하며,
    상기 지연 정보는 상기 착신 타임 스위치 스테이지(5.n)의 상기 제어 메모리(21)내의 상기 제어 정보, 및 상기 타임 슬롯 카운터 회로(28)로부터의 상기 카운터 정보의 제 1 결정된 부분을 토대로 생성되는 것을 특징으로 하는 스위치 구조.
  32. 제 30 항에 있어서,
    상기 착신 타임 스위치 스테이지(5.n)의 상기 제어 메모리(21)내의 상기 제어 정보는 각 내부 타임 슬롯에 대해 상기 음성 메모리(14)의 상기 제 1 부분(48) 및 상기 제 2 부분(49) 중 어느 하나의 기억 위치로부터 사용자 데이터가 내부 타임 슬롯에 스위칭되는 것을 나타내는 제 1 제어 데이터, 및 상기 사용자 데이터가 상기 음성 메모리(14)내의 상기 제 1 부분(48)으로부터 스위칭되는지 또는 상기 제 2 부분(49)으로부터 스위칭되는지를 나타내는 제 2 제어 데이터를 포함하는 것을 특징으로 하는 스위치 구조.
  33. 제 31 항에 있어서,
    상기 타임 슬롯 카운터 회로(28)는,
    두 프레임내의 타임 슬롯의 수에 숫적으로 대응하는 제 1 카운터 값을 카운터 시퀀스내에서 생성하는 카운터(32); 및
    상기 내부 타임 슬롯에 대한 프레임 및 상기 착신 타임 슬롯에 대한 프레임 사이의 위상 차를 나타내는 거리만큼 상기 제 1 카운터 값에 대해 위상 시프트되는 제 2 카운터 값을 생성하는 제 1 위상 시프트 수단(35)을 포함하며, 상기 타임 슬롯 카운터 회로(28)로부터의 상기 카운터 정보의 상기 제 1 결정된 부분은 상기 제 2 카운터 값을 포함하는 것을 특징으로 하는 스위치 구조.
  34. 제 32 항에 있어서,
    상기 스위치 구조는 상기 타임 슬롯 카운터 회로(28)를 더 포함하고;
    상기 타임 슬롯 카운터 회로(28)는,
    두 프레임내의 타임 슬롯의 수에 숫적으로 대응하는 제 1 카운터 값을 카운터 시퀀스내에서 생성하는 카운터(32); 및
    상기 내부 타임 슬롯에 대한 프레임 및 상기 착신 타임 슬롯에 대한 프레임 사이의 위상 차를 나타내는 거리만큼 상기 제 1 카운터 값에 대해 위상 시프트되는 제 2 카운터 값을 생성하는 제 1 위상 시프트 수단(35)을 포함하며;
    상기 지연 제어 유닛(26)은 상기 착신 타임 스위치 스테이지(5.n)의 상기 제어 메모리(21) 및 상기 제 2 카운터 값으로부터 상기 제 1 제어 데이터 및 상기 제 2 제어 데이터 형태의 제어 정보에 응답하고,
    제 1 비교 결과를 생성하기 위해 제 1 제어 데이터 및 제 2 카운터 값의 표시를 비교하는 제 1 비교기(37);
    제 2 비교 결과를 생성하기 위해 제 2 카운터 값 및 프레임내의 타임 슬롯의 수를 비교하는 제 2 비교기(41);
    상기 제 1 비교 결과 및 상기 제 2 비교 결과 사이에서 제 1 XOR-연산을 실행하는 제 1 XOR-게이트(42); 및
    상기 지연 정보를 생성하기 위해 상기 제 1 XOR-연산 결과 및 제 2 제어 데이터 사이의 XOR-연산을 실행하는 제 2 XOR-게이트(38)를 포함하는 것을 특징으로 하는 스위치 구조.
  35. 제 33 항에 있어서,
    상기 입력 스위치 스테이지(5.n)의 상기 음성 메모리(14)내로의 사용자 데이터의 기록은 상기 제 2 카운터 값에 의존하는 고정된 시퀀스에 따라 각 제 2 타임 슬롯 당 하나의 기억 위치에 주기적으로 실행되어 각각의 기억 위치가 제 2 프레임마다 주어진 착신 타임 슬롯을 나타내는 것을 특징으로 하는 스위치 구조.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19961139B4 (de) * 1999-12-17 2004-09-30 Siemens Ag TSSI-Überwachungsvorrichtung sowie dazugehöriges Verfahren
US7315540B2 (en) * 2002-07-31 2008-01-01 Texas Instruments Incorporated Random access memory based space time switch architecture
GB0313986D0 (en) 2003-06-17 2003-07-23 Zarlink Semiconductor Inc Data memory extension for use in double buffered TDM switches
EP1605727A1 (en) * 2004-06-09 2005-12-14 Koninklijke Philips Electronics N.V. Integrated circuit and method for time slot allocation
CN101370313B (zh) * 2007-08-17 2011-05-11 中兴通讯股份有限公司 非对称输入输出端口的上行交换电路及其交换方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE450924B (sv) * 1985-06-20 1987-08-10 Ellemtel Utvecklings Ab Anordning for att uppretta bredbandsforbindelse i veljarnet
US4704716A (en) * 1985-12-31 1987-11-03 American Telephone And Telegraph Company, At&T Bell Laboratories Method and apparatus for establishing a wideband communication facility through a communication network having narrow bandwidth channels
NL8600612A (nl) * 1986-03-10 1987-10-01 At & T & Philips Telecomm Schakelstelsel van het t-type voor breedband schakelstelsel en tijdschakeltrap voor toepassing in een t-trap.
US4858227A (en) * 1987-08-25 1989-08-15 Solid State Systems, Inc. Space and time having multiplexed memories
SE461310B (sv) * 1988-07-12 1990-01-29 Ellemtel Utvecklings Ab Saett och anordning foer att i en digital tidsvaeljare genomkoppla en bredbandsfoerbindelse
JPH0548560A (ja) * 1991-08-16 1993-02-26 Fujitsu Ltd Ｐｃｍ伝送路におけるデータのフレーム遅延補正方式
EP0596651A1 (en) * 1992-11-02 1994-05-11 National Semiconductor Corporation Network for data communication with isochronous capability
US5841771A (en) * 1995-07-07 1998-11-24 Northern Telecom Limited Telecommunications switch apparatus and method for time switching

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