JP2001515670A

JP2001515670A - 時間スイッチ段及びスイッチ

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Publication number: JP2001515670A
Application number: JP53950098A
Authority: JP
Inventors: オルソン，フレドリク; リンドバーグ，ミカエル; ハンソン，ウルフ
Original assignee: テレフオンアクチーボラゲツトエルエムエリクソン（パブル）
Priority date: 1997-03-10
Filing date: 1998-03-02
Publication date: 2001-09-18
Also published as: KR100413055B1; EP0966861B1; ES2255153T3; WO1998041054A1; BR9808002A; EP0966861A1; US6157639A; DE69832781T2; CN1250584A; AU6427098A; SE9700851D0; KR20000076140A; ATE313235T1; DE69832781D1; CA2282419A1; SE9700851L; SE508850C2

Abstract

(57)【要約】本発明は、スイッチ又はスイッチ段を通して広帯域接続をスイッチングする際に、シーケンスの完全さ（ＴＳＳＩ）及びフレームの完全さ（ＴＳＦＩ）を確保することに関する。前記スイッチ内のスイッチ段（６．ｎ）における通話メモリ（１７）は、数において２フレーム内のタイム・スロット数に対応する記憶位置（４４．ｎ）を含むように拡張される。これらの記憶位置は、通話メモリ（１７）に同一サイズの２メモリ部分（４８、４９）に配列される。更に、時間スイッチ段（６．ｎ）に、スイッチ段（６．ｎ）の制御メモリ（２３）内の制御情報と、タイム・スロット・カウンタ回路（２８）からのカウンタ情報の決定部分とに基づいた遅延情報を発生する遅延制御ユニット（２６）が設けられる。この遅延情報は、各タイム・スロットについて、（通話メモリ（１７）が配列されているのは出側段か入側段かに従って）、ユーザ・データは、通話メモリの第１（４８）及び第２の部分（４９）のうちのいずれへ／からスイッチされるべきかを制御する。

Description

【発明の詳細な説明】時間スイッチ段及びスイッチ発明の技術分野本発明は、電気通信システムの一部を形成しているスイッチ及びスイッチ段に関する。特に、本発明は、ディジタル回路-スイッチング・スイッチを通って接続を確立することに関する。発明の背景ディジタル・スイッチを通ってスイッチングされるユーザ・データは、チャネル、いわゆる接続に属する。スイッチでは、スイッチにおけるそれぞれの入力による各接続から発生するユーザ・データは、スイッチにおけるそれぞれの選択可能出力へスイッチングされる。これに対する接続で使用される技術は回路スイッチングである。回路スイッチングにおいて共通のスイッチ構造は、「時空間時間 “ＴｉｍｅＳｐａｃｅＴｉｍｅ”（ＴＳＴ）」と呼ばれている。この構造を有するスイッチでは、複数の時間スイッチ段が空間スイッチ段に接続される。ユーザ・データは、まず入時間スイッチ段、次に空間スイッチ段、最後に出時間スイッチ段を通ってスイッチングされる。ＴＳＴ構造のスイッチを通ってスイッチングされるいくつかの接続からのユーザ・データは、時多重化により多重化される。時多重化では、ユーザ・データが複数のタイム・スロットに配置され、これらは複数のフレームに配列される。ユーザ・データをスイッチによりスイッチングする際は、ユーザ・データが異なる複数のタイム・スロット及び複数のフレーム間で移動される。これは、スイッチの時間スイッチ段において、メモリ、いわゆる通話メモリによりユーザ・データを遅延することにより達成される。通話メモリは、ユーザ・データを記憶するための記憶位置を備えている。各記憶位置は、１タイム・スロットに対応し、ある時間中に、ユーザ・データの１データ・ワード、例えば１バイトを記憶する。通話メモリに加えて、時間スイッチ段は、制御メモリ及びタイム・スロット・カウンタも備えており、これらによって、通話メモリへのユーザ・データの書き込み、及び通話メモリからユーザ・データの読み出しが異なる複数のタイム・スロットにおいて実行される。更に、制御メモリもそれぞれ１タイム・スロットに対応させた複数の記憶位置を備えている。通話メモリと同様に、タイム・スロット・カウンタが制御メモリ内の記億位置を周期的にアドレス指定する。各タイム・スロット用に、制御メモリ内の１記憶位置がアドレス指定されて制御メモリに記憶された制御情報を読み出す。続いて、制御メモリ内の制御情報が通話メモリをアドレス指定して、一方において、入時間スイッチ段からユーザ・データを読み出し、他方において、ユーザ・データを出時間スイッチ段に書き込む。入時間スイッチ段に到着するユーザ・データは、入タイム・スロットにより提供される。空間スイッチ段では、入時間スイッチ段により、ユーザ・データがいわゆる内部タイム・スロットに配置される。出時間スイッチ段から出て行くユーザ・データは、出時間スイッチ段により出タイム・スロットに配置される。空間スイッチ段におけるコンフリクトは、内部タイム・スロットにより防止される。制御情報は、制御システム、例えば電気通信システムの一部であるコンピュータ・プログラム制御された制御システムにより生成される。この制御システムはスイッチに接続されている。制御メモリへの制御情報の書き込みは、制御システムから指令されてスイッチによりユーザ・データのスイッチングに使用されたタイム・スロットに割り当てる。第１の接続形式、いわゆる狭帯域接続では、各フレームの単一入タイム・スロットによりユーザ・データが到着する。ユーザ・データは、異なる狭帯域接続に対して異なった遅延となる。各狭帯域接続のときは、遅延は、そのユーザ・データがどの入タイム・スロットによりスイッチに到着するかにより、またどの内部タイム・スロット及び出タイム・スロットによりその狭帯域接続用ユーザ・データがスイッチによりスイッチングされるかによる。狭帯域接続用の入タイム・スロット、内部タイム・スロット及び出タイム・スロット間の相互的なタイミング関係は、この狭帯域接続に関係するユーザ・データの遅延を決定する。他の接続形式、いわゆる広帯域接続は、各フレームにおいていくつかのタイム・スロットを占有する。広帯域接続に関係するユーザ・データは、個別的ないくつかの狭帯域接続としての意味では、各フレーム内のいくつかの入タイム・スロットにより到着し、かつスイッチによりいくつかの内部タイム・スロット、及びいくつかの出タイム・スロットにスイッチングされる。従って、広帯域接続は、いくつかの狭帯域接続の結合として考えることができる。広帯域接続に関係するユーザ・データは、スイッチのより異なる遅延をもって連続的にいくつかの狭帯域接続にスイッチングされる。この接続での問題は、広帯域接続のためにシーケンスの完全さ、いわゆるタイム・スロット・シーケンスの完全さ（ＴｉｍｅＳｌｏｔＳｅｑｕｅｃｅＩｎｔｅｇｒｉｔｙ：ＴＳＳＩ）、及びフレームの完全さいわゆるタイム・スロット・フレームの完全さ（ＴｉｍｅＳｌｏｔＦｒａｍｅＩｎｔｅｇｒｉｔｙ：ＴＳＦＩ）を得ることにある、即ち一方において、広帯域接続用のユーザ・データを構成しているデータ・ワードがスイッチを通って同一の時間順序を維持していること、また他方において、同一フレーム内の入タイム・スロットにより到着するこれらのデータ・ワードが出タイム・スロットにおいて同一のフレームに配置されることを保証することである。例えばスイッチによりフレームの完全さ（ＴＳＦＩ）が確保されないのであれば、いくつかの電気通信応用におけるユーザ端末は、フレーム解析及びフレーム再生装置を備える必要がある。これはユーザにとって好ましくないコストの増加を意味する。イッチング・ネットワークにおける広帯域接続を確立する構造を開示している。第１のフレームにおいて変更された各タイム・スロットには第１のマーキングが割り当てられ、また第２のフレームにおいて変更された各タイム・スロットには第２のマーキングが割り当てられるように、スイッチング・ネットワークの入力で接続チャネルにより使用されたタイム・スロットのそれぞれの内容に関して連続するフレームにマーキングを行うマーキング装置が開示されている。スイッチング・ネットワークの出力に走査装置が配置されて、チャネルのそれぞれの内容間の可能遅延が決定され得るように、マーキングを検出する。更に走査装置は、そのチャネルにおける遅延等化装置を制御する。この等化装置はスイッチング・ネットワークからのデータ・フロー用に少なくとも２つのパスを備え、第１のパスは遅延のない直接パスであり、第２のパスはデータを１フレーム遅延させるレジスタ形式による遅延メモリを有し、第３のパスはデータを２フレーム遅延させるなどとなる。この走査装置は等化装置内の制御メモリに遅延命令を出し、この制御メモリ内の遅延命令はセレクタを制御し、このセレクタが複数のパスのうちのいずれよりデータが読み出されるべきかを判断する。スウェーデン特許ＳＥ−Ｂ−４６１，３１０号は、ディジタル時間スイッチにより広帯域接続をスイッチングする方法及び装置を説明している。この公報において述べている問題は、いくつかのタイム・スロットが１フレームだけ遅延されるのに対して、他のタイム・スロットは遅延されていないことである。スウェーデン特許公報によると、スイッチ内のプロセッサは、どの出タイム・スロットが１フレームだけ遅延されたとの情報を保持し、またどの出タイム・スロットが遅延されていないとの情報を保持しているのかを判断し、またスイッチ内の制御メモリは、各出タイム・スロットについて、タイム・スロットが遅延されているのか、いないのかを表す１マーキング・ビットを備えている。ディジタル時間スイッチへの入タイム・スロットは、第１の通話メモリに書き込まれる。第１の通話メモリは個別的な付加的通話メモリに接続され、また第１の通話メモリに記憶された入タイム・スロットは１フレームの遅延をもって付加的な通話メモリに転送されて書き込まれる。各クロック・パルス期間中に、第１の通話メモリ内の与えられた記憶位置に記憶された情報は、第１の通話メモリから読み出され、かつ対応する記憶位置の付加的通話メモリに書き込まれ、そこで後続フレームにおける入タイム・スロット内の情報が与えられた記憶位置にある第１の通話メモリへ書き込まれる。従って、付加的な通話メモリは、第１の通話メモリの内容に対して１フレーム遅延された情報を保持することになる。各出タイム・スロットについて、タイム・スロットに対応する情報は、第１の通話メモリ及び付加的通話メモリから読み出されて、マルチプレクサに供給される。このマルチプレクサは制御メモリ内の対応するマーキング・ビットにより制御されており、かつ複数の出タイム・スロットのためにバスを第１の通話メモリか、又は付加的通話メモリに接続する。このようにして、遅延されたタイム・スロット内の情報は、第１の通話メモリから読み出されてバスに転送され、また遅延されていないタイム・スロット内の情報は、付加的な通話メモリから読み出される。スウェーデン特許ＳＥ−Ｂ−４６１，３１０号の解決法は、スイッチにより全ての出タイム・スロットが付加的に１フレームだけ遅延されることを意味する。時間スイッチにより各タイム・スロットに対して２回の書き込み動作及び２回の読み出す動作が必要なので、必要なメモリ・アクセス数がかなり増加する。これは、ディジタル時間スイッチにおける消費電力量を増加させる。読み出しは、広帯域接続に関連づけられた付加的な通話メモリ内の記憶位置からのみ実行される。これは、その特定記憶位置を利用する広帯域接続が実際に確立されるまで、付加的な通話メモリ内の動作不良記憶位置が検出されないことを意味する。従って、これら記憶位置内の情報のパリティ・チェックは、確立された広帯域接続に関連した位置から出バスへの読み出しに連係してのみ実行可能とされるので、付加的な通話メモリの記憶位置を連続的に監視することは不可能である。欧州特許出願第０，５３２，９１４Ａ２号はマルチチャネルＰＣＭスイッチング・システムにおける遅延補正システムに関する。この遅延補正システムによると、スイッチ構造自体内の通話メモリから分離された外部メモリ、及びこの外部メモリに記憶されたデータのうちのいくつかを遅延させる制御ユニットが使用される。外部メモリはスイッチの出力（又は入力）に設けられ、かつスイッチによりスイッチングされたデータは、外部メモリに出力した後に記憶される。制御ユニットは数ビットのフレーム補正情報を発生し、これが複雑な回路に送出される。この回路は、これらのデータがスイッチにより最大に遅延されたデータにより示されたフレーム数だけ遅延されるように、フレーム補正情報に従って外部メモリに記憶されたいくつかのデータを遅延するように、機能している。従って、スイッチからの出フレーム内のデータＮは、これらのデータがフレームＮ＋１、Ｎ＋２又はＮ＋３へ出力されるように、１以上のフレームが遅延され得る。欧州特許出願第０，５３２，９１４Ａ２号の解決法によると、外部メモリも回路もスイッチ構造それ自体には集積化されていない。加えて、付加的な外部メモリは必要とするメモリ・アクセス数を増加させている。その上、これらメモリ・セルは、狭帯域接続に対してではなく、確立された広帯域接続に関する遅延にのみ使用されているので、付加的な外部メモリはメモリ・セルに関して何ら連続的な監視を有しない。ボワーズ（Ｂｏｗｅｒｓ）ほかに対する米国特許第４，７０４，７１６号は、通信ネットワークを通るＴＤＭチャネルの多数のセグメントを備えた広帯域接続を確立する方法及び装置を開示している。特に、与えられたセグメントからタイム・フレーム内で受信した全てのデータが同一の出タイム・フレームにのみ編成されるのを保証するように、入タイム段及び出タイム段に付加的なバッファ・メモリを備えたＴＳＴ形式のスイッチング・ネットワークが提供される。入側段には２つのバッファ・メモリが使用されて、与えられたフレーム期間でこれらバッファ・メモリのうちの１つに、与えられたフレーム内の全てのデータが記憶され、同時に、他のバッファ・メモリ内のデータの読み出しが実行され、また次の期間で、同一のバッファ・メモリから読み出すと同時に、他のバッファ・メモリにデータが記憶される。出側段では、タイム・フレームの読み出し及び書き込みは、スイッチング・ネットワークにおける信号遅延のために一致せず、入タイム段におけるデータと対応させる形式で３つのバッファ・メモリが使用されて、与えられたタイム・フレーム内のデータが同一のタイム・フレームに確保されるのを保証している。この解決法は、入側段及び出側段の両方に余分な遅延をもたらす。付加的な複数のバッファ・メモリが必要とされ、加えて、異なるバッファ・メモリ間での交互的な書き込み及び読み出しは、何らかの方法で管理される必要がある。発明の概要本発明の主な目的は、スイッチ又はスイッチ段を通してのスイッチング接続にシーケンスの完全さ（ＴＳＳＩ）及びフレームの完全さ（ＴＳＦＩ）を得る簡単な方法を見出すことである。更に、本発明の目的は、完全さの必要条件が満たされるように、いくつかのデータを遅延させることを実現することである。この実現は、最小の付加的装置のみを使用するように、スイッチそれ自身に一体化される必要がある。加えて、実現を連続して容易に監視できることが望ましい。本発明の更なる目的は、スイッチを通るユーザ・データの最小遅延により、かつ必要とするメモリ・アクセス数を増加させることなく、シーケンス及びフレームの完全さを得ることである。これらの目的は、添付する請求の範囲に定義したように本発明により達成される。接続、好ましくは、広帯域接続に関係するユーザ・データは、一方において、広帯域接続に割り当てられてスイッチによりユーザ・データをスイッチングする各フレーム内の複数の内部タイム・スロットと、他方において、前記スイッチにより前記ユーザ・データをスイッチングする広帯域接続に割り当てられていた各フレーム内の複数の出タイム・スロットとに分配される。概要的な本発明の概念によると、前記スイッチのスイッチ段における通話メモリは、２フレーム内のタイム・スロット・ナンバーに対応する記憶位置数を含むように数が拡張される。これらの記憶位置は、前記通話メモリに等しい大きさの２メモリ部分に配列される。更に、時間スイッチ段に、前記スイッチ段の制御メモリ内の制御情報とタイム・スロット・カウンタ回路からのカウンタ情報の決定部分とに基づき、遅延情報を発生する遅延制御ユニットが設けられる。この遅延情報は、各タイム・スロットについて、（通話メモリが配列されるのは出側段か、入側段かに従って）、そのユーザ・データが通話メモリの第１及び第２の部分のうちのいずれへ／からスイッチされるべきかを制御する。本発明の特定の実施例において、出側段の制御メモリ内の制御情報は、各タイム・スロットについて、そのユーザ・データがフレーム内のどのタイム・スロットへ／からスイッチされるべきかを表す第１の制御データと、そのユーザ・データは第１のフレームへスイッチされるべきか又は第２のフレームへ１フレーム遅延されるべきかを表す第２の制御データとを含む。拡張通話メモリ及び遅延制御ユニットが、例えばスイッチの入時間スイッチ又は出時間スイッチに設けられてもよい。特に、本発明の概念は、ユーザ・データがスイッチ段に到着する第１のタイム・スロットと、前記スイッチ段から出て行く第２のタイム・スロットとの間でスイッチされる任意のスイッチ段に適用可能である。拡張通話メモリは、付加的な独立メモリ・ユニットなしに使用されるので、メモリ・アクセス数は増加しない。加えて、全てのメモリ・セルは、広帯域接続の遅延に関連づけられるだけでなく、常に、狭帯域接続の通常的なスイッチにおいても、２フレームにより周期的にアクセスされるので、拡張通話メモリ内の全てのメモリ・セルの連続的な監視が自動的に達成される。通話メモリを拡張することにより、遅延値が容易に発生される。この遅延値は、好ましくは、単一ビット／タイム・スロット形式により問題のスイッチ段の制御メモリに記憶される。スイッチにおいて既に入手可能な通話メモリ及び制御メモリは、最適に利用される。従って、解決法は、最小の付加装置のみが必要とされるように、スイッチ構造そのものに統合される。本発明は、次のような効果を有する。即ち、 −フレーム及びシーケンスの完全さが最小の付加装置を使用することにより、スイッチを通して確保されること、 −フレーム及びシーケンスの完全さを得るための遅延機構がスイッチの片側で実行されることを必要とするだけであり、これによって遅延が最小化されること、 −この概念が既に利用可能な通話メモリを拡張することにあるので、メモリのアクセス回数が増加させないこと、 −この解決法がスイッチ構造そのものに統合されること、 −簡単なロジックを遅延制御ユニットに実施すること、 −遅延値形式により付加的な制御情報が１ビット／タイム・スロットにより実現可能にされて、ロジックの実施を容易にすると共に、制御メモリで必要とする付加的なメモリ空間を最小化すること、及び −拡張通話メモリのセルを連続的に監視すること。図面の簡単な説明ここで、図面を参照して更に本発明を詳細に説明する。図１はＴＳＴ構造及び制御システムを有する回路-スイッチング・スイッチを概要的に示す。図２ａは本発明による制御システム及び出時間スイッチ段を有する時間スイッチ・モジュールを示す。図２ｂは本発明による制御システム及び入時間スイッチ段を有する時間スイッチ・モジュールを示す。図３は本発明によるタイム・スロット・カウンタ回路を示す。図４は本発明による遅延制御ユニットを示す。図５はどのように入タイム・スロット・ナンバーが内部タイム・スロット用のフレームの時間位相に対して正規化されるのかを説明する本発明による流れ図を示す。図６はどのように本発明によりオフセット変数が決定されるのかを示す。図７ａはどのように制御メモリ内の記憶位置形式による分配情報がオフセット変数を使用することにより判断されるのかを説明する本発明による流れ図を示す。図７ｂはどのように判断されたオフセット変数がそれぞれの制御メモリ内のメモリ位置に対する入タイム・スロット及び出タイム・スロットの分配に影響するのかを示す。図８はどのように内部タイム・スロットが出タイム・スロット用フレームの時間位相に対して正規化されるのかについて説明する、本発明による流れ図を示す。図９はどのように基準値が決定されるのかについて説明する、本発明による流れ図を示す。図１０は基準値により表されたフレームに対して後続のフレームに関連づけられるタイム・スロットがあるかについての判断を説明する、本発明による流れ図を示す。図１１は出タイム・スロット用のフレーム内のそれぞれのタイム・スロット番号に対して遅延値形式により制御情報の判断を説明する、本発明による流れ図を示す。図１２はどのように入タイム・スロット内のユーザ・データが広帯域接続設定の説明例による入タイム・スロット及び出タイム・スロットに分配されるのを概要的に示す、入タイム・スロット、内部タイム・スロットのフレーム及び出タイム・スロットのフレームの図を示す。実施例の説明電話及びコンピュータのようなユーザ端末（図示なし）は、ユーザ・データを発生し、また受信する。この「ユーザ端末」は、更にデータを発生し、また受信する電気通信システムの内部装置、例えばトランク、トーン送信機、トーン受信機及び会議ユニットを意味すると理解されるべきである。ユーザ・データは、例えば８ビットのデータ・ワードからなる。１グループのユーザ端末へ又はからのユーザ・データは、同一のいわゆるマルチプレクスによる多重化によりタイム・スロットと呼ばれるタイム・インターバルで現れ、続いてこれらのタイム・スロットは、ＰＣＭフレーム又は単にフレームと呼ばれる１２５ｍｓのより大きなタイム・インターバルの一部となる。ユーザ端末により発生され、また（通常は他の）ユーザ端末により受信されるユーザ・データは、そのユーザ・データにとって固有な、いわゆる接続と関連づけられる。従って、マルチプレクスは、複数の接続からのユーザ・データを含む。ある接続に関係するユーザ・データは、各フレーム内の１以上のタイム・スロットに配列され、それぞれのフレームに対するこれらタイム・スロットのタイミング関係は、連続するフレーム間で変化することはない。これらのフレームは時間基準をなし、これによって、ユーザ・データが接続に関連づけられる。図１には、「時間-空間-時間」（Ｔｉｍｅ-Ｓｐａｃｅ-Ｔｉｍｅ）形式のいわゆるＴＳＴスイッチの回路-スイッチング・スイッチ１と、このスイッチに接続された制御システム２とを有する電話通信システムが示されている。スイッチ１は多数の入力３．ｎ及び多数の出力４．ｎを有する。簡単にするために、２つの入力３．１、３．２及び２つの出力４．１、４．２のみが示されている。更に、スイッチ１は、入時間スイッチ段５．ｎ及び出時間スイッチ段６．ｎを含み、これらは、対により、時間スイッチ・モジュール７．ｎの一部、及び空間スイッチ段８を形成する。簡単にするために、２つの入時間スイッチ段５．１、５．２、及び２つの出時間スイッチ段６．１、６．２のみが示されている。各入力３．ｎはそれぞれの入時間スイッチ段５．ｎに接続されている。各出時間スイッチ段６．ｎに対しては、それぞれの出力４．ｎが接続されている。同じ時間スイッチ・モジュール７．ｎ内の入時間スイッチ段５．ｎ及び出時間スイッチ段６．ｎにそれぞれ接続されている入力３．ｎ及び出力４．ｎは、通常同一グループのユーザ端末に関係するマルチプレクスに関連づけられる。入時間スイッチ段からの出力９．ｎは空間スイッチ段８．ｎの入力１０．ｎに接続される。空間スイッチ段の出力１１．ｎは、出時間スイッチ段６．ｎの入力１２．ｎに接続される。出力９．１、９．２、１１．１、１１．２及び入力１０．１、１０．２、１２．１、１２．２に対する接続は、図によって更に明確に示されている。図２ａでは、時間スイッチ・モジュール７．ｎ及び接続システム２が示されている。制御システム２は概要的に示されており、これに対して時間スイッチ・モジュール７．ｎはより詳細に示されている。時間スイッチ・モジュール７．ｎは入時間スイッチ段５．ｎ及び出時間スイッチ段６．ｎを備えている。マルチプレクスが１グループのユーザ端末から到着する入力３．ｎは、アドレス指定ユニット１３に接続され、これは更に通話メモリ１４に接続されている。通話メモリ１４はアドレス指定ユニット１５に接続され、これは出力９．ｎに接続されている。入力１２．ｎはアドレス指定ユニット１６に接続され、これは更に通話メモリ１７に接続されている。通話メモリ１７はアドレス指定ユニット１８に接続され、これは更に出力４．ｎに接続されている。制御システム２はアドレス指定ユニット１９及び２０に接続されている。アドレス指定ユニット１９は制御メモリ２１に接続されている。制御メモリ２１はアドレス指定ユニット２２に接続されている。アドレス指定ユニット２２はアドレス指定ユニット１５に接続されている。アドレス指定ユニット２０は制御メモリ２３に接続されている。続いて、制御メモリ２３はアドレス指定ユニット２４に接続されている。アドレス指定ユニット２４の出力２５は、遅延制御ユニット２６に接続され、これは更にアドレス指定ユニット１６に接続されている。入力２７には、それ自体知られており、従って示されていない、クロック・パルスを発生するクロックからクロック信号が来ており、各クロック・パルスは１タイム・スロットに対応している。入力２７はタイム・スロット・カウンタ（ＴＳＣ）２８に接続されている。タイム・スロット・カウンタ２８は、一方において、異なる出力２９，３０及び３１を通ってアドレス指定ユニット１３、１８、２２、２４に接続され、他方において、遅延制御ユニット２６に接続されている。タイム・スロット・カウンタ２８は、図３に更に詳細に示されている。それ自体知られているカウンタ３２を除き、タイム・スロット・カウンタ２８は、更に手段３３、手段３４及び手段３５を含み、これらに対してカウンタ３２が接続されている。出力２９は、手段３３に関連づけられ、かつアドレス指定ユニット１３に接続されている。出力３０は、一方において、手段３４に関連づけられ、かつアドレス指定ユニット手段２２に接続され、また他方において、アドレス指定ユニット手段２４に接続されている。出力３１は、一方において、手段３５に関連づけられ、かつアドレス指定ユニット手段１８に関連づけられ、また他方において、遅延制御ユニット２６に接続されている。手段３３、３４及び３５の機能は、以下で説明する。遅延制御ユニット２６は図４に更に詳細に示されている。アドレス指定ユニット機能２４の出力２５から遅延制御ユニット２６への入力３６は、一方において、第１の比較器３７の第１の入力に部分的に接続され、他方において、第１の排他的論理和ゲート３８の第１の入力に部分的に接続されている。タイム・スロット・カウンタ２８内の手段３５の出力３１から遅延制御ユニット２６への入力３９は、一方において、手段４０に接続され、他方において、第２の比較器４１に接続されている。手段４０は第１の比較器３７の第２の入力に接続されている。第１の比較器３７及び第２の比較器４１は、第２の排他的論理和ゲート４２のそれぞれの入力に接続されている。排他的論理和ゲート４２からの出力は、第１の排他的論理和ゲート３８の第２の入力に接続されている。第１の排他的論理和ゲート３８は更にアドレス指定ユニット遅延制御ユニット１６に接続されている。更に、アドレス指定ユニット２４からの出力２５は、部分的に遅延制御ユニット２６を通ってアドレス指定ユニット１６に接続されている。再び図１及び図２ａを参照すると、それぞれの接続でのユーザ・データは、入力３．ｎから選択可能な出力４．ｎにスイッチ１によりスイッチングされる。この点に関して、時間スイッチ段５．ｎ、６．ｎにおける時間スイッチング、及び空間スイッチ段８における空間スイッチングが実行される。時間スイッチングは、そのフレームに対して与えられたタイム・スロットにより時間スイッチ段５．ｎ、６．ｎに到着したユーザ・データが遅延されて、時間スイッチ段５．ｎ、６．ｎからそのフレームに相対する他のタイム・スロットで出て行くことを意味する。空間スイッチングでは、空間スイッチ段の入力１０．ｎからその出力１１．ｎへ直流接続のような物理的な接続が確立される。空間スイッチングは、入力１０．ｎ、例えば１０．７（図示なし）上の空間スイッチ段８に到着したユーザ・データが選択可能な出力１１．ｎ、例えば１１．３（図示なし）から空間スイッチ段８を出て行くことを意味する。スイッチ１により接続に関係するユーザ・データをスイッチングする際に、ユーザ・データは、各フレーム内の与えられた１以上のタイム・スロット、いわゆる入タイム・スロットにより入時間スイッチ段５．ｎに到着する。入タイム・スロットでは、ユーザ・データは通話メモリ１４（図２ａ）に書き込まれる。このユーザ・データは、通話メモリ１４から他のタイム・スロット、いわゆる内部タイム・スロットに読み出される。従って、内部タイム・スロットに存在するユーザ・データは、中間空間スイッチ段８（図１）により物理的にスイッチングされて、内部タイム・スロットにより出タイム・スイッチ段６．ｎの通話メモリ１７（図２ａ）に書き込まれる。更に他のタイム・スロット、いわゆる出タイム・スロットでは、ユーザ・データが通話メモリ１７から読み出される。通話メモリ１４及び１７へ及びこれらからユーザ・データの書き込み及び読み出しは、アドレス指定ユニット１３、１５、１６、１８により制御され、これらは、更に、アドレス指定ユニット１９、２０、２２、２４、制御メモリ２１、２３、及び遅延制御ユニット２６を通ってタイム・スロット・カウンタ２８及び制御システム２により制御される。アドレス指定ユニット１３を通ってタイム・スロット・カウンタ回路２８により、ユーザ・データは、固定シーケンスにより、通話メモリ１４内の記憶位置４３．ｎに周期的に書き込まれる。通話メモリ１４内の記憶位置４３．ｎの数は、１フレーム内のタイム・スロット数に等しい。簡単にするために、５記憶位置４３．１〜４３．５が示され（ただし、図２ａでは参照番号４３．１のみが示されている）、これらは１フレーム内の５タイム・スロットに対応している。しかしながら、実際において、各フレーム内のタイム・スロット数は、例えば、一般的にほぼ５１２より大である。各記憶位置４３．ｎは、各フレーム内の固有の１タイム・スロットのみを表している。従って、１フレーム内のある入タイム・スロットより到着するユーザ・データは、入タイム・スロットに対応する与えられた記憶位置４３．ｎに記億される。通話メモリ１７から出タイム・スロットへのユーザ・データの読み出しは、同様にして実行される。しかしながら、通話メモリ１７には、通話メモリ１４の２倍の記憶位置４４．ｎ、即ち２フレーム内のタイム・スロットと同数の記憶位置４４．ｎがある。通話メモリ１７、１０には、記憶位置４４．１〜４４．１０（ただし、図２ａには参照番号４４．１のみが示されている）が示されている。ユーザ・データの読み出しは、各タイム・スロットが２つ置きのフレームにより与えられた出タイム・スロットを表すように、固定シーケンスにより周期的に、各出タイム・スロットに１記憶位置４４．ｎで、実行される。従って、ユーザ・データは、最早可能出フレーム（ｅａｒｌｉｅｓｔｐｏｓｓｉｂｌｅｏｕｔｇｏｉｎｇｆｒａｍｅ）内、又は後続の出フレーム内のタイム・スロットにスイッチ可能にされる。記憶位置４４．ｎが割り当てられたユーザ・データは、ユーザ・データを書き込む時点でタイム・スロット・カウンタ２８の値に従って、２フレームに対応する時間まで選択的に遅延可能にされると共に、この記憶位置４４．ｎ（アドレス指定ユニット１６に対するアドレス指定情報）にユーザ・データの書き込みが実行される。ここで、図３を参照する。タイム・スロット・カウンタ２８の一部分を形成するカウンタ３２は、異なるカウンタ値を採用するように、カウンタ・シーケンスの中で異なる状態を周期的に取る。カウンタ３２により取られる異なるカウンタ値の数は、２フレーム内のタイム・スロット・ナンバーに等しい。２フレーム内の各タイム・スロットのために、固有のカウンタ値が採用される。手段３３及び３５では、カウンタ値からのいわゆるオフセットを有する値が発生される。それぞれの手段３３及び３５では、位相値と呼ばれる値が各カウンタ値に対して発生される。手段３３により得られた位相値は、カウンタ値と比較した差を有し、内部タイム・スロット用のフレームと入タイム・スロット用のフレームとの間の位相差を表している。手段３５により得られた出力３１における位相値は、カウンタ値と比較した差を有し、出タイム・スロット用のフレームと内部タイム・スロット用のフレームとの間の位相差を表している。以下では、出力３１での位相値は、更に出位相値とも呼ばれる。スイッチは、これらの位相値により、入タイム・スロット用のフレーム、内部タイム・スロット用のフレーム及び出タイム・スロット用のフレーム間の相互的な位相差を処理する。手段３３及び３４では、カウンタ値とフレーム内のタイム・スロット・ナンバーを表す値との間でモジュロ演算が実行される。モジュロ演算により、数が１フレーム内のタイム・スロット・ナンバーに等しいが、しかしカウンタ３２から各カウンタ・シーケンスに対して２回繰り返されるカウンタ値読み出しの１シーケンスは、手段３４の出力３０に周期的に発生される。手段３３では、位相値と１フレーム内のタイム・スロット・ナンバーを表す値との間のモジュロ演算が実行される。このようにして、オフセットを除き、手段３４からのカウンタ値と同一のカウンタ値が手段３３の出力２９に発生される。実際において、モジュロ演算は、カウンタ値及び位相値の最上位ビットが除去されることを意味する。制御システム２（図１及び２ａ）により、スイッチ１を制御する制御情報が発生される。この制御情報は、一方において、例えば１２ビットのデータ・ワード、また他方において単一ビットのデータ・ワードを備えている。これらのデータ・ワードは、制御メモリ２１及び２３内の記憶位置４５．ｎ及び４６．ｎにそれぞれ書き込まれ、かつ複数の単一ビットが制御メモリ２３内の記憶位置４７．ｎ（１ビット／記憶位置４７．ｎ）に書き込まれてスイッチ１を制御する。記憶位置４７．ｎ内のビットは、以下，遅延値又は遅延ビットと呼ばれる。従って、それぞれの形式の記憶位置４５．ｎ、４６．ｎ、４７．ｎの数は、フレーム内のタイム・スロット・ナンバーに等しい。従って、各形式の記憶位置４５．ｎ、４６．ｎ、４７．ｎの数は、５に等しい。制御情報は、アドレス指定ユニット２２、２４を通してタイム・スロット・カウンタ２８により、それぞれの制御メモリ２１、２３における記憶位置４５．ｎ、４６．ｎ、４７．ｎから各タイム・スロットに読み出される。読み出しは、１フレーム内のそれぞれのタイム・スロットに対して固有の１記憶位置４５．ｎ、４６．ｎ、４７．ｎが固定シーケンスにより周期的に実行される。従って、各記憶位置４５．ｎ、４６．ｎ、４７．ｎは暗黙のうちに各フレーム内の１タイム・スロットのみに対応する。通話メモリ内のいずれの記憶位置からユーザ・データが読み出されるべきかを表し、かつこのようにして内部タイム・スロット内に存在する制御情報は、各タイム・スロト内の制御メモリ２１から読み出される。一方において、フレーム内のいずれの出タイム・スロットにユーザ・データの読み出しが実行されるべきか、また他方において、ユーザ・データが第１の可能フレームから読み出されるべきか、又は１付加フレーム遅延されるべきかを表す制御情報は、各内部タイム・スニット内の制御メモリ２３から読み出される。遅延制御ユニット２６（図４）は、通話メモリ１７にユーザ・データを書き込むために、アドレス指定ユニット２４を介して制御メモリ２３からの制御情報から、及びタイム・スロット・カウンタ２８からの制御情報から、アドレス指定ユニット１６へアドレス指定情報を発生する。ユニット２６において、制御メモリ２３からの制御情報は、タイム・スロット・カウンタ２８からの情報と比較される。比較結果は、アドレス指定ユニット１６を介して、通話メモリ１７の第１の部分４８又は通話メモリ１７の第２の部分４９内の記憶位置４４．ｎに書き込まわているユーザ・データとなる。遅延制御ユニット２６は、入力３６において制御メモリ２３内の記憶位置４６．ｎ、４７．ｎから制御情報を受け取る。記憶位置４６．ｎ内の制御情報は、アドレス指定ユニット１６に直接印加され、かつアドレス指定情報の第１の部分５０を形成する。記憶位置４６．ｎ内の制御情報は、第１の比較器３７の第１の入力にも印加される。入力３９はユニット３５から位相値が供給され、更にこれがアドレス指定ユニット１８を制御してユーザ・データを出タイム・スロットに読み出す。第１の比較器３７の第２の入力は、ユニット３５からの位相値と、１フレーム内のタイム・スロットの数を表す値との間でモジュロ演算を実行するユニット４０を介して、各フレーム内の出タイム・スコットを表す比較値Ａが供給されている。あるタイム・スロットにおいて、比較値Ａが制御情報、即ち制御メモリ２３内の記憶位置４６．ｎからの値Ｂより大きいときは、第１の比較器３７の出力の出力データを構成するビットが「１」にセットされる。他方において、もし比較値Ａが制御情報Ｂより小さい、又は等しいとさは、このビットが「０」にセットされる。このビットが「１」にセットされると、このビットは、以下を表す。即ち、ｉ．もし、ユーザ・データの書き込みが通話メモリ１７の第１の部分４８に発生し、更にユーザ・データの読み出しが通話メモリ１７の第１の部分４８に発生すると、又はｉｉ．もし、ユーザ・データの書き込みが通話メモリ１７の第２の部分４９に発生し、更にユーザ・データの読み出しが通話メモリ１７の第２の部分４９に発生すると、ユーザ・データは、１フレーム以上遅延され、それ以外は遅延されない。第２の比較器４１では、出位相値が１フレーム内のタイム・スロット・ナンバーを表す値と比較される。もし、出位相値が１フレーム内のタイム・スロット・ナンバーより大きいときは、第２の比較器４１からの出力の出力データを構成するビットが「１」にセットされる。他方において、出位相値が１フレーム内のタイム・スロット・ナンバーより小さいか又は等しいときは、このビットが「０」にセットされる。このビットが「１」にセットされれば、現在のタイム・スロット内のユーザ・データの読み出しは、第２のメモリ１７の第２の部分４９から実行される。そうではなく、このビットが「０」にセットされれば、これは、ユーザ・データの読み出しが通話メモリ１７の第１の部分４８から実行されることを示す。第１の排他的論理和処理は、第２の排他的論理和ゲート４２により第１の比較器３７からのビットと第２の比較器４１からのビットとの間で実行される。第１の排他的論理和ゲートの結果は、第２の排他的論理和ゲート４２の出力における１ビットであり、これが「１」にセットされているときは、現在のタイム・スロットにおいて通話メモリ１７の第１の部分４８へのユーザ・データの書き込みは、ユーザ・データが１フレーム以上遅延される結果となることを表している。そうではなく、これが「０」にセットされているときは、現在のタイム・スロットにおいて通話メモリ１７の第２の部分４９への書き込みは、ユーザ・データが１フレーム以上遅延される結果となることを表している。第２の排他的論理和処理は、第２の排他的論理和ゲート４２の出力からのビットと、記憶位置４７．ｎからの遅延ビットとの間の第１の排他的論理和ゲート３８により実行される。記憶位置４７．ｎからの遅延ビットは、アドレス指定情報の第２の部分５１を構成する。この遅延ビットは、もしこれが「０」にセットされていれば、そのユーザ・データが通話メモリ１７の部分に、即ち第１の部分４８又は第２の部分４９に配置されることを表しており、このことは、ユーザ・データが出タイム・スロット用に第１の可能フレーム内のタイム・スロットに読み出されることを意味する。他方において、遅延ビットが「１」にセットされていれば、ユーザ・データが通話メモリ１７のその部分に配置されることを表しており、これは、後続のフレーム内のタイム・スロットに読み出されることを意味する。排他的論理和ゲート３８の出力における１ビット、いわゆる遅延情報は、もしこれが「０」にセットされていれば、ユーザ・データが通話メモリ１７の第１の部分４８に書き込まれることを表し、これに対して「１」にセットされていれば、ユーザ・データが通話メモリ１７の第２の部分４９に書き込まれることを表している。第１の排他的論理和ゲート３８の出力からの１ビット形式での遅延情報は、制御メモリ２３内の記億位置４６．ｎ、４７．ｎにおける制御情報に基づき、及びタイム・スロット・カウンタ２８からの出位相値に基づいて、通話メモリ１７の第１の部分４８か、又は通話メモリ１７の第２の部分４９にユーザ・データの書き込みが発生するように、アドレス指定ユニット１６を制御する。いわゆる狭帯域接続において、接続用のユーザ・データは、各フレームの単一の入タイム・スロット、各フレームの内部タイム・スロット、及び各フレームの出タイム・スロットに出現する。狭帯域接続用の制御情報は、記憶位置４５．ｎ及び記憶位置４６．ｎ、４７．ｎに書き込まれる。記憶位置４５．ｎ、４６．ｎ、４７．ｎは内部タイム・スロットに対応する。記憶位置４５．ｎ内の制御情報は、ユーザ・データがどの入タイム・スロットから内部タイム・スロットにスイッチされるべきか、即ちユーザ・データがどの記憶位置４３．ｎで通話メモリ１４から読み出されるかを示している。記憶位置４６．ｎ、４７．ｎ内の制御情報は、内部タイム・スロットから、ユーザ・データがどの内部タイム・スロットへスイッチされるべきか、即ちユーザ・データの読み出しが接続用の出タイム・スロットで発生するように、どの記憶位置４４．ｎで通話メモリ１７にそのユーザ・データが書き込まれるべきかを示している。従って、狭帯域接続に関連づけられた制御情報は、どの入タイム・スロットよりそのユーザ・データがスイッチに到着するのかを表す値、そのユーザ・データが空間スイッチ段を通してどの入タイム・スロットにスイッチされるべきかを表す値、及びそのユーザ・データがスイッチからどの出タイム・スロットに出て行くにのかを示す値を含む。以下、判断されたフレームに対するタイミング関係を表す値は、入タイム・スロット・ナンバー、内部タイム・スロット・ナンバー及び出タイム・スロット・ナンバーとそれぞれ呼ばれる。タイム・スロット・ナンバーに加えて、狭帯域接続に関する制御情報は、記憶位置４７．ｎ．に書き込まれる各タイム・スロット用の一定遅延値を含む。この値は、ユーザ・データがスイッチから最早可能フレームで出て行くことを示す。いわゆる広帯域接続では、接続用のユーザ・データが、いくつかの狭帯域接続として原則的に、各フレームのいくつかの入タイム・スロット、各フレームのいくつかの内部タイム・スロット、及び各フレームのいくつかの出タイム・スロットにスイッチされる。従って、広帯域接続用のスイッチを制御する制御情報は、いくつかの入タイム・スロット・ナンバー、いくつかの内部タイム・スロット・ナンバー、及びいくつかの出タイム・スロット・ナンバーを含む。これに加えて、制御情報は、広帯域接続用に１フレーム内の各タイム・スロットについて一つの複数の遅延値を含み、ユーザ・データが最早可能フレームに現れるべきか、又は出時間スイッチ段において１付加フレーム遅延されるべきかを表している。これらの値は記憶位置４７．ｎに書き込まれる。更にこのような本発明の構成は、入時間スイッチ段に適用可能であることを理解すべきである。図２ｂを参照すると、制御システム２が接続されている時間スイッチ・モジュール７．ｎ形式によるスイッチ構造が示されている。図２ａと同一の参照番号は、同一又は対応する要素を表すために使用されている。図２ａと比較したときの差は、本発明が入時間スイッチ段５．ｎに適用されていることである。通話メモリ１４は２つの部分４８及び４９を含むように拡張され（簡単にするために、図２ａと同一の参照番号が使用される）、それぞれは番号がフレーム内のタイム・スロットの番号に対応する記憶位置を含む。更に、制御メモリ２１は、記憶位置４５．ｎに制御情報、また位置４７．ｎに遅延値４７．ｎ形式による制御情報を含むように、拡張されている。入時間スイッチ段５．ｎ内の制御メモリ２１からの制御情報は、アドレス指定ユニット２２を通って遅延制御ユニット２６に供給され、この実施例において、遅延制御ユニット２６は、アドレス指定ユニット１５に接続されて拡張通話メモリ１４からのユーザ・データの読み出しを制御する。遅延制御ユニット２６は、図２ａのものにほぼ対応して機能し、ここでは、出力２９におけるタイム・スロットのカウンタ情報が図２ａにおける手段３５からの情報に対応している。特に、遅延制御ユニットは、各内部タイム・スロットについて、通話メモリ１４の第１の部分４８及び第２の部分４９のうちのいずれのユーザ・データが内部タイム・スロットへスイッチされるべきかを制御する遅延情報を発生する。図２ａにより、遅延制御ユニット２６は拡張通話メモリ１７にユーザ・データを記憶するのを制御し、これに対して、図２ｂにより、遅延制御ユニット２６は拡張通話メモリ１４からユーザ・データを読み出すのを制御することに注意すべきである。図２ｂにおいて、入時間スイッチ段６．ｎは、記憶位置４６．ｎに制御情報を有する制御メモリ２３と、１フレーム内のタイム・スロット・ナンバーに等しい数による記憶位置４４．ｎを有する通話メモリ１７とを含む。制御メモリ２３内の制御情報は、通話メモリ１７内のユーザ・データの記憶を直接制御し、また図２ａの手段３３により発生したタイム・スロット制御情報に対応するものは、制御メモリ１７からのユーザ・データの周期的な読み出しを制御する。実際において、このような本発明の構成は、ユーザ・データのいくつかを時間スイッチ段を通して遅延させる任意の時間スイッチ段に適用可能であることを理解すべきである。第１形式のタイム・スロットと第２形式のタイム・スロットとの間でユーザ・データをスイッチするために使用される任意の時間スイッチ段を考える。例えば、第１のタイム・スロットは入タイム・スロットであってもよく、また第２のタイム・スロットは内部タイム・スロットであってもよい。全く同じように、第１のタイム・スロットは内部タイム・スロットであってもよく、また第２のタイム・スロットは出タイム・スロットであってもよい。問題の時間スイッチ段内の通話メモリは、それぞれが１フレームに対応する複数の記憶位置を有する２つの部分に拡張され、同様に、この段の制御メモリは遅延値の形式による制御情報を含むように拡張される。更に、各タイム・スロットについて、通話メモリが設けられるのは出側段か、又は入側段かに従って）通話メモリのいずれの部分へ／からのユーザ・データがスイッチされるべきかを制御する遅延情報を発生する遅延制御ユニットが設けられている。しかしながら、例えば放送の応用において、本発明は全ての加入者においてシーケンス及びフレームの完全さが得られるように、出側段に適用されることに注意すべきである。このようにして、遅延制御は各出側広帯域接続に対して実行される。通話メモリは、この開示の全般にわたって、通話トラヒック及びデータ・トラヒックに関係する情報の記憶が可能なことを考慮すべきである。以下の説明において、広帯域接続に関する入タイム・スロット・ナンバーは、ベクトルｔ_in［０，１，２，．．．Ｗ−１］により表される。Ｗは各フレーム内の広帯域接続用のタイム・スロット数を表す。対応して、内部タイム・スロット・ナンバーはベクトルｔ_int［０，１，２，．．．Ｗ−１］により表され、また出タイム・スロット・ナンバーはベクトルｔ_out［０，１，２，．．．Ｗ−１］により表される。簡単のために、入タイム・スロット・ナンバーはベクトルｔ_in ［０，１，２，．．．Ｗ−１］による連続的な順序で出現する。この順序は、ユーザ・データが内部タイム・スロットに配列される順序と同一であると仮定される。タイム・スロット・シーケンスの完全さ（ＴＳＳＩ）及びタイム・スロット・フレームの完全さ（ＴＳＦＩ）が確保されるように、即ちユーザ・データを構成しているデータ・ワード間の相互的な時間順序がスイッチによるスイッチングの際に確保されるように、かつ同一のフレーム内の内部タイム・スロットに出現するデータ・ワードが同一フレームの出タイム・スロットに出現するように、広帯域接続に関係するユーザ・データを内部タイム・スロット及び出タイム・スロットに分配する方法によると、ベクトルｔ_in［０，１，２．．．Ｗ−１］、ｔ_int ［０，１，２，．．．Ｗ−１］、及びｔ_out［０，１，２，．．．Ｗ−１］が入力データを構成するアルゴリズムが使用される。これに加えて、このアルゴリズムは、入タイム・スロット用のフレームと内部タイム・スロット用のフレームとの間の位相差を表す定数Δin、内部タイム・スロット用のフレームと出タイム・スロット用のフレームとの間の位相差を表す定数Δut、及び1フレーム内のタイム・スロット・ナンバーを表す定数Ｃ_frame形式による入力データから開始する。広帯域接続に関係するフレーム内のタイム・スロット・ナンバーＷは、１フレーム内のタイム・スロットの総数Ｃ_frameより小さいか、又は等しい。このアルゴリズムは、入力データに基づいて、それぞれ制御メモリ２１、２３内の記憶位置４５．ｎ、４６．ｎ形式により分配情報を判断して入及び出タイム・スロット・ナンバーを記憶し、かつ制御メモリ２１及び２３内の入及び出タイム・スロット・ナンバーのメモリは、この分配情報に従ってそれぞれ処理される。更に、このアルゴリズムは、記憶位置４７．ｎ形式により分配情報、及びこの分配情報に従って制御メモリ２３に書き込む遅延値を決定する。更に、遅延値は、この分配情報に従って記憶位置４７．ｎ内の制御メモリ２３に書き込まれる。要するに、本発明により使用される異なる形式の情報は、以下簡単化された形式により要約され得る。 -制御情報は、一方においてタイム・スロット・ナンバー、他方において遅延値を含む。 -分配情報は、前記制御情報を記憶するためにそれぞれの制御メモリ内の記憶位置を含む（内部タイム・スロット・ナンバーは４５．ｎに記憶され、出タイム・スロット・ナンバーは４６．ｎに記憶され、かつ遅延値は４７．ｎに記憶される）。遅延情報は、遅延制御により発生され、かつそのユーザ・データが通話メモリの第１及び第２の部分のうちのいずれへ／からスイッチされるべきかを制御する情報からなる。ベクトルt_in［０，１，２，．．．Ｗ−１］、ｔ_int［０，１，２，．．．Ｗ− １］及びｔ_out［０，１，２，．．．Ｗ−１］によるタイム・スロット・ナンバーは、いくつかの狭帯域接続用のタイム・スロット・ナンバーと同様にして発生される。入タイム・スロット・ナンバー及び出タイム・スロット・ナンバーは、１つの接続に対して複数のユーザ端末によって与えられ、これらのユーザ端末間でユーザ・データがその接続の中でスイッチされる。ベクトルｔ_int［０，１，２，．．．Ｗ−１］に対するタイム・スロット・ナンバーは、空間スイッチ段８においてコンフリクトが発生しないように、決定される。異なる入時間スイッチ段５．ｎに到着し、かつ同一の入時間スイッチ段６を通ってスイッチングされるべきユーザ・データは、空間スイッチ段８においてコンフリクトが発生しないように、時間的に離される。ユーザ・データは入時間スイッチ段５．ｎにより空間スイッチ段８内の内部タイム・スロットへ配置される。例えば、同一の入時間スイッチ段６．ｎを通ってスイッチされるべきいくつかの接続用のユーザ・データが空間スイッチ段８において同一のタイム・スロットに出現すれば、コンフリクトが発生する。ベクトルｔ_in［０，１，２，．．．Ｗ−１］、ｔ_int［０，１，２，．．．Ｗ−１］及びｔ_out［０，１，２，．．．Ｗ−１］によるタイム・スロット・ナンバーは、公知の方法により発生され、従って更に詳細には説明しない。ここで、タイム・スロット・ナンバーを分配すると共に、遅延値を決定して分配する方法が図５〜１１を参照して説明される。１．入タイム・スロット・ナンバーを内部タイム・スロット用のフレームの時間位相に対して正規化し、ベクトルｔ_in0［０，１，２，．．．Ｗ−１］を発生する。正規化は、入タイム・スロット・ナンバーが内部タイム・スロット数用のフレームに相対して与えられるように、タイム・スロット・ナンバーが再生されることを意味する。図５を参照して、ベクトルｔ_in0［０，１，２，．．．Ｗ−１］の値を決定する。まず、ヘルプ変数ｉを０に初期化する、即ちｉ＝０にセットする（ブロック６０を参照）。次に、次のステップを含むシーケンスを反復する。即ち、ｉ．ヘルプ変数ｉをＷと比較する。ｉがＷより小さくないときは、反復を中断する（オプション・ブロック６１を参照）。ｉｉ．（ｔ_in［ｉ］＋△_in）モジュロＣ_frameをｔ_in0［ｉ］に記憶する（ブロック６２を参照）。ｉｉｉ．ｔ_in0［ｉ］をｔ_in0［Ｏ］と比較する（ブロック６３を参照）。もしｔ_in0［ｉ］がｔ_in0［Ｏ］より小さいときは、Ｃ_frameをｔ_in0［ｉ］に加算する（ブロック６４を参照）。ｉｖ．１をヘルプ変数ｉに加算する（ブロック６５を参照）。Ｃ_frameの値を超えるベクトルｔ_in0［０，１，２，．．．Ｗ−１］は、その値に関係するユーザ・データが、ベクトルｔ_in0［０，１，２，．．．Ｗ−１］の値としてＣ_frameの値より小さいユーザ・データより、後のフレームに関連づけられることを示している。内部タイム・スロット・ナンバーはｔ_in0［ｎ］モジュロＣ_frameにより与えられる。２．変数δの値を決定する。変数δはオフセット変数であり、ユーザ・データを内部タイム・スロットに分配するのを制御する値を表す。このようないわゆるオフセット値は、どのように広帯域接続に関係する内部タイム・スロット内のユーザ・データが内部タイム・スロットに分配されるべきかを決定する。オフセット値がユーザ・データの分配に反映させる方法は、図７ｂに関連して更に詳細に説明される。まず、ｔ_int［０，１，２，．．．Ｗ−１］の値が変更されないように、ヘルプ・ベクトルｔ_int0［０，１，２，．．．Ｗ−１］を生成する。ヘルプ・ベクトルの値は、により与えられる。従って、ベクトルｔ_int［０，１，２，．．．Ｗ−１］の値は、ベクトルｔ_int ₀ ［０，１，２，．．．Ｗ−１］にコピーされる。以下、この方法はベクトルｔ_i _nt0 ［０，１，２，．．．Ｗ−１］の値を操作し、これに対してベクトルｔ_int［０，１，２，．．．Ｗ−１］は変更されることなく確保される。図６を参照して、まず、オフセット変数δを０に初期化して、オフセット変数δを決定する、即ちδ＝０にセットする（ブロック７０を参照）。更に、ヘルプ変数ｉを０に初期化する、即ちｉ＝０にセットする（ブロック７１を参照）。次のステップが含まれるシーケンスを反復する。ｉ．ヘルプ変数ｉをＷと比較する。ｉがＷより小さくないときは、反復を中断する（ブロック７２を参照）。ｉｉ．次のステップが含まれているシーケンスを反復する。ｉｉ．ｉｔ_in0［ｉ］をｔ_int0［（ｉ＋δ）ｍｏｄｕｌｏＷ］と比較する。ｔ_in0［ｉ］がｔ_int0［（ｉ＋δ）ｍｏｄｕｌｏＷ］より大きくないときは、反復を中断する（ブロック７３を参照）。ｉｉ．ｉｉ．Ｃ_frameをｔ_int0［δ］に加算する（ブロック７４を参照）。ｉｉ．ｉｉｉ．変数δに１を加算する（ブロック７５を参照）。ｉｉｉ．１をヘルプ変数ｉに加算する（ブロック７６を参照）。３．オフセット変数δを使用して、制御メモリ２１及び２３内の記憶位置４５．ｎ、４６．ｎを形成している分配情報をそれぞれ決定し、かつ制御情報を分配情報に従って制御メモリ２１、２３内の記憶位置４５．ｎ、４６．ｎに記憶する。図７ａを参照して、ヘルプ変数を０に初期化する、即ちｉ＝０をセットする（ブロック８０を参照）。下記のステップが含まれているシーケンスを反復する。ｉ．ヘルプ変数ｉをＷと比較する。ｉがＷより小さくないときは、反復を中断する（ブロック８１を参照）。ｉｉ．ｔ_in［ｉ］を制御メモリ２１内の記憶位置４５．ｎに記憶する。ただし、ｎ＝ｔ_int［（ｉ＋δ）ｍｏｄｕｌｏＷ］（ブロック８２を参照）。ｉｉｉ．記憶位置４６．ｎ内の制御メモリ２３にｔ_out［ｉ］を記憶する。ただし、ｎ＝ｔ_int［（ｉ＋δ）ｍｏｄｕｌｏＷ］（ブロック８３を参照）。ｉｖ．変数ｉに１を加算する（ブロック８４を参照）。図７ｂは、各入タイム・スロット・ナンバーｔ_in［ｉ］及び各出タイム・スロット・ナンバーｔ_out［ｉ］に関して、入タイム・スロット・ナンバーｔ_in［ｉ］、及び各出タイム・スロット・ナンバーｔ_out［ｉ］が内部タイム・スロット・ナンバーｔ_int［０，１，２，．．．Ｗ−１］により与えられる記憶位置４５．ｎ、４６．ｎのうちのいずれにそれぞれが記憶されるかを、どのようにオフセット変数δの異なる値（０、１及び２）が制御するのかを示す概要図である。簡単にするために、広帯域接続用の４タイム・スロット・ナンバー、即ちＷ＝４について考察する。 δ＝０のとき、入タイム・スロット・ナンバーｔ_in［０］、ｔ_in［１］、ｔ_in［２］、ｔ_in［３］は、位置４５．ｔ_int［０」、４５．ｔ_int［１］、４５．ｔ_int［２］及び４５．ｔ_int［３］にそれぞれ記憶される。記憶位置４５．ｎは、接続に割り当てられている内部タイム・スロット・ナンバーにより決定され、かつそこでのインデックス値は、直接、入タイム・スロット・ナンバーに関連づけられたインデックス値に対応している。同じことが出タイム・スロット・ナンバー及びそれらの記憶位置４６．ｎにも適用される。 δ＝１のとき、記億位置４５．ｎ、４６．ｎは、接続に割り当てられている内部タイム・スロット・ナンバーにより決定され、かつそこでのインデックス値は入タイム・スロット・ナンバーに関連づけられたインデックス値に相対する１位置だけ変移される。 δ＝２のとき、インデックス変移は２位置である。ステップ１及び２と、記憶位置４５．ｎにおいて広帯域接続のために入タイム・スロット・ナンバーを引き続き記憶することでステップ３による記億位置４５．ｎの決定とは、入タイム・スロットと内部タイム・スロットとの間のシーケンスの完全さが確保されることを保証する。加えて、ステップ２により決定されたオフセットにより、入タイム・スロットと内部タイム・スロットとの間の時間スイッチにおける遅延が最小化可能にされる。対応する手順は、シーケンスの完全さ、及び最小化された時間スイッチング遅延が得られるように、内タイム・スロットと出タイム・スロットとの間の時間スイッチングに適用可能である。完全なＴＳＴスイッチによるユーザ・データのスイッチングにおいて、シーケンスの完全さ及びフレームの完全さの両方を保存したいときは、ステップ１〜７が実行され、そのうちのステップ４〜７が次のように説明される。４．内部タイム・スロット・ナンバーを正規化し、オフセット変数δによる分配情報に従って、これ内部タイム・スロットが出タイム・スロット用フレームの時間位相に対してどのように分配されるのかを考慮し、ベクトルｔ_int1［０，１，２，．．．Ｗ−１］を発生する。正規化は、内部タイム・スロットが出タイム・スロット用のフレームに相対して示されるように、再生されることを意味する。図８を参照して、ベクトルｔ_int1［０，１，２，．．．Ｗ−１］の値を決定する。まず、ヘルプ変数ｉを０に初期化する、即ちｉ＝０をセットする（ブロック９０を参照）。次に、次のステップを含むシーケンスを反復する。ｉ．ヘルプ変数ｉをＷと比較する。ｉがＷより小さくないときは、反復を中断する（ブロック９１を参照）。ｉｉ．ｔ_int1［ｉ］に（ｔ_int［（ｉ＋δ）ｍｏｄｕｌｏＷ］＋Δｕｔ）を記憶する（ブロック９２を参照）。ｉｉｉ．ｔ_int1[i]をｔ_int1［０］と比較する（ブロック９３を参照）。もし、ｔ_int1［ｉ］がｔ_int1［０］より小さいときは、Ｃ_frameをｔ_int1［ｉ］に加算する（ブロック９４を参照）。ｉｖ．ヘルプ変数ｉに１を加算する（ブロック９５を参照）。５．変数ｆｉｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔの値を決定する。この値は、基準値又はフレーム値と呼ばれ、ＴＳＦ１が考慮されないときは、出タイム・スロットへのユーザ・データの読み出しが実行される最早可能フレームを示す。変数ｆｉｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔの値が０か又はＣ_frameである。図９を参照して、ヘルプ変数ｉを０にセットする（ブロック１００を参照）。次に、下記のステップを含むシーケンスを反復する。ｉ．ヘルプ変数ｉをＷと比較する。ｉがより小さくないときは、反復を中断し（オプション・ブロック１０１を参照）、かつ変数ｆｉｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔをＣ_frameにセットする（ブロック１０２を参照）。ｉｉ．ｔ_int1［ｉ］をｔ_out［ｉ］と比較する（ブロック１０３を参照）。もし、ｔ_int1［ｉ］がｔ_out［ｉ］より大きいときは、変数ｆｉｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔの値を０にセットする（ブロック１０４を参照）。ｉｉｉ．１をヘルプ変数ｉに加算する（ブロック１０５を参照）。６．タイム・スロットは決定基準値（フレーム値）により表されたフレームに相対する後続のフレームに関連づけられているか否かを判断する。このようにして、一定の出タイム・スロット・ナンバーに関係するユーザ・データが付加フレームにより遅延されるべきか否かが判断される。図１０を参照して、ヘルプ変数ｉを０にセットし（ブロック１１０を参照）、かつ変数Ｂ_{_none_in_second_fram} _e を値ＴＲＵＥにセットする（ブロック１１１を参照）。以下、下記のステップを含むシーケンスを反復する。ｉ．ヘルプ変数ｉをＷと比較する。ｉがＷより小さくないときは、反復を中断する（ブロック１１２を参照）。ｉｉ．ｔ_int1［ｉ］を（ｔ_out［ｉ］＋ｆｉｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔ）と比較する（ブロック１１３を参照）。もし、ｔ_int1［ｉ］が（ｔ_out［ｉ］＋ｆｉｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔ）より大きいときは、変数Ｂ_{_none_in_s} _{econd_frame} を値ＦＡＬＳＥにセットし、次いで反復を中断する（ブロック１１４を参照）。ｉｉｉ．１をヘルプ変数ｉに加算する（ブロック１１５を参照）。７．遅延値ＤＥＬＡＹ／ＮＯ＿ＤＥＬＡＹ形式により制御情報を決定し、これらの遅延値を制御メモリ２３内の記憶位置４７．ｎに書き込む。図１１を参照して、ヘルプ変数ｉを０にセットする（ブロック１２０を参照）。以下、下記のステップを含むシーケンスを反復する。ｉ．ヘルプ変数ｉをＷと比較する。ｉがＷより小さくないときは、反復を中断する（判断ブロック１２１を参照）。ｉｉ．ｔ_int1［ｉ］を（ｔ_out［ｉ］＋ｆｉｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔ）と比較する（ブロック１２２を参照）。もし、ｔ_int1［ｉ］が（ｔ_out［ｉ］＋ｆｉｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔ）より大きくなく、かつ変数Ｂ_{_none_in} _{_second_frame} が値ＦＡＬＳＥであるときは、値ＤＥＬＡＹを記憶位置４７．ｎに記憶する。ただし、ｎ＝ｔ_int［（ｉ＋δ）ｍｏｄｕｌｏＷ］（ブロック１２３を参照）。ＤＥＬＡＹは、ユーザ・データが出時間スイッチ段６．ｎにおいて１付加フレーム遅延されることを示す、即ちＤＥＬＡＹ＝１。もし、ｔ_int1［ｉ］が（ｔ_out［ｉ］＋ｆｉｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔ）より大きい、又は変数Ｂ_{_none_in_second_frame}が値ＴＲＵＥであるときは、値ＮＯ＿ＤＥＬＡＹを記憶位置４７．ｎに記憶する。ただし、ｎ＝ｔ_int［（ｉ＋δ）ｍｏｄｕｌｏＷ］（ブロック１２４を参照）。ＮＯ＿ＤＥＬＡＹは、ユーザ・データが出時間スイッチ段６．ｎにおいて付加フレームにより遅延されないことを示す、即ちＮＯ＿ＤＥＬＡＹ＝０。ｉｉｉ．１をヘルプ変数ｉに加算する（ブロック１２５を参照）。好ましくは、アルゴリズムは、プロセッサ、例えばマイクロプロセッサにより実行されるソフトウェアによって実現される。このマイクロプロセッサ（図示なし）は、１例として制御システムに配置される。以上のアルゴリズム説明は、プログラミング言語、例えばＣ＋＋において対応するプログラミング・コードが容易に実施されるように作成されている。以下、本発明により、広帯域接続用のＴＳＴスイッチをどのように構成すれば、シーケンス及びフレームの完全さがスイッチにより確保されるのかが示されている。３チャネルの広帯域接続について考察する。従って、Ｗ＝３。１フレームＣ_frame内の総タイム・スロット・ナンバーは５１２である。制御システム２は、入タイム・スロットｔ_in＝｛１５、２４３、３７２｝から出タイム・スロットｔ_out｛３６、１６７、２２１｝への３チャネル広帯域接続を確立する要求を受け取る。データをスイッチングするためのアイドル内部タイム・スロットは、ｔ_int ＝｛１８３、３２７、３７８｝である。入タイム・スロット用のフレームと内部タイム・スロット用のフレームとの間の位相差は、Δ_in＝１３である。入タイム・スロット用のフレームと出タイム・スロット用のフレームとの間の位相差は、Δ_ut＝２７６である。図１２は、この例により、どのように入タイム・スロット内のユーザ・データが内部タイム・スロット及び出タイム・スロットへ分配されるのかを概要的に示す、入タイム・スロットのフレーム、内部タイム・スロット及び出タイム・スロットのフレームの図である。位相差Δ_in＝１３及びΔ_out＝２７６は点線により示されている。タイム・スロット・ナンバー１５、２４３、３７２は入フレーム内の位置を示し、これに対してＸの位置は、タイム・スロットが到着する時間軸ｔ_intに対する時点を示す。タイム・スロット・ナンバー３６、１６７、２２１は出タイム・スロットの位置を示し、これに対してＸの位置は、出フレームに読み出される時間軸ｔ_intに対する時点を示す。制御システム２内のプロセッサは、以上で与えた入力パラメータの値から開始する本発明のよるアルゴリズムを実行する。１．入タイム・スロット・ナンバーは、図５の流れ図により内部フレームに対して正規化される。従って、正規化された入タイム・スロット・ナンバーｔ_in0 のヘルプ・ベクトルは、｛２８、２５６、３８５｝となる。２．オフセット変数δの値は、図６の流れ図に従って決定される。従って、オフセット値はδ＝１となる。３．制御メモリ２１及び２３内の記憶位置４５．ｎ、４６．ｎの形式による分配情報は、それぞれ図７ａの流れ図に従って決定される。その結果、制御情報｛３７２、１５、２４３｝は制御メモリ２１内の位置４５．｛１８３、３２７、３７８｝に配置され、また制御情報｛２２１、３６、１６７｝は制御メモリ２３内の位置４６．｛１８３、３２７、３７８｝に配置される。δ＝１なので、入タイム・スロット・ナンバー及び出タイム・スロット・ナンバーはそれぞれの制御メモリにおいて１位置だけ遷移される。例えば、入タイム・スロット・ナンバー１５は４５．１８３の代わりに位置４５．３２７、入タイム・スロット・ナンバー２４３は４５．３２７の代わりに位置４５．３７８、及び入タイム・スロット・ナンバー３７２は４５．３７８の代わりに位置４５．１８３（＋５１２）に帰結する。４．入タイム・スロット・ナンバーは、図８の流れ図に従ってオフセット変数を考慮して、出フレームに対して正規化される。従って、正規化された入タイム・スロット・ナンバーｔ_int1のヘルプ・ベクトルは、｛５１、１０２、４１９｝となる。５．基準値変数ｆｉｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔは、図９の流れ図に従って決定される。基準値変数の値は、最速入タイム・スロット（ｆａｓｔｅｓｔｉｎｃｏｍｉｎｇｔｉｍｅｓｌｏｔ）がフレーム完全さ補正機構を考慮することなく、スイッチされ得る出フレームを表す。オフセット値１を考慮して、ステップ３により決定された分配情報により、入タイム・スロット１５内のデータは、内部タイム・スロット３２７にスイッチされ、それから最も早く出フレームＢ内のタイム・スロット３６に読み出すようにスイッチされる。時間に関して、出フレームＡ内のタイム・スロット３６に読み出すためにこのデータをスイッチさせることは不可能である。しかしながら、ユーザ・データを入タイム・スロット２４３から内部タイム・スロット３７８へ、次いで出フレームＡ内の出タイム・スロット１６７へスイッチさせることは可能である。このようにして、ｆｉｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔは、出フレームＡを表す値０を獲得する。６．図１０の流れ図により、タイム・スロットが基本値０により表されたフレームに相対する後続のフレームに関連づけられているか否か、換言すれば、そのデータが出フレームＢにスイッチされる入タイム・スロットがあるか否かが判断される。図１２により、時間に関して、入タイム・スロット１５及び３７２内のデータは出フレームＢにスイッチされるべきことが分る。従って、変数Ｂ_{_none_} _{in_second_frame} は値ＦＡＬＳＥとなる。７．遅延値形式により制御情報は、図１１の流れ図に従って判断され、かつ制御メモリ２３内の位置４７．ｎに記憶される。ＮＯ＿ＤＥＬＡＹは記憶位置４７．１８３、４７．３２７に記憶され、またＤＥＬＡＹは記憶位置４７．３７８に記憶される。実際において、内部タイム・スロット３７８にスイッチされる入タイム・スロット２４３からのデータは、このデータが出フレームＡ内のタイム・スロット１６７に読み出されず、代わって出フレームＢ内のタイム・スロット１６７に読み出されるように、１フレームだけ遅延されることを意味する。このようにして、スイッチは、所望の広帯域接続用のスイッチを通して共にシーケンス及びフレームの完全さが確保されるように、設定される。入タイム・スロットＢ内の入タイム・スロット１５、２４３、３７２内のデータは、出フレームＢ内のタイム・スロット３６、１６７、２２１に同一の正逆順序により読み出される。位置４５．ｎ、４６．ｎ内の制御情報は、シーケンスの完全さが確保されるように、ユーザ・データがスイッチされるのを確実にする。位置４５．ｎ、４６．ｎ内の制御情報は、遅延情報を読み出す遅延制御ユニット２６に読み出される。この遅延情報は、各内部タイム・スロットについて、内部タイム・スロット内のユーザ・データが発信タイム・スイッチ段６．ｎ内のスピーチ・メモリ１７の第１の部分４８及び第２の部分４９のうちのいずれにスイッチされるべきかを制御する。このようにして、遅延情報は、ユーザ・データが出タイム・スロットの第１の可能フレームに出現すべきか、又は１付加フレームにより遅延されるべきかを制御する。本発明の以上の実施例は、どのように発明の概念が実現され得るかの単なる例であって、本発明がこれに限定されない。本発明の精神及び基本原理から逸脱することなく、説明したもの以外に本発明を特定形式に包含することは可能である。例えば、タイム・スロット・カウンタ回路２８は、図３の出力２９、３０及び３１に出力されるカウンタ値及び位相値を多かれ少なかれ直接発生する個別的な３個のカウンタにより実現され得る。与えられたアルゴリズムは、示されたハードウェア構成と異なるものに使用されるように、変更されてもよい。本発明の範囲は、添付する請求の範囲により定義され、更に、ここに請求され、記述された基本原理を維持する変更及び改良は本発明の範囲内にある。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者ハンソン，ウルフスウェーデン国フディンゲ，ノラングスベーゲン 74エイ

Claims

【特許請求の範囲】 1. 第１のタイム・スロットと第２のタイム・スロットとの間の接続に関係したユーザ・データをスイッチングする時間スイッチ段であって、前記ユーザ・データを記憶する通話メモリ（１７）と、前記スイッチングを制御する制御情報を記憶する制御メモリ（２３）とを備え、前記第１及び第２のタイム・スロットはそれぞれのフレームに配列されている時間スイッチ段において、前記通話メモリ（１７）は第１の部分（４８）及び第２の部分（４９）を含み、それぞれは、前記通話メモリ（１７）の前記第１の部分（４８）及び前記第２の部分（４９）が第２のタイム・スロットのそれぞれのフレームに対応するように、１フレーム内のタイム・スロット数に対応する記憶位置を有し、前記時間スイッチ段は、更に、前記制御メモリ（２３）内の少なくとも前記制御情報に基づいて遅延情報を発生する遅延制御ユニット（２６）を含み、前記遅延情報は、各第１のタイム・スロットについて、前記通話メモリ（１７）の前記第１の部分（４８）及び前記第２の部分（４９）のうちのいずれへ、前記第１のタイム・スロットにおけるユーザ・データがスイッチされるべきかを制御することを特徴とする時間スイッチ段。 2. 前記第１のタイム・スロットは、前記スイッチ段に到着するタイム・スロットに対応し、かつ前記第２のタイム・スロットは前記スイッチ段から出て行くタイム・スロットに対応することを特徴とする請求項１記載の時間スイッチ段。 3. カウンタ情報を発生するタイム・スロット・カウンタ回路（２８）を更に備え、かつ前記遅延情報は前記制御メモリ（２３）内の前記制御情報と、前記タイム・スロット・カウンタ回路（２８）からの前記カウンタ情報の決定部分とから発生されることを特徴とする請求項１又は２記載の時間スイッチ段。 4. 前記通話メモリ（１７）の一部は第２のタイム・スロットの第１のフレームに対応し、かつ前記通話メモリ（１７）の他の部分は第２のタイム・スロットの後続する第２のフレームに対応することを特徴とする請求項１記載の時間スイッチ段。 5. 制御メモリ（２３）内の前記制御情報は、各第１のタイム・スロットについて、前記第１のタイム・スロット内のユーザ・データが前記第１及び第２のフレームのうちの一方におけるいずれの第２のタイム・スロットへスイッチされるべきかを示す第１の制御データと、前記第１のタイム・スロット内のユーザ・データが前記第２のタイム・スロットの前記第１のフレームへスイッチされるべきか、又は１フレーム遅延されるべきかを表す第２の制御データとを含むことを特徴とする請求項４記載の時間スイッチ段。 6. 前記タイム・スロット・カウンタ回路（２８）は、数において２フレーム内のタイム・スロット数に対応する第１のカウンタ値をカウンタ・シーケンスに発生するカウンタ（３２）と、前記第２のタイム・スロット用のフレームと前記第１のタイム・スロット用のフレームとの間の位相差を表す距離により、前記第１のカウンタ値に相対して移相された第２のカウンタ値を発生する第１の移相手段（３５）とを含み、前記タイム・スロット・カウンタ回路（２８）からの前記カウンタ情報の決定部分が前記第２のカウンタ値の少なくとも１つを含んでいることを特徴とする請求項３記載の時間スイッチ段。 7. 前記第１の制御データ及び前記遅延情報に応答して、前記第１のタイム・スロットからのユーザ・データが記憶される前記通話メモリ（１７）内の記憶位置（４４．ｎ）をアドレス指定する第１のアドレス指定手段（１６）を含むことを特徴とする請求項５記載の時間スイッチ段。 8. 各第２の制御データは、１遅延表示ビットを含むことを特徴とする請求項５記載の時間スイッチ段。 9. 前記遅延制御ユニット（２６）は、前記制御メモリ（２３）からの制御情報、第１の制御データ及び第２の制御データと、前記第２のカウンタ値とに応答し、かつ第１の制御データと第２のカウンタ値の表示とを比較して第１の比較結果を発生する第１の比較器（３７）と、第２のカウンタ値と１フレーム内のタイム・スロット・ナンバーとを比較して第２の比較結果を発生する第２の比較器（４１）と、前記第１の比較結果と前記第２の比較結果との間の第１の排他的論理和処理を実行する一次排他的論理和ゲート（４２）と、前記第１の排他的論理和処理の結果と第２の制御データとの間の排他的論理和処理を実行して前記遅延情報を発生する二次排他的論理和ゲート（３８）とを含むことを特徴とする請求項５及び６記載の時間スイッチ段。 10．前記第２のカウンタ値の前記表示は、第２のタイム・スロットに対応することを特徴とする請求項９記載の時間スイッチ段。 11．前記タイム・スロット・カウンタ回路（２８）は、更に、前記第１のカウンタ値に応答して、１フレーム内のタイム・スロット数に等しい数だけカウンタ値の読み出しシーケンスを周期的に発生する手段（３４）を備え、前記手段（３４）からの前記読み出しカウンタ値は、第２のアドレス指定手段（２４）を制御して前記制御メモリ（２３）から前記制御情報を読み出すことを特徴とする請求項６記載の時間スイッチ段。 12．前記通話メモリ（１７）内のユーザ・データの読み出しは、前記第２のカウンタ値に依存して固定シーケンスにより周期的に実行され、各記憶位置が第２のフレーム毎に与えられた第２のタイム・スロットを表すように、各第２のタイム・スロットに１つの記憶位置であることを特徴とする請求項６記載の時間スイッチ段。 13．接続に関係し、１フレーム内の多数の入タイム・スロットに出現するユーザ・データに応答して、これらのユーザ・データを内部タイム・スロットに配置する入時間スイッチ段（５．ｎ）と、前記内部タイム・スロットを処理する中間空間スイッチ段（８）と、前記内部タィム・スロットの前記ユーザ・データを出タイム・スロットに配置する出時間スイッチ段（６．ｎ）とを備え、前記入時間スイッチ段（５．ｎ）及び前記出時間スイッチ段（６．ｎ）のうちのそれぞれが、ユーザ・データを記憶する通話メモリ（１４／１７）と、前記タイム・スロット間の前記ユーザ・データのスイッチングを制御する制御情報を記億する制御メモリ（２１／２３）とを含むスイッチ構造において、前記出時間スイッチ段（６．ｎ）内の前記通話メモリ（１７）は、前記通話メモリ（１７）の前記第１の部分（４８）及び前記第２の部分（４９）を含み、それぞれが、出タイム・スロットのそれぞれのフレームに対応するように、数において、１フレーム内のタイム・スロット数に対応する記憶位置を有し、前記スイッチ構造は、更に、前記出時間スイッチ段（６．ｎ）の前記制御メモリ（２３）内の少なくとも前記制御情報に基づいて遅延情報を発生する遅延制御ユニット（２６）を含み、前記遅延情報は、各内部タイム・スロットについて、前記内部タイム・スロット内のそのユーザ・データが、前記出時間スイッチ段（６．ｎ）内の前記通話メモリ（１７）の前記第１の部分（４８）及び前記第２の部分（４９）のうちのいずれへ、スイッチされるべきかを制御することを特徴とするスイッチ構造。 14．前記スイッチ構造は、更に、前記制御情報を供給する制御システム（２）と、カウンタ情報を発生するタイム・スロット・カウンタ回路（２８）とを備え、前記遅延情報は、前記出時間スイッチ段（６．ｎ）の前記制御メモリ（２３）内の前記制御情報、及び前記タイム・スロット・カウンタ回路（２８）からの前記カウンタ情報の第１の決定部分から発生されることを特徴とする請求項１３記載のスイッチ構造。 15．前記出時間スイッチ段（６．ｎ）の前記制御メモリ（２３）内の前記制御情報は、各内部タイム・スロットについて、１フレーム内のいずれの出タイム・スロットへ、前記内部タイム・スロット内のユーザ・データがスイッチされるべきがを示す第１の制御データと、前記内部タイム・スロット内のユーザ・データが第１のフレームへスイッチされるべきか、又は出タイム・スロットの第２のフレームへ遅延されるべきかを表す第２の制御データとを含むことを特徴とする請求項１３記載のスイッチ構造。 16．前記タイム・スロット・カウンタ回路（２８）は、数において２フレーム内のタイム・スロット数に対応する第１のカウンタ値をカウンタ・シーケンスによって発生するカウンタ（３２）と、前記出タイム・スロット用のフレームと前記内部タイム・スロット用のフレームとの間の位相差を表す距離により、前記第１のカウンタ値に相対して移相された第２のカウンタ値を発生する第１の移相手段（３５）とを含み、前記タイム・スロット・カウンタ回路（２８）からの前記制御情報の前記第１の決定部分は、前記第２のカウンタ値を含むことを特徴とする請求項１４記載のスイッチ構造。 17．前記第１の制御データ及び前記遅延情報に応答して、前記内部タイム・スロットからのユーザ・データが記憶される前記通話メモリ（１７）内の記憶位置（４４．ｎ）をアドレス指定する第１のアドレス指定手段（１６）を含むことを特徴とする請求項１５記載のスイッチ構造。 18．各第２の制御データは、１遅延表示ビットを含むことを特徴とする請求項１５記載のスイッチ構造。 19．前記遅延制御ユニット（２６）は、前記出時間スイッチ段（６．ｎ）の前記制御メモリ（２３）から、前記前記第１の制御データ及び第２の制御データの形式による制御情報と、前記第２のカウンタ値とに応答し、かつ第１の制御データと第２のカウンタ値の表示とを比較して第１の比較結果を発生する第１の比較器（３７）と、第２のカウンタ値と１フレーム内のタイム・スロット・ナンバーとを比較して第２の比較結果を発生する第２の比較器（４１）と、前記第１の比較結果と前記第２の比較結果との間の第１の排他的論理和処理を実行する一次排他的論理和ゲート（４２）と、前記第１の排他的論理和処理の結果と第２の制御データとの間の排他的論理和処理を実行して前記遅延情報を発生する二次排他的論理和ゲート（３８）とを含むことを特徴とする請求項１５及び１６記載のスイッチ構造。 20．前記第２のカウンタ値の前記表示は、第２のタイム・スロットに対応することを特徴とする請求項１９記載のスイッチ構造。 21．前記タイム・スロット・カウンタ回路（２８）は、更に、前記第１のカウンタ値に応答して、１フレーム内のタイム・スロット数に等しい数だけカウンタ値の読み出しシーケンスを周期的に発生する手段（３４）を備え、前記手段（３４）からの前記読み出しカウンタ値は、第２のアドレス指定手段（２４）を制御して前記出時間スイッチ段（６．ｎ）の前記制御メモリ（２３）から前記制御情報を読み出すことを特徴とする請求項１６記載のスイッチ構造。 22．前記出時間スイッチ段（６．ｎ）の前記通話メモリ（１７）内のユーザ・データの読み出しは、各記憶位置が第２のフレーム毎に与えられた第２のタイム・スロットを表すように、周期的に実行され、前記第２のカウンタ値に依存して固定シーケンスにより各第２のタイム・スロット毎に１記憶位置であることを特徴とする請求項１６記載のスイッチ構造。 23．接続に関係し、第１のタイム・スロットと第２のタイム・スロットとの間でユーザ・データをスイッチングする時間スイッチ段であって、前記ユーザ・データを記憶する通話メモリ（１４）と、前記スイッチングを制御する制御情報を記憶する制御メモリ（２１）とを備え、前記第１及び第２のタイム・スロットがそれぞれのフレームに配列されている時間スイッチ段において、前記通話メモリ（１４）は、第１の部分（４８）及び第２の部分（４９）を含み、それぞれは、前記第１の部分（４８）及び前記第２の部分（４９）が第２のタイム・スロットのそれぞれのフレームに対応するように、数において１フレーム内のタイム・スロット数に対応する記憶位置を有し、かつ前記時間スイッチ段は、更に、制御メモリ（２１）内の少なくとも前記制御情報に基づいて遅延情報を発生する遅延制御ユニット（２６）を含み、前記遅延情報は、各第２のタイム・スロットについて、そのユーザ・データが、前記通話メモリ（１４）の前記第１の部分（４８）及び前記第２の部分（４９）のうちのいずれかより、前記第２のタイム・スロットへスイッチされるべきかを制御することを特徴とする時間スイッチ段。 24．カウンタ情報を発生するタイム・スロット・カウンタ回路（２８）を更に備え、かつ前記遅延情報は、前記制御メモリ（２１）内の前記制御情報と、前記タイム・スロット・カウンタ回路（２８）からの前記カウンタ情報の決定部分とから発生されることを特徴とする請求項２３記載の時間スイッチ段。 25．前記第１のタイム・スロットは前記スイッチ段に到着するタイム・スロットに対応し、かつ前記第２のタイム・スロットは前記スイッチ段から出て行くタイム・スロットに対応することを特徴とする請求項２３記載の時間スイッチ段。 26．前記通話メモリ（１４）の一部は第２のタイム・スロットの第１のフレームに対応し、かつ通話メモリ（１４）の他の部分は前記第２のタイム・スロットの後続する第２のフレームに対応することを特徴とする請求項２３又は２４記載の時間スイッチ段。 27．前記制御メモリ（２１）内の前記制御情報は、各第２のタイム・スロットについて、前記通話メモリ（１４）の前記第１の部分（４８）及び前記第２の部分（４９）のうちのいずれの記憶位置から前記第２のタイム・スロットへそのユーザ・データがスイッチされるべきかを表す第１の制御データと、そのユーザ・データが前記通話メモリ（１４）の前記第１の部分（４８）又は前記第２の部分（４９）からスイッチされるべきかを表す第２の制御データとを含むことを特徴とする請求項２３又は２４記載の時間スイッチ段。 28．前記タイム・スロット・カウンタ回路（２８）は、数において２フレーム内のタイム・スロット・ナンバーに対応する第１のカウンタ値をカウンタ・シーケンスにより発生するカウンタ（３２）と、前記第２のタイム・スロット用のフレームと前記第１のタイム・スロット用のフレームとの間の位相差を表す距離により、前記第１のカウンタ値に相対して移相された第２のカウンタ値を発生する第１の移相手段（３５）とを含み、前記タイム・スロット・カウンタ回路（２８）からの前記カウンタ情報の前記決定部分は前記第２のカウンタ値を含むことを特徴とする請求項２４記載の時間スイッチ段。 29．前記遅延制御ユニット（２６）は、前記制御メモリ（２１）からの制御情報、第１の制御データ及び第２の制御データと、前記第２のカウンタ値とに応答し、かつ第１の制御データと第２のカウンタ値の表示とを比較して第１の比較結果を発生する第１の比較器（３７）と、第２のカウンタ値と１フレーム内のタイム・スロット・ナンバーとを比較して第２の比較結果を発生する第２の比較器（４１）と、前記第１の比較結果と前記第２の比較結果との間の第１の排他的論理和処理を実行する一次排他的論理和ゲート（４２）と、前記第１の排他的論理和処理の結果と第２の制御データとの間の排他的論理和処理を実行して前記遅延情報を発生する二次排他的論理和ゲート（３８）とを含むことを特徴とする請求項２７及び２８記載のスイッチ構造。 30．接続に関係し、かつ１フレーム内の多数の入タイム・スロットに出現するユーザ・データに応答して、これらのユーザ・データを内部タイム・スロットに配置する入時間スイッチ段（５．ｎ）と、前記内部タイム・スロットを処理する中間空間スイッチ段（８）と、前記内部タイム・スロットの前記ユーザ・データを出タイム・スロットに配置する出時間スイッチ段（６．ｎ）とを備え、前記入時間スイッチ段（５．ｎ）及び前記出時間スイッチ段（６．ｎ）のうちのそれぞれが、ユーザ・データを記憶する通話メモリ（１４／１７）と、制御情報を記憶する制御メモリ（２１／２３）とを含むスイッチ構造において、前記入時間スイッチ段（５．ｎ）内の前記通話メモリ（１４）は、第１の部分（４８）及び第２の部分（４９）を含み、前記第１の部分（４８）及び前記第２の部分（４９）が内部タイム・スロットのそれぞれのフレームに対応するように、数において１フレーム内のタイム・スロット数に対応する記憶位置を有し、前記スイッチ構造は、更に、前記入時間スイッチ段（５．ｎ）の前記制御メモリ（２１）内の少なくとも前記制御情報に基づいて遅延情報を発生する遅延制御ユニット（２６）を含み、前記遅延情報は、各内部タイム・スロットについて、そのユーザ・データが、前記入時間スイッチ段（５．ｎ）内の前記通話メモリ（１４）の前記第１の部分（４８）及び前記第２の部分（４９）のうちのいずれから、前記内部タイム・スロットへスイッチされるべきかを制御することを特徴とするスイッチ構造。 31．前記スイッチ構造は、更に、前記制御情報を供給する制御システム（２）と、カウンタ情報を発生するタイム・スロット・カウンタ回路（２８）とを備え、前記遅延情報は、前記入時間スイッチ段（５．ｎ）の前記制御メモリ（２１）内の前記制御情報、及び前記タイム・スロット・カウンタ回路（２８）からの前記カウンタ情報の第１の決定部分に基づいて発生されることを特徴とする請求項３０記載のスイッチ構造。 32．前記入時間スイッチ段（５．ｎ）の前記制御メモリ（２１）内の前記制御情報は、各内部タイム・スロットについて、そのユーザ・データが、前記通話メモリ（１４）の前記第１の部分（４８）及び前記第２の部分（４９）のうちの１つ内のいずれの記憶位置から、前記内部タイム・スロットへスイッチされるべきかを示す第１の制御データと、そのユーザ・データが前記通話メモリ（１４）の前記第１の部分（４８）からスイッチされるべきか又は前記第２の部分（４９）からスイッチされるべきかを表す第２の制御データとを含むことを特徴とする請求項３０記載のスイッチ構造。 33．前記タイム・スロット・カウンタ回路（２８）は、数において２フレーム内のタイム・スロット・ナンバーに対応する第１のカウンタ値をカウンタ・シーケンスにより発生するカウンタ（３２）と、前記内部タイム・スロット用のフレームと前記入タイム・スロット用のフレームとの間の位相差を表す距離により、前記第１のカウンタ値に相対して移相された第２のカウンタ値を発生する第１の移相手段（３５）とを含み、前記タイム・スロット・カウンタ回路（２８）からの前記制御情報の前記第１の決定部分は、前記第２のカウンタ値を含むことを特徴とする請求項３１記載のスイッチ構造。 34．前記遅延制御ユニット（２６）は、前記入時間スイッチ段（５．ｎ）の前記制御メモリ（２１）からの前記第１の制御データ及び第２の制御データの形式による制御情報と前記第２のカウンタ値とに応答し、かつ第１の制御データと第２のカウンタ値の表示とを比較して第１の比較結果を発生する第１の比較器（３７）と、第２のカウンタ値と１フレーム内のタイム・スロット数とを比較して第２の比較結果を発生する第２の比較器（４１）と、前記第１の比較結果と前記第２の比較結果との間の第１の排他的論理和処理を実行する一次排他的論理和ゲート（４２）と、前記第１の排他的論理和処理の結果と第２の制御データとの間の排他的論理和処理を実行して前記遅延情報を発生する二次排他的論理和ゲート（３８）とを含むことを特徴とする請求項３２及び３３記載のスイッチ構造。 35．前記入時間スイッチ段（５．ｎ）の前記通話メモリ（１４）内へのユーザ・データの書き込みは、前記第２のカウンタ値に依存して固定シーケンスにより周期的に実行され、各記憶位置が第２のフレーム毎に与えられた入タイム・スロットを表すように、第２のタイム・スロット毎に１記憶位置であることを特徴とする請求項３３記載のスイッチ構造。