JP2919432B2 - 時間型スイッチ装置 - Google Patents
時間型スイッチ装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、データ通信システ
ムにおけるクロスコネクト、時分割多重化装置に用いら
れて、データ通信を中断せずに入出力の伝送データのチ
ャネルを入れ替える（以下、単にチャネル変換と記載す
る）時間型スイッチ装置に関する。
ムにおけるクロスコネクト、時分割多重化装置に用いら
れて、データ通信を中断せずに入出力の伝送データのチ
ャネルを入れ替える（以下、単にチャネル変換と記載す
る）時間型スイッチ装置に関する。
【０００２】
【従来の技術】従来、時間型スイッチは、例えば、特開
平７ー２３４３４号号公報に示されるように、データ通
信システムにおけるクロスコネクト、時分割多重化装置
に用いられて、データ通信を中断せずにチャネル変換を
行う目的で用いられている。
平７ー２３４３４号号公報に示されるように、データ通
信システムにおけるクロスコネクト、時分割多重化装置
に用いられて、データ通信を中断せずにチャネル変換を
行う目的で用いられている。
【０００３】図３は従来の時間型スイッチの構成を示す
ブロック図である。図３において、この時間型スイッチ
２は、複数チャネルの伝送データが時分割多重化されて
伝送される入出力ハイウェイ３，４と、この入力ハイウ
ェイ３から入力された伝送データを一時的に記憶し、こ
の後、チャネル変換して読み出して出力ハイウェイ４へ
送出するデータメモリ７とを有している。
ブロック図である。図３において、この時間型スイッチ
２は、複数チャネルの伝送データが時分割多重化されて
伝送される入出力ハイウェイ３，４と、この入力ハイウ
ェイ３から入力された伝送データを一時的に記憶し、こ
の後、チャネル変換して読み出して出力ハイウェイ４へ
送出するデータメモリ７とを有している。
【０００４】また、この時間型スイッチは入力ハイウェ
イ３上のチャネルごとの伝送データを記憶するデータメ
モリ用アドレスカウンタ８と、チャネルごとの伝送デー
タを記憶し、及び、この記憶した伝送データを送出する
コントロールメモリ９と、出力ハイウェイ４へチャネル
変換した伝送データを送出するためのコントロールメモ
リ用アドレスカウンタ１０とを有している。
イ３上のチャネルごとの伝送データを記憶するデータメ
モリ用アドレスカウンタ８と、チャネルごとの伝送デー
タを記憶し、及び、この記憶した伝送データを送出する
コントロールメモリ９と、出力ハイウェイ４へチャネル
変換した伝送データを送出するためのコントロールメモ
リ用アドレスカウンタ１０とを有している。
【０００５】更に、この時間型スイッチ２は伝送データ
の記憶や転送の制御を行う制御部１１と、書替アドレス
をラッチするアドレスラッチ部１２とを有し、更に、デ
ータの出力指示を送出するアドレス比較部１３と、フレ
ームクロック信号ＣＫ６をラッチするデータラッチ部１
４とを有している。
の記憶や転送の制御を行う制御部１１と、書替アドレス
をラッチするアドレスラッチ部１２とを有し、更に、デ
ータの出力指示を送出するアドレス比較部１３と、フレ
ームクロック信号ＣＫ６をラッチするデータラッチ部１
４とを有している。
【０００６】次に、この従来例の動作について説明す
る。
る。
【０００７】図４は従来例の時間型スイッチにおけるチ
ャネル変換動作を説明するための図であり、図５は従来
例の時間型スイッチにおけるチャネル変換の他の動作を
説明するための図である。更に、図６は従来例の時間型
スイッチにおけるチャネル変換の、更に他の動作を説明
するための図である。
ャネル変換動作を説明するための図であり、図５は従来
例の時間型スイッチにおけるチャネル変換の他の動作を
説明するための図である。更に、図６は従来例の時間型
スイッチにおけるチャネル変換の、更に他の動作を説明
するための図である。
【０００８】図３から図６において、この時間型スイッ
チ２には外部から供給されるマスタクロック信号ＣＫ５
及び外部から入力され、入力ハイウェイ３のチャネル番
号０の伝送データの位置を示すためのフレームクロック
信号ＣＫ６が入力される。そして、例えば、図４に示す
ようにチャネル（番号、Ｎｏ）７，１７の伝送データの
チャネル変換を行う場合、コントロールメモリ９の内容
を変換するチャネルのアドレス及び伝送データを相互に
入れ替えて設定する。最初に各チャネルの伝送データが
データメモリ７で記憶される。この場合のデータメモリ
７に記憶するための書込アドレスは、データメモリ用ア
ドレスカウンタ８によって入力ハイウェイ３上の時分割
多重化による伝送データのチャネルの番号が入力される
ため図５に示すようにアドレス０にはチャネル０の伝送
データＡが記憶され、以下、アドレス１にはチャネル１
の伝送データＢが記憶されるように順次、アドレス１９
にはチャネル１９の伝送データＴが記憶される。
チ２には外部から供給されるマスタクロック信号ＣＫ５
及び外部から入力され、入力ハイウェイ３のチャネル番
号０の伝送データの位置を示すためのフレームクロック
信号ＣＫ６が入力される。そして、例えば、図４に示す
ようにチャネル（番号、Ｎｏ）７，１７の伝送データの
チャネル変換を行う場合、コントロールメモリ９の内容
を変換するチャネルのアドレス及び伝送データを相互に
入れ替えて設定する。最初に各チャネルの伝送データが
データメモリ７で記憶される。この場合のデータメモリ
７に記憶するための書込アドレスは、データメモリ用ア
ドレスカウンタ８によって入力ハイウェイ３上の時分割
多重化による伝送データのチャネルの番号が入力される
ため図５に示すようにアドレス０にはチャネル０の伝送
データＡが記憶され、以下、アドレス１にはチャネル１
の伝送データＢが記憶されるように順次、アドレス１９
にはチャネル１９の伝送データＴが記憶される。
【０００９】また、出力ハイウェイ４上へ各チャネルの
伝送データを出力する際には、その時点で伝送データを
出力すべきチャネル番号が、コントロールメモリ用アド
レスカウンタ１０からのコントロールメモリ９に対する
読出アドレスとなる。この読出アドレスによってコント
ロールメモリ９がアドレスを出力し、このアドレスがデ
ータメモリ７に対する読出アドレスとなる。
伝送データを出力する際には、その時点で伝送データを
出力すべきチャネル番号が、コントロールメモリ用アド
レスカウンタ１０からのコントロールメモリ９に対する
読出アドレスとなる。この読出アドレスによってコント
ロールメモリ９がアドレスを出力し、このアドレスがデ
ータメモリ７に対する読出アドレスとなる。
【００１０】すなわち、チャネル７への伝送データを出
力ハイウェイ４へ送出する場合、図６に示すようにコン
トロールメモリ９の読出アドレスの値はチャネルの番号
と同一のアドレス７となる。このためコントロールメモ
リ９から読み出した値は図６に示すようにアドレス１７
となり、このアドレス１７がデータメモリ７の読出アド
レスとなる。このため、先に記憶したチャネル１７の伝
送データＲが出力ハイウェイ４にチャネル変換して出力
される。
力ハイウェイ４へ送出する場合、図６に示すようにコン
トロールメモリ９の読出アドレスの値はチャネルの番号
と同一のアドレス７となる。このためコントロールメモ
リ９から読み出した値は図６に示すようにアドレス１７
となり、このアドレス１７がデータメモリ７の読出アド
レスとなる。このため、先に記憶したチャネル１７の伝
送データＲが出力ハイウェイ４にチャネル変換して出力
される。
【００１１】同時に図４に示すようにチャネル１７への
伝送データを出力ハイウェイ４へ送出する場合は、アド
レス１７がコントロールメモリ９の読出アドレスとなる
ため、データメモリ７の読出アドレスの値がアドレス７
となり、先に記憶したチャネル７の伝送データＧが出力
ハイウェイ４に送出される。したがって、チャネル７の
伝送データＧがチャネル１７に転送され、かつ、チャネ
ル１７の伝送データＲが転送されてチャネル７，１７と
の間でチャネル変換が行われる。
伝送データを出力ハイウェイ４へ送出する場合は、アド
レス１７がコントロールメモリ９の読出アドレスとなる
ため、データメモリ７の読出アドレスの値がアドレス７
となり、先に記憶したチャネル７の伝送データＧが出力
ハイウェイ４に送出される。したがって、チャネル７の
伝送データＧがチャネル１７に転送され、かつ、チャネ
ル１７の伝送データＲが転送されてチャネル７，１７と
の間でチャネル変換が行われる。
【００１２】次に、チャネル７，１６をチャネル変換す
る場合について説明する。
る場合について説明する。
【００１３】チャネル７，１６の変換を行うためには、
コントロールメモリ９の内容を図６に示すように設定す
る。ここでコントロールメモリ９は常時、データメモリ
７から読み出されているため、任意のタイミングでコン
トロールメモリ９に記憶した伝送データをチャネル変換
する場合、その間のデータメモリ７がコントロールメモ
リ９の記憶内容を読み出すことが出来ないため、他のチ
ャネル変換が出来なくなる。
コントロールメモリ９の内容を図６に示すように設定す
る。ここでコントロールメモリ９は常時、データメモリ
７から読み出されているため、任意のタイミングでコン
トロールメモリ９に記憶した伝送データをチャネル変換
する場合、その間のデータメモリ７がコントロールメモ
リ９の記憶内容を読み出すことが出来ないため、他のチ
ャネル変換が出来なくなる。
【００１４】そこでデータメモリ７がチャネル変換を行
う伝送データを出力ハイウェイ４に送出する際に、コン
トロールメモリ９の記憶内容のチャネル変換を行えば、
他のチャネル変換に対する支障がなくなり、そのチャネ
ル変換が出来るようになる。例えば、データメモリ７が
出力ハイウェイ４にチャネル７への伝送データを送出す
る場合、すなわち、コントロールメモリ用アドレスカウ
ンタ１０の出力がアドレス７の場合にコントロールメモ
リ９の記憶内容をアドレス１６にチャネル変換すると同
時にデータメモリ７にもアドレス１６を読出アドレスと
して出力する。この動作は以下である。まず、制御部１
１はアドレスラッチ部１２及びデータラッチ部１４に対
してコントロールメモリ９を書き替えるアドレス７とデ
ータ１６を出力する。アドレスラッチ部１２は、その書
替アドレス７をラッチして記憶し、同様にデータラッチ
部１４はデータ１６をラッチして記憶する。
う伝送データを出力ハイウェイ４に送出する際に、コン
トロールメモリ９の記憶内容のチャネル変換を行えば、
他のチャネル変換に対する支障がなくなり、そのチャネ
ル変換が出来るようになる。例えば、データメモリ７が
出力ハイウェイ４にチャネル７への伝送データを送出す
る場合、すなわち、コントロールメモリ用アドレスカウ
ンタ１０の出力がアドレス７の場合にコントロールメモ
リ９の記憶内容をアドレス１６にチャネル変換すると同
時にデータメモリ７にもアドレス１６を読出アドレスと
して出力する。この動作は以下である。まず、制御部１
１はアドレスラッチ部１２及びデータラッチ部１４に対
してコントロールメモリ９を書き替えるアドレス７とデ
ータ１６を出力する。アドレスラッチ部１２は、その書
替アドレス７をラッチして記憶し、同様にデータラッチ
部１４はデータ１６をラッチして記憶する。
【００１５】次に、アドレスラッチ部１２はアドレス比
較部１３にコントロールメモリ用アドレスカウンタ１０
の値とラッチした値とを比較するように指示する。両者
の値が一致した場合、すなわち、データメモリ７がチャ
ネル７に対する伝送データを出力する場合、アドレス比
較部１３はデータラッチ部１４にデータの出力指示を送
出する。
較部１３にコントロールメモリ用アドレスカウンタ１０
の値とラッチした値とを比較するように指示する。両者
の値が一致した場合、すなわち、データメモリ７がチャ
ネル７に対する伝送データを出力する場合、アドレス比
較部１３はデータラッチ部１４にデータの出力指示を送
出する。
【００１６】次に、データラッチ部１４はアドレス比較
部１３からの指示によってコントロールメモリ９及びデ
ータメモリ７間のバスラインにアドレス１６の伝送デー
タを送出して、コントロールメモリ９に書き込む。この
結果、コントロールメモリ９の記憶内容がチャネル変換
される。同様にしてコントロールメモリ９のアドレス１
６の値をアドレス７にチャネル変換する。これによって
伝送データがチャネル変換される。
部１３からの指示によってコントロールメモリ９及びデ
ータメモリ７間のバスラインにアドレス１６の伝送デー
タを送出して、コントロールメモリ９に書き込む。この
結果、コントロールメモリ９の記憶内容がチャネル変換
される。同様にしてコントロールメモリ９のアドレス１
６の値をアドレス７にチャネル変換する。これによって
伝送データがチャネル変換される。
【００１７】
【発明が解決しようとする課題】このような上記従来例
の時間型スイッチ装置では、コントロールメモリ用アド
レスカウンタと、書き替えを行うコントロールメモリと
のアドレスを比較して一致するまで待機するため、一つ
のチャネル変換に時間を要する。この結果、チャネル変
換が多いと、その全部の終了時間が多大になり、この間
に多くの伝送データのチャネル変換ができず、そのデー
タ通信が中断してしまう欠点がある。
の時間型スイッチ装置では、コントロールメモリ用アド
レスカウンタと、書き替えを行うコントロールメモリと
のアドレスを比較して一致するまで待機するため、一つ
のチャネル変換に時間を要する。この結果、チャネル変
換が多いと、その全部の終了時間が多大になり、この間
に多くの伝送データのチャネル変換ができず、そのデー
タ通信が中断してしまう欠点がある。
【００１８】本発明は上記の点にかんがみてなされたも
ので、データ通信が中断することなく、短時間で全ての
伝送データのチャネル変換が可能になり、そのデータ伝
送の効率が向上する時間型スイッチ装置の提供を目的と
する。
ので、データ通信が中断することなく、短時間で全ての
伝送データのチャネル変換が可能になり、そのデータ伝
送の効率が向上する時間型スイッチ装置の提供を目的と
する。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は時分割多重化による伝送データのチャネル
変換を行う時間型スイッチ装置であり、入力されるチャ
ネルごとの伝送データを順次記憶し、アドレス値が零に
なる通知によって、先に記憶した伝送データを読み出
し、かつ、この書き込みの変換を行って、１回のフレー
ムクロック信号でメモリの内容を全て書き替える変換処
理手段を有することを特徴としている。
に、本発明は時分割多重化による伝送データのチャネル
変換を行う時間型スイッチ装置であり、入力されるチャ
ネルごとの伝送データを順次記憶し、アドレス値が零に
なる通知によって、先に記憶した伝送データを読み出
し、かつ、この書き込みの変換を行って、１回のフレー
ムクロック信号でメモリの内容を全て書き替える変換処
理手段を有することを特徴としている。
【００２０】また、本発明の時間型スイッチ装置は前記
変換処理手段として、伝送データを送受信する通信線路
と、入力されるチャネルごとの伝送データを記憶する第
１記憶手段と、第１記憶手段のアドレス零から書き込む
ための情報を記憶する第２記憶手段と、第１記憶手段で
のアドレス零を通知する通知手段と、書き込みデータを
順次読み出して第１記憶手段に書き込む書込手段とを有
するものである。
変換処理手段として、伝送データを送受信する通信線路
と、入力されるチャネルごとの伝送データを記憶する第
１記憶手段と、第１記憶手段のアドレス零から書き込む
ための情報を記憶する第２記憶手段と、第１記憶手段で
のアドレス零を通知する通知手段と、書き込みデータを
順次読み出して第１記憶手段に書き込む書込手段とを有
するものである。
【００２１】更に、本発明の時間型スイッチ装置は前記
通信線路が、複数チャネルのデータが時分割多重化され
て伝送される入出力ハイウェイであることを特徴として
いる。本発明の時間型スイッチ装置は前記第１記憶手段
として、通信線路からのチャネルごとの伝送データを変
換のために一時的に記憶し、かつ、出力ハイウェイへ送
出するデータメモリと、入力ハイウェイからのチャネル
ごとの伝送データを記憶するデータメモリ用アドレスカ
ウンタとを有することを特徴としている。
通信線路が、複数チャネルのデータが時分割多重化され
て伝送される入出力ハイウェイであることを特徴として
いる。本発明の時間型スイッチ装置は前記第１記憶手段
として、通信線路からのチャネルごとの伝送データを変
換のために一時的に記憶し、かつ、出力ハイウェイへ送
出するデータメモリと、入力ハイウェイからのチャネル
ごとの伝送データを記憶するデータメモリ用アドレスカ
ウンタとを有することを特徴としている。
【００２２】本発明の時間型スイッチ装置は、第２記憶
手段、通知手段及び書込手段として、伝送データの記憶
及び記憶データを送出するコントロールメモリと、出力
ハイウェイへ変換した伝送データを送出するためのコン
トロールメモリ用アドレスカウンタと、チャネル変換さ
れた記憶内容を転送する順次転送部と、チャネル変換す
る伝送データをコントロールメモリと同一順序で記憶
し、順次転送部へ送出するための記憶部を備えて記憶及
び転送の制御を行う制御部とを有することを特徴として
いる。
手段、通知手段及び書込手段として、伝送データの記憶
及び記憶データを送出するコントロールメモリと、出力
ハイウェイへ変換した伝送データを送出するためのコン
トロールメモリ用アドレスカウンタと、チャネル変換さ
れた記憶内容を転送する順次転送部と、チャネル変換す
る伝送データをコントロールメモリと同一順序で記憶
し、順次転送部へ送出するための記憶部を備えて記憶及
び転送の制御を行う制御部とを有することを特徴として
いる。
【００２３】本発明の時間型スイッチ装置は、この装置
がデータ通信システムにおけるクロスコネクト、時分割
多重化装置に適用されるものである。
がデータ通信システムにおけるクロスコネクト、時分割
多重化装置に適用されるものである。
【００２４】この発明の構成では、時分割多重化による
伝送データを順次記憶し、アドレス値が零になる通知に
よって、先に記憶したデータを順次読み出し、かつ、こ
の書き込むチャネル変換を行っている。したがって、１
回のフレームクロック信号でメモリの内容を全て書き替
えることが可能になり、この結果、データ通信が中断す
ることなく、短時間で全ての伝送データのチャネル変換
が可能になり、そのデータ伝送の効率が向上する。
伝送データを順次記憶し、アドレス値が零になる通知に
よって、先に記憶したデータを順次読み出し、かつ、こ
の書き込むチャネル変換を行っている。したがって、１
回のフレームクロック信号でメモリの内容を全て書き替
えることが可能になり、この結果、データ通信が中断す
ることなく、短時間で全ての伝送データのチャネル変換
が可能になり、そのデータ伝送の効率が向上する。
【００２５】
【発明の実施の形態】以下、本発明を図面に基づいて説
明する。
明する。
【００２６】図１は本発明の時間型スイッチ装置の実施
形態における構成を示すブロック図である。図１におい
て、この時間型スイッチ２０は、複数チャネルの時分割
多重化した伝送データを入出力する入出力ハイウェイ２
２，２３と、この入力ハイウェイ２２から入力された複
数のチャネルに時分割多重化した伝送データをチャネル
変換のために一時的に記憶し、かつ、出力ハイウェイ２
３から出力するデータメモリ２６と、入力ハイウェイ２
２からの伝送データを記憶するデータメモリ用アドレス
カウンタ２７とを有している。
形態における構成を示すブロック図である。図１におい
て、この時間型スイッチ２０は、複数チャネルの時分割
多重化した伝送データを入出力する入出力ハイウェイ２
２，２３と、この入力ハイウェイ２２から入力された複
数のチャネルに時分割多重化した伝送データをチャネル
変換のために一時的に記憶し、かつ、出力ハイウェイ２
３から出力するデータメモリ２６と、入力ハイウェイ２
２からの伝送データを記憶するデータメモリ用アドレス
カウンタ２７とを有している。
【００２７】更に、この時間型スイッチ２０は、伝送デ
ータを記憶し、かつ、記憶データを送出するコントロー
ルメモリ２８と、出力ハイウェイ２３へチャネル変換し
た伝送データを送出するためのコントロールメモリ用ア
ドレスカウンタ２９と、チャネル変換された記憶内容を
転送する順次転送部３０と、伝送データの記憶や転送の
制御を行う制御部３１と、この制御部３１内に設けら
れ、伝送データをコントロールメモリ２８と同一順序で
記憶し、順次転送部３０が転送を行うための記憶部３１
ａとを有している。
ータを記憶し、かつ、記憶データを送出するコントロー
ルメモリ２８と、出力ハイウェイ２３へチャネル変換し
た伝送データを送出するためのコントロールメモリ用ア
ドレスカウンタ２９と、チャネル変換された記憶内容を
転送する順次転送部３０と、伝送データの記憶や転送の
制御を行う制御部３１と、この制御部３１内に設けら
れ、伝送データをコントロールメモリ２８と同一順序で
記憶し、順次転送部３０が転送を行うための記憶部３１
ａとを有している。
【００２８】次に、この実施形態の動作について説明す
る。
る。
【００２９】図２は実施形態の動作におけるコントロー
ルメモリでのチャネル変換状態を示す図である。図１及
び図２において、この時間型スイッチ２０には外部から
ハイウェイデータのクロック信号であるマスタクロック
信号ＣＫ１４及び入力ハイウェイ２２のチャネル番号０
の伝送データの位置を示すためのフレームクロック信号
ＣＫ１５が入力される。
ルメモリでのチャネル変換状態を示す図である。図１及
び図２において、この時間型スイッチ２０には外部から
ハイウェイデータのクロック信号であるマスタクロック
信号ＣＫ１４及び入力ハイウェイ２２のチャネル番号０
の伝送データの位置を示すためのフレームクロック信号
ＣＫ１５が入力される。
【００３０】データメモリ２６が、入力ハイウェイ２２
から入力されたデータをチャネル変換のために一時的に
記憶する。そしてデータメモリ２６がデータメモリ用ア
ドレスカウンタ２７からのアドレスに対応して入力ハイ
ウェイ２２の伝送データを書き込んで一度記憶する。こ
の後、コントロールメモリ２８が、この伝送データに対
応するアドレスに記憶していたデータメモリ用アドレス
カウンタ２７の値を読み出して出力ハイウェイ２３に送
出する動作をマスタクロック信号ＣＫ１４の１クロック
信号ごとに繰り返す。
から入力されたデータをチャネル変換のために一時的に
記憶する。そしてデータメモリ２６がデータメモリ用ア
ドレスカウンタ２７からのアドレスに対応して入力ハイ
ウェイ２２の伝送データを書き込んで一度記憶する。こ
の後、コントロールメモリ２８が、この伝送データに対
応するアドレスに記憶していたデータメモリ用アドレス
カウンタ２７の値を読み出して出力ハイウェイ２３に送
出する動作をマスタクロック信号ＣＫ１４の１クロック
信号ごとに繰り返す。
【００３１】また、データメモリ用アドレスカウンタ２
７が入力ハイウェイ２２の複数チャネルに時分割多重化
された伝送データを記憶し、かつ、コントロールメモリ
用アドレスカウンタ２９が出力ハイウェイ２３にチャネ
ル変換した伝送データを送出する。更に、マスタクロッ
ク信号ＣＫ１４及びフレームクロック信号ＣＫ１５に基
づいて現在の入力ハイウェイ２２の伝送データが、どの
チャネルであるかを示すアドレス情報を送出する。例え
ば、チャネル３の場合は、アドレス３となる。なお、コ
ントロールメモリ用アドレスカウンタ２９は、アドレス
０を順次転送部３０へ通知するためのカウントスタート
信号も送出する。
７が入力ハイウェイ２２の複数チャネルに時分割多重化
された伝送データを記憶し、かつ、コントロールメモリ
用アドレスカウンタ２９が出力ハイウェイ２３にチャネ
ル変換した伝送データを送出する。更に、マスタクロッ
ク信号ＣＫ１４及びフレームクロック信号ＣＫ１５に基
づいて現在の入力ハイウェイ２２の伝送データが、どの
チャネルであるかを示すアドレス情報を送出する。例え
ば、チャネル３の場合は、アドレス３となる。なお、コ
ントロールメモリ用アドレスカウンタ２９は、アドレス
０を順次転送部３０へ通知するためのカウントスタート
信号も送出する。
【００３２】また、コントロールメモリ２８は伝送デー
タを記憶し、かつ、記憶データを送出する。制御部３１
はコントロールメモリ２８での伝送データを内部の記憶
部３１ａへコントロールメモリ２８と同一の順序で記憶
しており、伝送データをチャネル変換する必要がある場
合には、記憶部３１ａの記憶内容をチャネル変換し、順
次転送部３０に、その転送要求を送出する。
タを記憶し、かつ、記憶データを送出する。制御部３１
はコントロールメモリ２８での伝送データを内部の記憶
部３１ａへコントロールメモリ２８と同一の順序で記憶
しており、伝送データをチャネル変換する必要がある場
合には、記憶部３１ａの記憶内容をチャネル変換し、順
次転送部３０に、その転送要求を送出する。
【００３３】順次転送部３０は制御部３１からの転送要
求を受け取るとフレームスタート信号が入力されるまで
待機し、このフレームスタート信号が入力されると制御
部３１内の記憶部３１ａから順次伝送データを読み出し
て、その値をコントロールメモリ２８及びデータメモリ
２６間のバスラインに出力する処理を、入出力ハイウェ
イ２２，２３の時分割多重化したチャネル数に対応し
て、そのマスタクロック信号ＣＫ１４の１クロック信号
ごとに繰り返す。
求を受け取るとフレームスタート信号が入力されるまで
待機し、このフレームスタート信号が入力されると制御
部３１内の記憶部３１ａから順次伝送データを読み出し
て、その値をコントロールメモリ２８及びデータメモリ
２６間のバスラインに出力する処理を、入出力ハイウェ
イ２２，２３の時分割多重化したチャネル数に対応し
て、そのマスタクロック信号ＣＫ１４の１クロック信号
ごとに繰り返す。
【００３４】このような動作にあって時間型スイッチ２
０では伝送データをチャネル変換するために、コントロ
ールメモリ２８の記憶内容をチャネル変換する。この記
憶内容のチャネル変換は、まず、制御部３１の記憶部３
１ａが図２に示す新しい伝送データをアドレスの順序で
記憶する。次に、制御部３１は順次転送部３０へ転送要
求を送出する。この転送要求を受け取った順次転送部３
０が、コントロールメモリ用アドレスカウンタ２９から
のフレームスタート信号の入力待機になる。
０では伝送データをチャネル変換するために、コントロ
ールメモリ２８の記憶内容をチャネル変換する。この記
憶内容のチャネル変換は、まず、制御部３１の記憶部３
１ａが図２に示す新しい伝送データをアドレスの順序で
記憶する。次に、制御部３１は順次転送部３０へ転送要
求を送出する。この転送要求を受け取った順次転送部３
０が、コントロールメモリ用アドレスカウンタ２９から
のフレームスタート信号の入力待機になる。
【００３５】コントロールメモリ用アドレスカウンタ２
９は、ここから出力するアドレス０の時点でフレームス
タート信号を順次転送部３０へ出力する。制御部３１
は、フレームスタート信号が入力されると制御部３１内
の記憶部３１ａに記憶しているコントロールメモリ２８
を書き込むべきデータを読み出して、その値をコントロ
ールメモリ２８とデータメモリ２６との間のバスライン
に出力し、コントロールメモリ２８に対してバスライン
上のデータを書き込むように、その指示制御を行う。
９は、ここから出力するアドレス０の時点でフレームス
タート信号を順次転送部３０へ出力する。制御部３１
は、フレームスタート信号が入力されると制御部３１内
の記憶部３１ａに記憶しているコントロールメモリ２８
を書き込むべきデータを読み出して、その値をコントロ
ールメモリ２８とデータメモリ２６との間のバスライン
に出力し、コントロールメモリ２８に対してバスライン
上のデータを書き込むように、その指示制御を行う。
【００３６】この場合、コントロールメモリ用アドレス
カウンタ２９はアドレス０を出力しており、バスライン
上には記憶部３１ａに記憶している最初のデータ、すな
わち、コントロールメモリ２８のアドレス０に書き込む
ための伝送データ１が出力されており、コントロールメ
モリ２８のアドレス０にはアドレス１が書き込まれる。
また、同時にデータメモリ２６はバスライン上のデータ
１をアドレスとするデータメモリ２６の記憶内容を出力
ハイウェイ２３上に出力する。続いて、マスタクロック
信号ＣＫ１４における１クロック信号が進むと順次転送
部３０は、制御部３１内の記憶部３１ａに記憶されてい
るコントロールメモリ２８に書き込むべき、次のデータ
読み出して、その値をコントロールメモリ２８及びデー
タメモリ２６間のバスラインに出力する。かつ、コント
ロールメモリ２８に対してバスライン上のデータメモリ
２６を書き込む指示を行うために、コントロールメモリ
２８のアドレス１に０値が書き込まれる。この処理を制
御部３１が入出力ハイウェイ２２，２３の多重化チャネ
ル数に対応し、かつ、マスタクロック信号ＣＫ１４の１
クロック信号ごとに繰り返し行う。
カウンタ２９はアドレス０を出力しており、バスライン
上には記憶部３１ａに記憶している最初のデータ、すな
わち、コントロールメモリ２８のアドレス０に書き込む
ための伝送データ１が出力されており、コントロールメ
モリ２８のアドレス０にはアドレス１が書き込まれる。
また、同時にデータメモリ２６はバスライン上のデータ
１をアドレスとするデータメモリ２６の記憶内容を出力
ハイウェイ２３上に出力する。続いて、マスタクロック
信号ＣＫ１４における１クロック信号が進むと順次転送
部３０は、制御部３１内の記憶部３１ａに記憶されてい
るコントロールメモリ２８に書き込むべき、次のデータ
読み出して、その値をコントロールメモリ２８及びデー
タメモリ２６間のバスラインに出力する。かつ、コント
ロールメモリ２８に対してバスライン上のデータメモリ
２６を書き込む指示を行うために、コントロールメモリ
２８のアドレス１に０値が書き込まれる。この処理を制
御部３１が入出力ハイウェイ２２，２３の多重化チャネ
ル数に対応し、かつ、マスタクロック信号ＣＫ１４の１
クロック信号ごとに繰り返し行う。
【００３７】したがって、コントロールメモリ２８の全
てのアドレスは、フレームクロック信号ＣＫ１５の１ク
ロック信号時間で、制御部３１の記憶部３１ａに記憶さ
れているデータへ順次書き替えられる。
てのアドレスは、フレームクロック信号ＣＫ１５の１ク
ロック信号時間で、制御部３１の記憶部３１ａに記憶さ
れているデータへ順次書き替えられる。
【００３８】このような処理によってフレームクロック
信号ＣＫ１５の１クロック信号の時間でコントロールメ
モリ２８の記憶内容を全てチャネル変換する。
信号ＣＫ１５の１クロック信号の時間でコントロールメ
モリ２８の記憶内容を全てチャネル変換する。
【００３９】
【発明の効果】以上説明したように、本発明の時間型ス
イッチ装置によれば、時分割多重化による伝送データを
順次記憶し、アドレス値が零になる通知によって、先に
記憶したデータを順次読み出し、かつ、この書き込むチ
ャネル変換を行っている。
イッチ装置によれば、時分割多重化による伝送データを
順次記憶し、アドレス値が零になる通知によって、先に
記憶したデータを順次読み出し、かつ、この書き込むチ
ャネル変換を行っている。
【００４０】したがって、１回のフレームクロック信号
でメモリの内容を全て書き替えることが可能になる。こ
の結果、データ通信が中断することなく、短時間で全て
の伝送データのチャネル変換が可能になり、そのデータ
伝送の効率が向上する。
でメモリの内容を全て書き替えることが可能になる。こ
の結果、データ通信が中断することなく、短時間で全て
の伝送データのチャネル変換が可能になり、そのデータ
伝送の効率が向上する。
【図１】本発明の時間型スイッチ装置の実施形態におけ
る構成を示すブロック図である。
る構成を示すブロック図である。
【図２】実施形態の動作におけるコントロールメモリで
のチャネル変換を説明するための図である。
のチャネル変換を説明するための図である。
【図３】従来例の時間型スイッチの構成を示すブロック
図である。
図である。
【図４】従来例の時間型スイッチにおける伝送データの
チャネル変換の動作を説明するための図である。
チャネル変換の動作を説明するための図である。
【図５】従来例の時間型スイッチにおける伝送データの
チャネル変換の他の動作を説明するための図である。
チャネル変換の他の動作を説明するための図である。
【図６】従来例の時間型スイッチにおける伝送データの
チャネル変換の、更に他の動作を説明するための図であ
る。
チャネル変換の、更に他の動作を説明するための図であ
る。
２０ 時間型スイッチ ２２ 入力ハイウェイ ２３ 出力ハイウェイ ２６ データメモリ ２７ データメモリ用アドレスカウンタ ２８ コントロールメモリ ２９ コントロールメモリ用アドレスカウンタ ３０ 順次転送部 ３１ 制御部 ３１ａ 記憶部 ＣＫ１４ マスタクロック信号 ＣＫ１５ フレームクロック信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−250797（ＪＰ，Ａ) 特開 平９−23458（ＪＰ，Ａ) 特開 平７−23434（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04Q 11/04
Claims (6)
- 【請求項１】 時分割多重化による伝送データのチャネ
ル変換を行う時間型スイッチ装置において、 入力されるチャネルごとの伝送データを順次記憶し、ア
ドレス値が零になる通知によって、先に記憶した伝送デ
ータを読み出し、かつ、この書き込みの変換を行って、
１回のフレームクロック信号でメモリの内容を全て書き
替える変換処理手段を有することを特徴とする時間型ス
イッチ装置。 - 【請求項２】 前記変換処理手段として、 伝送データを送受信する通信線路と、 入力されるチャネルごとの伝送データを記憶する第１記
憶手段と、 前記第１記憶手段のアドレス零から書き込むための情報
を記憶する第２記憶手段と、 前記第１記憶手段でのアドレス零を通知する通知手段
と、 書き込みデータを順次読み出して前記第１記憶手段に書
き込む書込手段と、 を有することを特徴とする時間型スイッチ装置。 - 【請求項３】 前記通信線路が、 複数チャネルのデータが時分割多重化されて伝送される
入出力ハイウェイであることを特徴とする請求項２に記
載の時間型スイッチ装置。 - 【請求項４】 前記第１記憶手段として、 前記通信線路からのチャネルごとの伝送データを変換の
ために一時的に記憶し、かつ、出力ハイウェイへ送出す
るデータメモリと、 前記入力ハイウェイからのチャネルごとの伝送データを
記憶するデータメモリ用アドレスカウンタと、 を有することを特徴とする請求項２に記載の時間型スイ
ッチ装置。 - 【請求項５】 前記第２記憶手段、通知手段及び書込手
段として、 伝送データの記憶及び記憶データを送出するコントロー
ルメモリと、 前記出力ハイウェイへ変換した伝送データを送出するた
めのコントロールメモリ用アドレスカウンタと、 チャネル変換された記憶内容を転送する順次転送部と、 チャネル変換する伝送データをコントロールメモリと同
一順序で記憶し、前記順次転送部へ送出するための記憶
部を備えて記憶及び転送の制御を行う制御部と、を有す
ることを特徴とする請求項２に記載の時間型スイッチ装
置。 - 【請求項６】 前記請求項１に記載の時間型スイッチ装
置がデータ通信システムにおけるクロスコネクト、時分
割多重化装置に適用されることを特徴とする時間型スイ
ッチ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13240997A JP2919432B2 (ja) | 1997-05-22 | 1997-05-22 | 時間型スイッチ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13240997A JP2919432B2 (ja) | 1997-05-22 | 1997-05-22 | 時間型スイッチ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10327485A JPH10327485A (ja) | 1998-12-08 |
| JP2919432B2 true JP2919432B2 (ja) | 1999-07-12 |
Family
ID=15080721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13240997A Expired - Fee Related JP2919432B2 (ja) | 1997-05-22 | 1997-05-22 | 時間型スイッチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919432B2 (ja) |
-
1997
- 1997-05-22 JP JP13240997A patent/JP2919432B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10327485A (ja) | 1998-12-08 |
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